JPH07307470A - Ｌｄｄを有するｍｏｓｆｅｔの製造方法 - Google Patents
Ｌｄｄを有するｍｏｓｆｅｔの製造方法Info
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- JPH07307470A JPH07307470A JP13109795A JP13109795A JPH07307470A JP H07307470 A JPH07307470 A JP H07307470A JP 13109795 A JP13109795 A JP 13109795A JP 13109795 A JP13109795 A JP 13109795A JP H07307470 A JPH07307470 A JP H07307470A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 特にＬＤＤ（軽度にドープされたドレイン）
を簡単な方法で実現することのできる電界効果トランジ
スタの改良された製造方法を提供する。 【構成】 ゲート電極１を備えているウェハの表面に全
面的にＴＥＯＳ層（注入層）３を析出し、この注入層を
通してソース及びドレインの端子領域５のために注入を
行い、その際ゲート電極１の側方にあるＴＥＯＳ層３の
部分をスペーサとして使用し、このＴＥＯＳ層を除去
し、ＬＤＤのために端子領域５の側方範囲７を形成する
ための第２の注入を行う。
を簡単な方法で実現することのできる電界効果トランジ
スタの改良された製造方法を提供する。 【構成】 ゲート電極１を備えているウェハの表面に全
面的にＴＥＯＳ層（注入層）３を析出し、この注入層を
通してソース及びドレインの端子領域５のために注入を
行い、その際ゲート電極１の側方にあるＴＥＯＳ層３の
部分をスペーサとして使用し、このＴＥＯＳ層を除去
し、ＬＤＤのために端子領域５の側方範囲７を形成する
ための第２の注入を行う。
Description
【０００１】
【産業上の利用分野】本発明はゲートのエッジにおける
低い電界強度のためにＬＤＤ注入部位を有する電界効果
トランジスタを製造するための方法に関する。
低い電界強度のためにＬＤＤ注入部位を有する電界効果
トランジスタを製造するための方法に関する。
【０００２】
【従来の技術】チャネル長の短いＭＯＳＦＥＴでは作動
中にゲートのエッジは、キャリアを加熱して電気的特性
の不所望の劣化（ホット・キャリア劣化）を来すような
高い電界強度が発生する。主に拡散により生じる従来の
ドーパントの横方向の分散に対して、箱形の注入分布で
は最大限の電界強度に対して比較的マッチした動作電圧
が得られる。この目的のために通常ゲートのエッジに、
チャネル領域と端子領域との間のドーパント濃度に比較
的勾配の緩やかな上昇を保証する２つの注入部位が導入
される。これらの注入部位の両方の領域を互いに及びゲ
ートの範囲から離すために間隔素子（側壁スペーサ）が
使用される。注入の際に使用され注入されない範囲を覆
うレジストマスクは、注入中にレジストマスクを破損す
るような高温の処理工程が行われるので各注入工程の前
に新たに施されなければならない。熱処理は点欠陥によ
る変則的な拡散に関連して拡散及びドーパント分布の低
下を来す。従来の処理工程では上記のようなスペーサを
作るためには少なくとも異方性エッチングが必要であ
り、これは不所望の腐食作用を半導体の最上層に及ぼし
かねない。
中にゲートのエッジは、キャリアを加熱して電気的特性
の不所望の劣化（ホット・キャリア劣化）を来すような
高い電界強度が発生する。主に拡散により生じる従来の
ドーパントの横方向の分散に対して、箱形の注入分布で
は最大限の電界強度に対して比較的マッチした動作電圧
が得られる。この目的のために通常ゲートのエッジに、
チャネル領域と端子領域との間のドーパント濃度に比較
的勾配の緩やかな上昇を保証する２つの注入部位が導入
される。これらの注入部位の両方の領域を互いに及びゲ
ートの範囲から離すために間隔素子（側壁スペーサ）が
使用される。注入の際に使用され注入されない範囲を覆
うレジストマスクは、注入中にレジストマスクを破損す
るような高温の処理工程が行われるので各注入工程の前
に新たに施されなければならない。熱処理は点欠陥によ
る変則的な拡散に関連して拡散及びドーパント分布の低
下を来す。従来の処理工程では上記のようなスペーサを
作るためには少なくとも異方性エッチングが必要であ
り、これは不所望の腐食作用を半導体の最上層に及ぼし
かねない。
【０００３】
【発明が解決しようとする課題】本発明の課題は、特に
ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ＝軽
度ドープのドレイン）を簡単な方法で実現することので
きる電界効果トランジスタの改良された製造方法を提供
することにある。
ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ＝軽
度ドープのドレイン）を簡単な方法で実現することので
きる電界効果トランジスタの改良された製造方法を提供
することにある。
【０００４】
【課題を解決するための手段】この課題は、第１工程で
ウェハの上側に誘電層及びその上にゲート電極を形成
し、第２工程で以後の工程を可能にする厚さに全面的に
注入層を施し、第３工程でゲート電極の側面を覆う注入
層部分をソース及びドレインの端子領域を形成するため
のスペーサとして利用して一定のドーパントの注入を行
い、また第４工程でこの注入で入れられたドーパントを
活性化することにより解決される。
ウェハの上側に誘電層及びその上にゲート電極を形成
し、第２工程で以後の工程を可能にする厚さに全面的に
注入層を施し、第３工程でゲート電極の側面を覆う注入
層部分をソース及びドレインの端子領域を形成するため
のスペーサとして利用して一定のドーパントの注入を行
い、また第４工程でこの注入で入れられたドーパントを
活性化することにより解決される。
【０００５】本発明方法ではまず従来の方法でウェハの
上側にある誘電層、例えば酸化物層上にゲート電極を形
成する。シリコンウェハの場合ゲート電極は例えばポリ
シリコンである。このゲート電極の表面を酸化（これは
ゲートのエッジの破壊耐性を改善するために必要であ
る）した後注入用に備えられた補助層（以後注入層と呼
ぶ）を全面的に施す。この注入層の厚さは以後のドーパ
ントの注入の際ゲート電極の側面にある注入層部分がス
ペーサの役目をするように調節される。更に注入はこの
注入層がほぼ水平方向だけに施されている表面の範囲内
のみに行われる。幅広のスペーサ用に厚く施された注入
層は場合によっては注入のために予定されたこの水平範
囲内で異方性エッチングにより垂直方向に薄層化される
が、その際スペーサの幅の削減はせいぜい問題にならな
い程度のものである。ゲート周囲の領域の外側の注入用
に予定されていない範囲はレジストマスクにより被覆可
能である。このレジストマスクは後続の処理工程でその
まま残しておいてもよく、従って本発明方法の場合ソー
ス及びドレインの高ドープされた端子領域の注入の際も
またＬＤＤ領域の形成のための別の注入の際にも使用さ
れるようなレジストマスクだけが全体として必要とな
る。注入後注入層は等方性に薄層化されるか或は除去さ
れるので、ゲート電極の比較的近くにあり予め覆われた
もう１つの注入領域が得られる。注入層を完全に除去し
た場合ゲート電極とすぐ隣合う範囲にも注入可能であ
る。新たにドーパントが入れられ、その際第１の注入の
際に形成されたドープ範囲にその最終的なドーパント濃
度が得られる。第２の注入は例えば予め覆われた範囲に
ＬＤＤの形成に必要なドーパント濃度が得られるように
して行われる。引続き高温工程で全注入部位は同時にキ
ュア（硬化）され、入れられたドーパントは活性化され
る。この処理工程の際に入れられたドーパントは有利に
はゲート電極として使われるポリシリコン内に比較的迅
速に分散され、それに対して単結晶ウェハ中に入れられ
たドーパントは極く僅かに拡散されるだけなので、ゲー
トに隣接するドーパントは段階状の分布を保持し、一方
ゲート電極は実質的に完全にドープされる。
上側にある誘電層、例えば酸化物層上にゲート電極を形
成する。シリコンウェハの場合ゲート電極は例えばポリ
シリコンである。このゲート電極の表面を酸化（これは
ゲートのエッジの破壊耐性を改善するために必要であ
る）した後注入用に備えられた補助層（以後注入層と呼
ぶ）を全面的に施す。この注入層の厚さは以後のドーパ
ントの注入の際ゲート電極の側面にある注入層部分がス
ペーサの役目をするように調節される。更に注入はこの
注入層がほぼ水平方向だけに施されている表面の範囲内
のみに行われる。幅広のスペーサ用に厚く施された注入
層は場合によっては注入のために予定されたこの水平範
囲内で異方性エッチングにより垂直方向に薄層化される
が、その際スペーサの幅の削減はせいぜい問題にならな
い程度のものである。ゲート周囲の領域の外側の注入用
に予定されていない範囲はレジストマスクにより被覆可
能である。このレジストマスクは後続の処理工程でその
まま残しておいてもよく、従って本発明方法の場合ソー
ス及びドレインの高ドープされた端子領域の注入の際も
またＬＤＤ領域の形成のための別の注入の際にも使用さ
れるようなレジストマスクだけが全体として必要とな
る。注入後注入層は等方性に薄層化されるか或は除去さ
れるので、ゲート電極の比較的近くにあり予め覆われた
もう１つの注入領域が得られる。注入層を完全に除去し
た場合ゲート電極とすぐ隣合う範囲にも注入可能であ
る。新たにドーパントが入れられ、その際第１の注入の
際に形成されたドープ範囲にその最終的なドーパント濃
度が得られる。第２の注入は例えば予め覆われた範囲に
ＬＤＤの形成に必要なドーパント濃度が得られるように
して行われる。引続き高温工程で全注入部位は同時にキ
ュア（硬化）され、入れられたドーパントは活性化され
る。この処理工程の際に入れられたドーパントは有利に
はゲート電極として使われるポリシリコン内に比較的迅
速に分散され、それに対して単結晶ウェハ中に入れられ
たドーパントは極く僅かに拡散されるだけなので、ゲー
トに隣接するドーパントは段階状の分布を保持し、一方
ゲート電極は実質的に完全にドープされる。
【０００６】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【０００７】図１は誘電層２、即ち例えば酸化によりウ
ェハの上側に形成された酸化物層上のゲート電極１を示
すものである。もう１つの誘電層２０はゲート電極１の
上側を覆っている。このもう１つの誘電層２０は例えば
ゲート電極１の構造化後に熱酸化により形成可能であ
る。ウェハのこのような再酸化の際に極めて密度の高い
酸化物（例えばポリシリコンからなるゲート電極を有す
るシリコンウェハではＳｉＯ2）が得られ、これは後の
注入層の除去の際にこのゲート電極を囲む酸化物のエッ
チング率が僅かであることからゲート電極を保護する。
図１は全面的に施された注入層３（ここでは例えばＴＥ
ＯＳ（テトラエチルオルトシラン）のような析出酸化
物）を示す。この注入層３は以後の工程でゲート電極１
の側方の隣接する範囲を覆うのに使用される。
ェハの上側に形成された酸化物層上のゲート電極１を示
すものである。もう１つの誘電層２０はゲート電極１の
上側を覆っている。このもう１つの誘電層２０は例えば
ゲート電極１の構造化後に熱酸化により形成可能であ
る。ウェハのこのような再酸化の際に極めて密度の高い
酸化物（例えばポリシリコンからなるゲート電極を有す
るシリコンウェハではＳｉＯ2）が得られ、これは後の
注入層の除去の際にこのゲート電極を囲む酸化物のエッ
チング率が僅かであることからゲート電極を保護する。
図１は全面的に施された注入層３（ここでは例えばＴＥ
ＯＳ（テトラエチルオルトシラン）のような析出酸化
物）を示す。この注入層３は以後の工程でゲート電極１
の側方の隣接する範囲を覆うのに使用される。
【０００８】注入領域の側方を囲むために（これは同じ
ウェハ上にＮＭＯＳ及びＰＭＯＳトランジスタを形成し
なければならない場合に特に必要である）図２に示され
ているように注入用に予定された範囲を明けておくため
のレジストマスク４を施す。次いで注入は図２に矢印で
示されているようにして行われる。横方向の注入組織は
ドレイン及びソースの接続用に予定された端子領域５を
酸化物層２の下に形成する。この注入の際に同時にゲー
ト電極１の上方層部分６がドープされる。注入層が予定
されたスペーサの幅のために極めて厚く施される場合、
注入の前に注入層の水平部分を薄層化するために図２に
記入された矢印の方向に異方性エッチング処理を行って
もよい。注入層３の厚さ及び注入エネルギーの選択によ
りゲート電極１と端子領域５との間にドーパントが入れ
られていない所定の幅の狭い条片が残留することにな
る。
ウェハ上にＮＭＯＳ及びＰＭＯＳトランジスタを形成し
なければならない場合に特に必要である）図２に示され
ているように注入用に予定された範囲を明けておくため
のレジストマスク４を施す。次いで注入は図２に矢印で
示されているようにして行われる。横方向の注入組織は
ドレイン及びソースの接続用に予定された端子領域５を
酸化物層２の下に形成する。この注入の際に同時にゲー
ト電極１の上方層部分６がドープされる。注入層が予定
されたスペーサの幅のために極めて厚く施される場合、
注入の前に注入層の水平部分を薄層化するために図２に
記入された矢印の方向に異方性エッチング処理を行って
もよい。注入層３の厚さ及び注入エネルギーの選択によ
りゲート電極１と端子領域５との間にドーパントが入れ
られていない所定の幅の狭い条片が残留することにな
る。
【０００９】更にレジストマスク４の開口内の注入層３
は図３に示されているように等方性に薄層化されるか又
は完全に除去される。場合によってはレジストマスク４
はそのまま残っている。注入層３は例えば湿式化学によ
り逆エッチングしてもよく、その際シリコン上にＴＥＯ
Ｓを誘電層２、２０の表面にある部分の、特にゲート電
極の下縁の比較的密度の高い酸化物に対して６：１の選
択度で使用した場合、ゲート電極１を絶縁する酸化物を
腐食しないことが十分に保証される。図３に示されてい
る処理工程で注入されるドーパントはゲートに隣接する
端子領域５の側方範囲７内にＬＤＤを形成するのに適し
た濃度で入れられる。更にこれらの両注入の両方の処理
工程は例えば相補性トランジスタを同じウェハ上に形成
しなければならない場合には別の種類の注入が、例えば
反対の導電形に対して繰り返されてもよい。それにはレ
ジストマスク４を除去し、既に注入されたトランジスタ
領域を覆う別のレジストマスクによって置き換えられ
る。次に相補性トランジスタ用に用意されたドーパント
が相応して入れられる。ＬＤＤを形成する必要のない場
合は１つの注入工程で十分である。本発明方法は簡単な
方法で両方のトランジスタの種類に実施することができ
る。注入層３が初めに全面的に施されるので、この注入
層は注入工程を一方の導電形に対して行った後も相補性
トランジスタの範囲上になお存在し、そこで本発明によ
る注入を反対の導電形に対して行うのに使用可能であ
る。
は図３に示されているように等方性に薄層化されるか又
は完全に除去される。場合によってはレジストマスク４
はそのまま残っている。注入層３は例えば湿式化学によ
り逆エッチングしてもよく、その際シリコン上にＴＥＯ
Ｓを誘電層２、２０の表面にある部分の、特にゲート電
極の下縁の比較的密度の高い酸化物に対して６：１の選
択度で使用した場合、ゲート電極１を絶縁する酸化物を
腐食しないことが十分に保証される。図３に示されてい
る処理工程で注入されるドーパントはゲートに隣接する
端子領域５の側方範囲７内にＬＤＤを形成するのに適し
た濃度で入れられる。更にこれらの両注入の両方の処理
工程は例えば相補性トランジスタを同じウェハ上に形成
しなければならない場合には別の種類の注入が、例えば
反対の導電形に対して繰り返されてもよい。それにはレ
ジストマスク４を除去し、既に注入されたトランジスタ
領域を覆う別のレジストマスクによって置き換えられ
る。次に相補性トランジスタ用に用意されたドーパント
が相応して入れられる。ＬＤＤを形成する必要のない場
合は１つの注入工程で十分である。本発明方法は簡単な
方法で両方のトランジスタの種類に実施することができ
る。注入層３が初めに全面的に施されるので、この注入
層は注入工程を一方の導電形に対して行った後も相補性
トランジスタの範囲上になお存在し、そこで本発明によ
る注入を反対の導電形に対して行うのに使用可能であ
る。
【００１０】同じウェハ上に相補性トランジスタを形成
する場合簡単な方法で側方範囲７の幅をトランジスタの
種類によって変えて調整することができる。更に注入層
３の厚さは側方範囲の所定の最大限の幅に相応して選択
される。更に注入層の等方性逆エッチングによりそれぞ
れ特定のトランジスタの種類に対して予定された範囲内
でスペーサの役目をする部分の幅をこのトランジスタの
種類に対して個別に調整することができる。従来の方法
と対照的に本発明方法はこのスペーサとしての機能を備
えた注入層３にただ一回の析出及び（２種類だけの異な
るトランジスタを形成しなければならない場合）１回の
等方性逆エッチングで十分である。
する場合簡単な方法で側方範囲７の幅をトランジスタの
種類によって変えて調整することができる。更に注入層
３の厚さは側方範囲の所定の最大限の幅に相応して選択
される。更に注入層の等方性逆エッチングによりそれぞ
れ特定のトランジスタの種類に対して予定された範囲内
でスペーサの役目をする部分の幅をこのトランジスタの
種類に対して個別に調整することができる。従来の方法
と対照的に本発明方法はこのスペーサとしての機能を備
えた注入層３にただ一回の析出及び（２種類だけの異な
るトランジスタを形成しなければならない場合）１回の
等方性逆エッチングで十分である。
【００１１】注入後に高温工程でドーパントを活性化
し、その際ドーパントはポリシリコン内に極めて迅速に
分散され、そのためポリシリコンからなるゲート電極の
ドープされた層部分６は図４に示されるようにこの処理
工程後にゲート電極全体に広げられることが可能とな
る。ドーパントの分布は側方範囲７内でほぼ長方形のま
まである。両注入工程の注入エネルギーは完成トランジ
スタでは端子領域５が十分低オームであるように選択さ
れる。通常方法で行われるトランジスタの仕上げは不活
性化層８（例えばＢＰＳＧ、ホウ燐ケイ酸ガラス）の開
口内への端子接点９（図４参照）の被着及び金属化部１
０の被着を含んでいる。ＬＤＤを有するＭＯＳＦＥＴを
形成する場合まず低度にドープされた移行領域をゲート
電極の脇に作り、次いでＴＥＯＳスペーサを形成し、更
に高度にドープされたソース及びドレイン領域を作る従
来公知の方法とは対照的に、本発明方法では１回だけレ
ジストマスクが施される。それというのもＴＥＯＳ層の
被着前には注入は行われずまたレジストマスクも必要で
はないからである。
し、その際ドーパントはポリシリコン内に極めて迅速に
分散され、そのためポリシリコンからなるゲート電極の
ドープされた層部分６は図４に示されるようにこの処理
工程後にゲート電極全体に広げられることが可能とな
る。ドーパントの分布は側方範囲７内でほぼ長方形のま
まである。両注入工程の注入エネルギーは完成トランジ
スタでは端子領域５が十分低オームであるように選択さ
れる。通常方法で行われるトランジスタの仕上げは不活
性化層８（例えばＢＰＳＧ、ホウ燐ケイ酸ガラス）の開
口内への端子接点９（図４参照）の被着及び金属化部１
０の被着を含んでいる。ＬＤＤを有するＭＯＳＦＥＴを
形成する場合まず低度にドープされた移行領域をゲート
電極の脇に作り、次いでＴＥＯＳスペーサを形成し、更
に高度にドープされたソース及びドレイン領域を作る従
来公知の方法とは対照的に、本発明方法では１回だけレ
ジストマスクが施される。それというのもＴＥＯＳ層の
被着前には注入は行われずまたレジストマスクも必要で
はないからである。
【図１】本発明方法によるトランジスタのウェハ上に誘
電層、その上のゲート電極、更にその上に注入層を全面
的に施された段階の断面図。
電層、その上のゲート電極、更にその上に注入層を全面
的に施された段階の断面図。
【図２】注入用に予定された範囲をあけてレジストマス
クを施し、端子領域を形成した段階の断面図。
クを施し、端子領域を形成した段階の断面図。
【図３】端子領域の側方範囲にＬＤＤを形成する段階の
断面図。
断面図。
【図４】完成段階のトランジスタの断面図。
１ ゲート電極 ２、２０ 誘電層 ３ 注入層 ４ レジストマスク ５ 端子領域 ６ ゲート電極のドープされた層部分 ７ 側方範囲 ８ 不活性化層 ９ 端子接点 １０ 金属化部
Claims (7)
- 【請求項１】 第１工程でウェハの上側に誘電層（２）
及びその上にゲート電極（１）を形成し、第２工程で以
後の工程を可能にする厚さに注入層（３）を全面的に施
し、第３工程でこのゲート電極（１）の側面を覆う注入
層（３）の部分をソース及びドレインの端子領域（５）
を形成するためのスペーサとして使用して一定のドーパ
ント注入を行い、第４工程でこの注入で入れられたドー
パントを活性化することを特徴とするＭＯＳＦＥＴの製
造方法。 - 【請求項２】 第３工程に先行する工程で注入層（３）
を異方性に逆エッチングし、それにより誘電層（２）上
に存在する注入層（３）の部分を薄層化し、ゲート電極
の側面を覆う注入層（３）の部分はほぼ元の層厚に保持
することを特徴とする請求項１記載の方法。 - 【請求項３】 第３工程にさらに２つの工程を設け、そ
の第１の工程では注入層（３）を等方性に逆エッチング
し、第２の工程ではドーパントのもう１つの注入を行う
ことを特徴とする請求項１又は２記載の方法。 - 【請求項４】 誘電層（２）をシリコン上に形成しまた
ゲート電極（１）をポリシリコンから形成することを特
徴とする請求項１ないし３の１つに記載の方法。 - 【請求項５】 第２工程と第３工程の間に一定の注入用
に予定されている範囲を明けたままにしておくレジスト
マスク（４）を施し、第３工程と第４工程の間でこのレ
ジストマスク（４）を除去し、別の種類の注入用に予定
されている範囲を明けたままにしておくもう１つのレジ
ストマスクを施し、この別の種類の注入を行う第３工程
を繰り返すことを特徴とする請求項１ないし４の１つに
記載の方法。 - 【請求項６】 レジストマスクの１つにより明けられて
いる範囲内に注入する前に注入層（３）に等方性逆エッ
チングを行うことを特徴とする請求項５記載の方法。 - 【請求項７】 レジストマスクにより明けられている範
囲内にそれぞれＰＭＯＳ又はＮＭＯＳトランジスタを形
成することを特徴とする請求項５又は６記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4415568.9 | 1994-05-03 | ||
| DE19944415568 DE4415568C2 (de) | 1994-05-03 | 1994-05-03 | Herstellungsverfahren für MOSFETs mit LDD |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307470A true JPH07307470A (ja) | 1995-11-21 |
Family
ID=6517170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13109795A Withdrawn JPH07307470A (ja) | 1994-05-03 | 1995-05-01 | Ｌｄｄを有するｍｏｓｆｅｔの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0681321A1 (ja) |
| JP (1) | JPH07307470A (ja) |
| DE (1) | DE4415568C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157063A (en) * | 1997-07-25 | 2000-12-05 | Nec Corporation | MOS field effect transistor with an improved lightly doped diffusion layer structure and method of forming the same |
| CN105185710A (zh) * | 2014-06-05 | 2015-12-23 | 北大方正集团有限公司 | 一种mos晶体管轻掺杂漏区的形成方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19527157C2 (de) * | 1995-07-25 | 1997-06-19 | Siemens Ag | Verfahren zur Herstellung komplementärer MOS-Transistoren |
| US6159815A (en) * | 1996-09-27 | 2000-12-12 | Siemens Aktiengesellschaft | Method of producing a MOS transistor |
| WO1999065070A2 (en) * | 1998-06-11 | 1999-12-16 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a mos transistor |
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| US4728617A (en) * | 1986-11-04 | 1988-03-01 | Intel Corporation | Method of fabricating a MOSFET with graded source and drain regions |
| FR2648622B1 (fr) * | 1989-06-14 | 1991-08-30 | Commissariat Energie Atomique | Procede de fabrication d'un circuit integre comportant un transistor a effet de champ a double implantation |
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-
1994
- 1994-05-03 DE DE19944415568 patent/DE4415568C2/de not_active Expired - Lifetime
-
1995
- 1995-04-24 EP EP95201054A patent/EP0681321A1/de not_active Withdrawn
- 1995-05-01 JP JP13109795A patent/JPH07307470A/ja not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4415568A1 (de) | 1995-11-09 |
| DE4415568C2 (de) | 1996-03-07 |
| EP0681321A1 (de) | 1995-11-08 |
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