JPH0730542A - 多重負荷を測定する方法 - Google Patents
多重負荷を測定する方法Info
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- JPH0730542A JPH0730542A JP22813491A JP22813491A JPH0730542A JP H0730542 A JPH0730542 A JP H0730542A JP 22813491 A JP22813491 A JP 22813491A JP 22813491 A JP22813491 A JP 22813491A JP H0730542 A JPH0730542 A JP H0730542A
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- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 多重化装置の負荷を測定する方法、特に非同
期セルまたはパケットのスイッチングネットワークのた
めの多重化装置の負荷を測定する方法が提供される。 【構成】 多重化装置上で伝達された各セルに、所定の
数（Ｎ）で除された値が記録される。前記値は減算の第
１演算数（Ｅ２）を構成し、除算の結果は第２演算数
（Ｅ１）を構成する。前記伝達されたセルがその見出し
に特定の識別子を含んでいる場合には減算の結果に所定
の固定値が加算され、その反対の場合にはゼロ値が加算
される。前記加算の後の滅算の結果は、同様に負荷の測
定を代表する記録されるべき新しい値を構成する。
期セルまたはパケットのスイッチングネットワークのた
めの多重化装置の負荷を測定する方法が提供される。 【構成】 多重化装置上で伝達された各セルに、所定の
数（Ｎ）で除された値が記録される。前記値は減算の第
１演算数（Ｅ２）を構成し、除算の結果は第２演算数
（Ｅ１）を構成する。前記伝達されたセルがその見出し
に特定の識別子を含んでいる場合には減算の結果に所定
の固定値が加算され、その反対の場合にはゼロ値が加算
される。前記加算の後の滅算の結果は、同様に負荷の測
定を代表する記録されるべき新しい値を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、多重化装置の負荷を測
定する方法に関し、特に、非同期セルまたはパケッ卜の
スイッチング回路中の多重化装置の負荷を測定する方法
と本発明の方法を実行するための回路に関する。
定する方法に関し、特に、非同期セルまたはパケッ卜の
スイッチング回路中の多重化装置の負荷を測定する方法
と本発明の方法を実行するための回路に関する。
【０００２】
【従来技術】出力のフォワーディングと同じ伝達資源の
除算は、非同期タイム・スイッチングの主たる関心事で
ある。事実、時分多重化は、同じサポート上での伝達、
すなわち、異なった仮想回路に属する非同期時分多重化
装置、セルまたはパケットの伝達を可能にする。ただ
し、瞬間的なオーバーロードに起因する待ちファイルの
オーバーフローによる情報の喪失の非ニル・リスクがあ
るにもかかわらず、資源の割当ては、一般に、異なった
伝達資源の活動の速度の統計に基づいて行われる。もち
ろん、そのような喪失は最低にしなければならない。文
書ＦＲ−Ａ−２６１６０２４に記載された１つの方法
は、各通信のパケット中の出力の測定と、前記測定値が
最大しきい出力より大きいことが判明した場合におい
て、スイッチ部材によって装着される前にこの最大しき
い出力との比較で大きすぎる問題の通信に属するパケッ
トを削除させる信号表示の開始とで構成される。
除算は、非同期タイム・スイッチングの主たる関心事で
ある。事実、時分多重化は、同じサポート上での伝達、
すなわち、異なった仮想回路に属する非同期時分多重化
装置、セルまたはパケットの伝達を可能にする。ただ
し、瞬間的なオーバーロードに起因する待ちファイルの
オーバーフローによる情報の喪失の非ニル・リスクがあ
るにもかかわらず、資源の割当ては、一般に、異なった
伝達資源の活動の速度の統計に基づいて行われる。もち
ろん、そのような喪失は最低にしなければならない。文
書ＦＲ−Ａ−２６１６０２４に記載された１つの方法
は、各通信のパケット中の出力の測定と、前記測定値が
最大しきい出力より大きいことが判明した場合におい
て、スイッチ部材によって装着される前にこの最大しき
い出力との比較で大きすぎる問題の通信に属するパケッ
トを削除させる信号表示の開始とで構成される。
【０００３】１９８７年５月にレーク・コモにおいて開
催された第５回ＩＴＣセミナーにおいてジョナサンＳ．
ターナーが『多重点通信のチャレンジ』という標題の論
文の第５章＜混雑制御＞に記載した方法のような、他の
交通制御方法も周知である。この文書は、英語名で”ｌ
ｅａｋｙ ｂｕｃｋｅｔ”［漏れるバケツ］と呼ばれる
装置を特に紹介している。
催された第５回ＩＴＣセミナーにおいてジョナサンＳ．
ターナーが『多重点通信のチャレンジ』という標題の論
文の第５章＜混雑制御＞に記載した方法のような、他の
交通制御方法も周知である。この文書は、英語名で”ｌ
ｅａｋｙ ｂｕｃｋｅｔ”［漏れるバケツ］と呼ばれる
装置を特に紹介している。
【０００４】さらに、１９８９年２月１７日に『非同期
パケットの出力とタイムスイッチの保存の方法』という
標題で出願されたフランス特許第８９０２０７３号にお
いては、ネットワークのスイッチを通して流れることが
できる最大出力を超過することがない新しい通信だけを
受容することが提案されている。換言すると、その方法
は、保存された出力にパケットまたはセルを送信するた
め確実に保存する前に、その手段を利用することができ
るか否かを確認する。この第１段階の過程において、現
行の通信が新しい通信を考慮に入れることを許すか否か
を検査することが望ましい。この手順を実行するために
は、ネットワークの多重化装置の出力または負荷を各瞬
間において知ることが必要である。したがって、システ
ムの各多重化装置に負荷測定装置を備える必要がある。
パケットの出力とタイムスイッチの保存の方法』という
標題で出願されたフランス特許第８９０２０７３号にお
いては、ネットワークのスイッチを通して流れることが
できる最大出力を超過することがない新しい通信だけを
受容することが提案されている。換言すると、その方法
は、保存された出力にパケットまたはセルを送信するた
め確実に保存する前に、その手段を利用することができ
るか否かを確認する。この第１段階の過程において、現
行の通信が新しい通信を考慮に入れることを許すか否か
を検査することが望ましい。この手順を実行するために
は、ネットワークの多重化装置の出力または負荷を各瞬
間において知ることが必要である。したがって、システ
ムの各多重化装置に負荷測定装置を備える必要がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、極度
に単純で迅速である、多重化装置の負荷を測定する方法
を提供することである。
に単純で迅速である、多重化装置の負荷を測定する方法
を提供することである。
【０００６】本発明の別の目的は、本発明の方法を実行
するための単純な回路を提供することである。
するための単純な回路を提供することである。
【０００７】
【課題を解決するための手段】本発明の１つの特長に従
うと、非同期多重化装置の負荷測定法が提供される。前
記方法において、多重化装置上に伝達された各セルに、
所定の数で除された値が記録される。前記値は減算の第
１演算数を構成し、除算の結果は前記減算の第２演算数
を構成する。前記伝送されたセルがその見出し中に特定
の識別子を含んでいる場合、前記減算の結果に所定の固
定値が加算され、その反対の場合には、加算後の除算の
結果が、同様に負荷の測定値を代表する新しい値として
記録される。
うと、非同期多重化装置の負荷測定法が提供される。前
記方法において、多重化装置上に伝達された各セルに、
所定の数で除された値が記録される。前記値は減算の第
１演算数を構成し、除算の結果は前記減算の第２演算数
を構成する。前記伝送されたセルがその見出し中に特定
の識別子を含んでいる場合、前記減算の結果に所定の固
定値が加算され、その反対の場合には、加算後の除算の
結果が、同様に負荷の測定値を代表する新しい値として
記録される。
【０００８】他の特徴に従うと、前記識別子は占有され
たセルを識別する。
たセルを識別する。
【０００９】他の特徴に従うと、前記所定の数は記録可
能な最大値よりも小さく、前記所定の固定値は前記所定
の数より低い。
能な最大値よりも小さく、前記所定の固定値は前記所定
の数より低い。
【００１０】他の特徴に従うと、記録された値はｐビッ
トから成る二進数であり、所定の数はｐより小さいｎビ
ットから成る二進数である。所定の固定値は２
（ｐ−ｎ）に等しい。
トから成る二進数であり、所定の数はｐより小さいｎビ
ットから成る二進数である。所定の固定値は２
（ｐ−ｎ）に等しい。
【００１１】他の特徴に従うと、本発明の方法を実行す
る回路は減算期、加算期、レジスタと除算器で構成さ
れ、レジスタのクロック入力は多重化装置のセル・クロ
ック信号を受信し、レジスタの入力信号は加算器の出力
に接続され、レジスタの出力信号は減算器の第１演算数
入力と、除算器の出力と回路の出力に並列で接続され、
除算器の出力は減算器の第２演算数入力に接続され、減
算器の出力は加算器の第１入力に接続される。多重化装
置の現行のセルがその見出しに特定の識別子を含んでい
る場合、加算器の第２入力は所定の固定値の代表信号を
受信し、その他の場合、加算器の第２入力ははゼロ値を
受信する。加算器の出力はレジスタの入力に接続され
る。
る回路は減算期、加算期、レジスタと除算器で構成さ
れ、レジスタのクロック入力は多重化装置のセル・クロ
ック信号を受信し、レジスタの入力信号は加算器の出力
に接続され、レジスタの出力信号は減算器の第１演算数
入力と、除算器の出力と回路の出力に並列で接続され、
除算器の出力は減算器の第２演算数入力に接続され、減
算器の出力は加算器の第１入力に接続される。多重化装
置の現行のセルがその見出しに特定の識別子を含んでい
る場合、加算器の第２入力は所定の固定値の代表信号を
受信し、その他の場合、加算器の第２入力ははゼロ値を
受信する。加算器の出力はレジスタの入力に接続され
る。
【００１２】
【実施例】本発明の上記の特徴とその他の特徴は、１つ
の実施例を読めばさらに明確になるであろう。以下、本
発明に従った負荷測定回路を示す１枚の添付図面を参照
して、本発明を説明する。
の実施例を読めばさらに明確になるであろう。以下、本
発明に従った負荷測定回路を示す１枚の添付図面を参照
して、本発明を説明する。
【００１２】図１において、本発明に従った測定回路
は、除算器ＳＯＵＳ、加算器ＡＤＤ、レジスタＲＥＧ
と、Ｎ分の１除算器ＤＩＶとで構成されている。この回
路は、セル・アラインメント回路ＣＥの多重化装置が上
に装着された多重化装置ＭＸの負荷の測定を意図した回
路である。そのようなアラインメント回路は、文書ＥＰ
−Ａ−１１３３０７に記載されている。このアラインメ
ント回路は、セル出力８ビットバイトを検出する度毎に
レベル”１”の信号ＤＦを供給し、処理の過程にあるセ
ルが未占有である場合はその度毎にレベル”１”の信号
ＰＰを供給することが想起されるであろう。
は、除算器ＳＯＵＳ、加算器ＡＤＤ、レジスタＲＥＧ
と、Ｎ分の１除算器ＤＩＶとで構成されている。この回
路は、セル・アラインメント回路ＣＥの多重化装置が上
に装着された多重化装置ＭＸの負荷の測定を意図した回
路である。そのようなアラインメント回路は、文書ＥＰ
−Ａ−１１３３０７に記載されている。このアラインメ
ント回路は、セル出力８ビットバイトを検出する度毎に
レベル”１”の信号ＤＦを供給し、処理の過程にあるセ
ルが未占有である場合はその度毎にレベル”１”の信号
ＰＰを供給することが想起されるであろう。
【００１３】再び前記測定回路を参照すると、レジスタ
のクロック入力Ｈはアラインメント回路ＣＥの出力ＤＦ
に接続される。レジスタＲＥＧの並列信号入力は加算器
ＡＤＤの出力に接続され、レジスタＲＥＧの並列信号出
力はＮ分の１除算器ＤＩＶの信号入力に接続される。説
明された例においては、レジスタＲＥＧはｐビットのレ
ジスタであり、ｐは２０に等しく選択されている。
のクロック入力Ｈはアラインメント回路ＣＥの出力ＤＦ
に接続される。レジスタＲＥＧの並列信号入力は加算器
ＡＤＤの出力に接続され、レジスタＲＥＧの並列信号出
力はＮ分の１除算器ＤＩＶの信号入力に接続される。説
明された例においては、レジスタＲＥＧはｐビットのレ
ジスタであり、ｐは２０に等しく選択されている。
【００１４】除算器ＤＩＶの出力は測定回路の測定出力
に接続される。除算器ＤＩＶはレジスタＲＥＧの内容の
値をＮで除し、説明された例においては、Ｎは２ｎに等
しく選択される。したがって、除算器ＤＩＶはｎビット
の単純な直線的論理シフタである。さらに精密にいえ
ば、説明された例においては、Ｎは４０９６であり、ｎ
＝１２に相当する。ｐが事実上ｎより大であることは明
らかである。その理由は後に説明する。
に接続される。除算器ＤＩＶはレジスタＲＥＧの内容の
値をＮで除し、説明された例においては、Ｎは２ｎに等
しく選択される。したがって、除算器ＤＩＶはｎビット
の単純な直線的論理シフタである。さらに精密にいえ
ば、説明された例においては、Ｎは４０９６であり、ｎ
＝１２に相当する。ｐが事実上ｎより大であることは明
らかである。その理由は後に説明する。
【００１５】減算器Ｓ０ＵＳは、２個の演算数、すなわ
ちＥ２とＥ１の減算を行う。減算器ＳＯＵＳは、演算数
Ｅ２が与えられレジスタＲＥＧの並列信号出力に接続さ
れた第１入力と、演算数Ｅ１が与えられレジスタＲＥＧ
の（ｐ−ｎ）に、すなわち、レジスタＲＥＧの最軽量の
８ワイヤに接続された第２入力とで構成されている。除
算器ＳＯＵＳの出力は加算器ＡＤＤの第１入力に接続さ
れ、加算器ＡＤＤの第２入力はアラインメント回路ＣＥ
の出力ＰＰに接続される。したがつて、出力ＰＰが”
１”である場合、減算の結果に数Ｘが加算され、出力Ｐ
Ｐが”０”である場合は、数”０”が加算される。説明
された例においては、前記数Ｘは２（ｎ−ｐ）、すなわ
ち、２８に等しい。加算器ＡＤＤの出力はレジスタＲＥ
Ｇの信号入力に接続される。
ちＥ２とＥ１の減算を行う。減算器ＳＯＵＳは、演算数
Ｅ２が与えられレジスタＲＥＧの並列信号出力に接続さ
れた第１入力と、演算数Ｅ１が与えられレジスタＲＥＧ
の（ｐ−ｎ）に、すなわち、レジスタＲＥＧの最軽量の
８ワイヤに接続された第２入力とで構成されている。除
算器ＳＯＵＳの出力は加算器ＡＤＤの第１入力に接続さ
れ、加算器ＡＤＤの第２入力はアラインメント回路ＣＥ
の出力ＰＰに接続される。したがつて、出力ＰＰが”
１”である場合、減算の結果に数Ｘが加算され、出力Ｐ
Ｐが”０”である場合は、数”０”が加算される。説明
された例においては、前記数Ｘは２（ｎ−ｐ）、すなわ
ち、２８に等しい。加算器ＡＤＤの出力はレジスタＲＥ
Ｇの信号入力に接続される。
【００１６】図１においては、レジスタＲＥＧの出力が
プロセッサＵＣの入力に接続されていることが示されて
いる。プロセッサＵＣは本発明の測定回路が供給した値
のサンプリングを可能にするかもしれない。
プロセッサＵＣの入力に接続されていることが示されて
いる。プロセッサＵＣは本発明の測定回路が供給した値
のサンプリングを可能にするかもしれない。
【００１７】作動の過程においては、各クロック・パル
スＨにおいて、レジスタＲＥＧの内容が除算器ＤＩＶに
伝達され、入力Ｅ２において除算が行われ、次に減算と
加算が行われた後、加算の結果がレジスタＲＥＧに記録
される。レジスタＲＥＧは次のクロック・パルスまで前
記記録を保持する。特定数のパルスＨの後、レジスタＲ
ＥＧの内容の値が多重化装置の負荷に相当する値に向か
うことが認められている。”１”に等しい最大値とされ
たこの負荷の値は、にレジスタＲＥＧの２０のビットが
続く全体部”０”により、二進の形態で与えられる。前
記ビットは負荷の小数部に相当する。
スＨにおいて、レジスタＲＥＧの内容が除算器ＤＩＶに
伝達され、入力Ｅ２において除算が行われ、次に減算と
加算が行われた後、加算の結果がレジスタＲＥＧに記録
される。レジスタＲＥＧは次のクロック・パルスまで前
記記録を保持する。特定数のパルスＨの後、レジスタＲ
ＥＧの内容の値が多重化装置の負荷に相当する値に向か
うことが認められている。”１”に等しい最大値とされ
たこの負荷の値は、にレジスタＲＥＧの２０のビットが
続く全体部”０”により、二進の形態で与えられる。前
記ビットは負荷の小数部に相当する。
【００１８】
【発明の効果】数ｐ、すなわち、レジスタＲＥＧのビッ
ト数が増大すると、さらに大きな精密度が得られる。
ト数が増大すると、さらに大きな精密度が得られる。
【００１９】数Ｎ（すなわち２ｎ）が増大すると、負荷
の平均速度に向かう傾向を許す高い統合継続期間を得る
ことができる。他方、数Ｎを減少させることにより、ピ
ーク負荷の測定に対応する統合継続期間が少なくなる。
数ｎと比較すると数ｐの方が比較的大きいという事実が
あるため、除算器ＤＩＶのシフト制御を単純な方法で修
正することによって、所要の迅速性を備えた収束を選択
することができる。
の平均速度に向かう傾向を許す高い統合継続期間を得る
ことができる。他方、数Ｎを減少させることにより、ピ
ーク負荷の測定に対応する統合継続期間が少なくなる。
数ｎと比較すると数ｐの方が比較的大きいという事実が
あるため、除算器ＤＩＶのシフト制御を単純な方法で修
正することによって、所要の迅速性を備えた収束を選択
することができる。
【００２０】説明した例においては、ｐ＝２０、ｎ＝１
２であるので、統合の継続期間は４０００セルのオーダ
ーに向かう傾向がある。
２であるので、統合の継続期間は４０００セルのオーダ
ーに向かう傾向がある。
【００２１】プロセッサＵＣが秒のオーダーの期間でサ
ンプリングを行うと、多重化装置の負荷の知識の頻度
は、新しい呼出しの参加および管理とメンテナンスの作
動を容易にする。
ンプリングを行うと、多重化装置の負荷の知識の頻度
は、新しい呼出しの参加および管理とメンテナンスの作
動を容易にする。
【００２２】前記で説明した実施例においては、多重化
装置の有用なセルすべてが、加算器ＡＤＤ中で、仮想回
路とのそれぞれの関係から独立して考慮される。ただ
し、特定の使用例においては、負荷測定を行わなければ
ならないセルの分類に進むことができる。したがつて、
加算器ＡＤＤの入力において、規準セルを考慮する認可
制御を特別規準に従属させることができる。例えば、Ｖ
ＣＩ（仮想チャンネル識別子：フランス語ではＩｄｅｎ
ｔｉｆｉｃａｔｅｕｒ ｄｅ ＣｉｒｃｕｉｔＶｉｒｔ
ｕｅｌ）の解析のため、メモリ（図示されていない）が
この規準を供給することができる。解析メモリは各スイ
ッチ中にあり、例えば識別子に相当する規準はセルの見
出し中に含まれる。
装置の有用なセルすべてが、加算器ＡＤＤ中で、仮想回
路とのそれぞれの関係から独立して考慮される。ただ
し、特定の使用例においては、負荷測定を行わなければ
ならないセルの分類に進むことができる。したがつて、
加算器ＡＤＤの入力において、規準セルを考慮する認可
制御を特別規準に従属させることができる。例えば、Ｖ
ＣＩ（仮想チャンネル識別子：フランス語ではＩｄｅｎ
ｔｉｆｉｃａｔｅｕｒ ｄｅ ＣｉｒｃｕｉｔＶｉｒｔ
ｕｅｌ）の解析のため、メモリ（図示されていない）が
この規準を供給することができる。解析メモリは各スイ
ッチ中にあり、例えば識別子に相当する規準はセルの見
出し中に含まれる。
【図１】本発明に従った負荷測定回路
ＡＤＤ 加算器 ＣＥ アラインメント回路 ＤＦ レベル”１”の信号 ＤＩＶ／Ｎ＝４０９６ Ｎ分の１除算器 Ｎ＝４０９６ Ｅ１ 第２演算数 Ｅ２ 第１演算数 Ｈ クロック・パルス ＭＸ マルチプレクサ ＰＣ ＰＰ レベル”０”の信号 ＲＥＧ レジスタ ＳＯＵＳ 減算器 ＵＣ プロセッサ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9077−5Ｋ Ｈ０４Ｌ 11/20 １０２ Ｚ 9077−5Ｋ １０２ Ｅ 9076−5Ｋ Ｈ０４Ｑ 11/04 Ｌ (72)発明者 ミッシェル セルベル フランス国 エフ−22300 ラニオン ラ ル エン セルベル（番地なし) (72)発明者 ディディエール トランチェール フランス国 エフ−22560 トレビュール デン プルメール−ボド クレック ラゴ デュリエール（番地なし)
Claims (8)
- 【請求項１】 多重化装置の負荷を測定する方法、特
に、非同期セルまたはパケットのスイッチングネットワ
ークにおいて多重負荷を測定する方法であって、多重化
装置上で伝達された各セルに所定の数（Ｎ）によって除
された値が記録され、前記値は減算の第１演算数（Ｅ
１）を形成し、除算の結果は前記減算の第２演算数（Ｅ
２）を形成し、前記伝達されたセルがその見出し中に特
定の識別子を含んでいる場合には前記減算の結果に所定
の固定値が加算され、反対の場合には前記減算の結果に
ゼロ値が加算され、前記加算後の減算の結果が同様に負
荷の測定値を代表していて、記録されることになる新し
い値を構成することを特徴とする方法。 - 【請求項２】 前記識別子が占有されたセルを識別する
ことを特徴とする、請求頂１に従った方法。 - 【請求項３】 前記所定の数（Ｎ）が記録可能な最大値
（２ｐ）より小さく、前記所定の固定値が前記所定の数
（Ｎ）より小さいことを特徴とする、請求頂１または２
に従った方法。 - 【請求項４】 前記記録可能な値がｎ＜ｐであるｎビッ
トから成る二進数であり、前記所定の固定値が２
（ｐ−ｎ）に等しいことを特徴とする、請求項１から３
までのいずれかに従った方法。 - 【請求項５】 請求項１から４までのいずれかに従った
方法を実行するための回路であつて、前記回路は、減算
器（ＳＯＵＳ）と加算器（ＡＤＤ）、レジスタ（ＲＥ
Ｇ）と除算器（ＤＩＶ）から成り、レジスタ（ＲＥＧ）
のクロック入力（Ｈ）は多重化装置のセル・クロック信
号を受信し、レジスタ（ＲＥＧ）の信号入力は加算器
（ＡＤＤ）の出力に接続され、レジスタ（ＲＥＧ）の信
号出力は、減算器（ＳＯＵＳ）の第１演算数入力（Ｅ
２）と、除算器（ＤＩＶ）の入力と前記回路の出力に並
列に接続され、減算器（ＳＯＵＳ）の出力は加算器（Ａ
ＤＤ）の第１入力に接続され、多重化装置の電流セルが
その見出しに特定の識別子を含んでいる場合、加算器
（ＡＤＤ）の第２入力は所定の固定値の代表信号を受信
し、その他の場合、加算器（ＡＤＤ）の第２入力はゼロ
値を受信し、加算器（ＡＤＤ）のアウトレットはレジス
タ（ＲＥＧ）の入力に接続されることを特徴とする回
路。 - 【請求項６】 前記所定の固定値の代表信号が、セルが
占有されていることを示す信号であることを特徴とす
る、請求項５に従った回路。 - 【請求項７】 レジスタ（ＲＥＧ）のクロック入力
（Ｈ）が多重化装置（ＭＸ）上に直列に装着されたアラ
インメント回路（ＣＥ）のクロック出力セル（ＤＦ）に
接続され、加算器（ＡＤＤ）の第２入力が前記アライン
メント回路（ＣＥ）の占有されたセル出力（ＰＣ）のプ
レゼンスに接続されることを特徴とする、請求項６に従
った回路。 - 【請求項８】レジスタ（ＲＥＧ）の出力がプロセッサ
（ＵＣ）の入力に接続され、負荷測定の値の定期的サン
プリングが可能になることを特徴とする、請求項５から
７までの１つに従った回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9006828A FR2662886B1 (fr) | 1990-05-29 | 1990-05-29 | Methode de mesure de la charge d'un multiplex et circuit pour sa mise en óoeuvre. |
| FR9006828 | 1990-05-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730542A true JPH0730542A (ja) | 1995-01-31 |
| JP3070991B2 JP3070991B2 (ja) | 2000-07-31 |
Family
ID=9397175
Family Applications (1)
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