JPH07297296A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor deviceInfo
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- JPH07297296A JPH07297296A JP6107617A JP10761794A JPH07297296A JP H07297296 A JPH07297296 A JP H07297296A JP 6107617 A JP6107617 A JP 6107617A JP 10761794 A JP10761794 A JP 10761794A JP H07297296 A JPH07297296 A JP H07297296A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法、
特に、ＬＤＤ（Lightly Doped Drain)構造を有するたと
えばＣＭＯＳ半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device,
In particular, the present invention relates to a method for manufacturing, for example, a CMOS semiconductor device having an LDD (Lightly Doped Drain) structure.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタの高集積化、微細化
に伴ない、ホットキャリアによる素子の劣化が顕著とな
ってきた。このため、最近、ＬＤＤ構造のＭＯＳトラン
ジスタが開発されている。2. Description of the Related Art As MOS transistors are highly integrated and miniaturized, deterioration of elements due to hot carriers has become remarkable. Therefore, a MOS transistor having an LDD structure has been recently developed.
【０００３】図７〜図１０を参照して従来のＬＤＤ構造
を有するＣＭＯＳ製造方法を説明する。A conventional method of manufacturing a CMOS having an LDD structure will be described with reference to FIGS.
【０００４】まず、図８の（Ａ）を参照すると、シリコ
ン単結晶基板１上にＰ型ウエル２及びＮ型ウエル３を形
成し、ＬＯＣＯＳを用いてフィールド酸化層４によって
Ｎチャネル型ＭＯＳトランジスタ形成領域（以下、ＮＭ
ＯＳ形成領域）とＰチャネル型ＭＯＳトランジスタ形成
領域（以下、ＰＭＯＳ形成領域）とに区画する。次に、
図８の（Ｂ）を参照すると、後述のりん（Ｐ）含有のゲ
ート電極とＰ型ウエル２との仕事関数とりん含有のゲー
ト電極とＮ型ウエル３との仕事関数との差のためにＮＭ
ＯＳトランジスタのしきい値電圧はＰＭＯＳトランジス
タのしきい値電圧より小さくなる。このため、しきい値
電圧を調整するために、ＮＭＯＳ形成領域及びＰＭＯＳ
形成領域に個々にあるいは別々にボロン（Ｂ）をイオン
注入する。たとえば、１０〜３０ｋｅＶの低エネルギ
ー、２〜６×１０12／ｃｍ2のボロンを注入する。これ
により、Ｐ型ウエル２及びＮ型ウエル３上に薄いＰ型不
純物層５、６が形成される。この結果、ＮＭＯＳ形成領
域にはＰＮ接合は存在しないが、ＰＭＯＳ形成領域には
ＰＮ接合が存在する。次に、図８の（Ｃ）を参照する
と、熱酸化法によりゲート酸化層７を形成する。その上
に、Ｎ型不純物たとえばりんを含むポリシリコンをＣＶ
Ｄ法により形成し、パターニングしてゲート電極８、９
を形成する。なお、以後、Ｐ型不純物層５、６は図示省
略する。First, referring to FIG. 8A, a P-type well 2 and an N-type well 3 are formed on a silicon single crystal substrate 1, and an N-channel type MOS transistor is formed by a field oxide layer 4 using LOCOS. Area (hereinafter NM
It is divided into an OS formation region) and a P-channel MOS transistor formation region (hereinafter referred to as a PMOS formation region). next,
Referring to FIG. 8B, due to the difference in work function between the gate electrode containing phosphorus (P) and the P-type well 2 and the work function between the gate electrode containing phosphorus and the N-type well 3, which will be described later. NM
The threshold voltage of the OS transistor is smaller than that of the PMOS transistor. Therefore, in order to adjust the threshold voltage, the NMOS formation region and the PMOS are formed.
Boron (B) is ion-implanted into the formation region individually or separately. For example, low energy of 10 to 30 keV and boron of 2 to 6 × 10 12 / cm 2 are implanted. As a result, thin P-type impurity layers 5 and 6 are formed on the P-type well 2 and the N-type well 3. As a result, there is no PN junction in the NMOS formation region, but there is a PN junction in the PMOS formation region. Next, referring to FIG. 8C, the gate oxide layer 7 is formed by the thermal oxidation method. On top of that, polysilicon containing N-type impurities such as phosphorus is CV.
The gate electrodes 8 and 9 are formed by the D method and patterned.
To form. Note that, hereinafter, the P-type impurity layers 5 and 6 are not shown.
【０００５】次に、図９の（Ａ）を参照すると、ＮＭＯ
Ｓ形成領域にフォトレジスト層１０を形成し、このフォ
トレジスト層１０をマスクとしてＰＭＯＳ形成領域にボ
ロンをイオン注入してＰＭＯＳのソース、ドレイン領域
のＬＤＤ構造の薄いＰ型不純物層１１を形成する。そし
て、フォトレジスト層１０を除去する。同様に、図９の
（Ｂ）を参照すると、ＰＭＯＳ形成領域にフォトレジス
ト層１２を形成し、このフォトレジスト層１２をマスク
としてＮＭＯＳ形成領域にりん（Ｐ）をイオン注入して
ＮＭＯＳのソース、ドレイン領域のＬＤＤ構造の薄いＮ
型不純物層１３を形成する。そして、フォトレジスト層
１２を除去する。Next, referring to FIG. 9A, the NMO
A photoresist layer 10 is formed in the S formation region, and boron is ion-implanted in the PMOS formation region using the photoresist layer 10 as a mask to form a thin P-type impurity layer 11 having an LDD structure in the source and drain regions of the PMOS. Then, the photoresist layer 10 is removed. Similarly, referring to FIG. 9B, a photoresist layer 12 is formed in the PMOS formation region, and phosphorus (P) is ion-implanted into the NMOS formation region using the photoresist layer 12 as a mask to form an NMOS source, Thin N of LDD structure in drain region
The type impurity layer 13 is formed. Then, the photoresist layer 12 is removed.
【０００６】次に、図１０の（Ａ）を参照すると、各ゲ
ート電極８、９の側壁に側壁絶縁層（サイドウォール
層）１４、１５を形成する。すなわち、全面にシリコン
酸化層をＣＶＤ法により形成し、これを異方性エッチン
グ法によりバックエッチすることにより側壁絶縁層１
４、１５を形成する。次に、図１０の（Ｂ）を参照する
と、ＮＭＯＳ形成領域にフォトレジスト層１６を形成
し、このフォトレジスト層１６をマスクとしてＰＭＯＳ
形成領域に２フッ化ボロン（ＢＦ2）をイオン注入して
ＰＭＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ
型不純物層１７を形成する。そして、フォトレジスト層
１６を除去する。同様に、図１０の（Ｃ）を参照する
と、ＰＭＯＳ形成領域にフォトレジスト層１８を形成
し、このフォトレジスト層１８をマスクとしてＮＭＯＳ
形成領域にひ素（ＡS）をイオン注入してＮＭＯＳのソ
ース、ドレイン領域のＬＤＤ構造の薄いＮ型不純物層１
９を形成する。そして、フォトレジスト層１８を除去す
る。その後、アニールして不純物を活性化させる。Next, referring to FIG. 10A, sidewall insulating layers (sidewall layers) 14 and 15 are formed on the sidewalls of the gate electrodes 8 and 9, respectively. That is, a silicon oxide layer is formed on the entire surface by the CVD method and back-etched by the anisotropic etching method to form the sidewall insulating layer 1.
4 and 15 are formed. Next, referring to FIG. 10B, a photoresist layer 16 is formed in the NMOS formation region, and the PMOS is formed using the photoresist layer 16 as a mask.
Boron difluoride (BF 2 ) is ion-implanted into the formation region to form a deep P in the LDD structure of the source and drain regions of the PMOS.
The type impurity layer 17 is formed. Then, the photoresist layer 16 is removed. Similarly, referring to FIG. 10C, a photoresist layer 18 is formed in the PMOS formation region, and the NMOS is formed using the photoresist layer 18 as a mask.
Arsenic (A S ) is ion-implanted in the formation region to form a thin N-type impurity layer 1 of LDD structure in the source and drain regions of the NMOS.
9 is formed. Then, the photoresist layer 18 is removed. Then, annealing is performed to activate the impurities.
【０００７】次に、図１１を参照すると、全面に層間絶
縁層２１を形成し、この層間絶縁層２１の所定位置にコ
ンタクトホール２２を形成する。次いで、アルミニウム
配線層２２を形成してパターニングする。これにより、
ＬＤＤ構造を有するＣＭＯＳ構造が完成する。Next, referring to FIG. 11, an interlayer insulating layer 21 is formed on the entire surface, and a contact hole 22 is formed at a predetermined position of the interlayer insulating layer 21. Next, the aluminum wiring layer 22 is formed and patterned. This allows
The CMOS structure having the LDD structure is completed.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上述の
従来のＣＭＯＳ製造方法においては、ＬＤＤ構造を形成
するためのマスク工程が多く、たとえば、図９のフォト
レジスト層１０、１２及び図１１のフォトレジスト層１
６、１８の形成のために４回のマスク工程が必要であ
り、この結果、製造コストが高くなるという課題があっ
た。However, in the above-described conventional CMOS manufacturing method, there are many mask steps for forming the LDD structure. For example, the photoresist layers 10 and 12 of FIG. 9 and the photoresist of FIG. 11 are used. Layer 1
There is a problem in that the masking process needs to be performed four times for forming 6 and 18, and as a result, the manufacturing cost becomes high.
【０００９】また、ゲート電極にＮ型ポリシリコンを用
いているために、ＰＭＯＳトランジスタは埋込みチャネ
ル型ＭＯＳトランジスタとなる。埋込みチャネル型トラ
ンジスタはキャリアがシリコン基板とゲート酸化層との
界面より深いところを流れるので、表面の散乱を受けに
くく表面チャネル型トランジスタよりも移動度が大きい
という長所がある反面、ドレイン領域、チャネル領域及
びソース領域が同じ型の不純物層でつながっているの
で、パンチスルーが起こり易い。つまり、このパンチス
ルーは、ドレイン電圧が直接ソース境界部のポテンシャ
ルエネルギーを押し下げてしまい、ソース領域とドレイ
ン領域と間に電流が流れてしまう状態のことである。こ
のように、埋込みチャネル型トランジスタでは基板表面
でパンチスルーが起こりやすい。なお、基板表面付近で
起こるパンチスルーは特に表面パンチスルーと呼ばれ、
それに対し、表面ではなく基板の深いところで起こるパ
ンチスルーは特に基板パンチスルーと呼ばれている（参
照：「サブミクロンデバイスＩ」、小柳光正、丸善株式
会社発行）。そのためパンチスルーを抑えながらマスク
工程数を増やすことなくＬＤＤ構造のＭＯＳトランジス
タを製造するための方法が知られている（参照：特開平
２−２２８６２号公報）。すなわち、ＰＭＯＳトランジ
スタのパンチスルーを抑えるためＰＭＯＳトランジスタ
にＮ−ポケットを形成する。そしてこのＮ−ポケット形
成のためのイオン注入がＮＭＯＳトランジスタのＬＤＤ
層にもなるので、ＮＭＯＳトランジスタのＬＤＤ形成の
ためのマスク工程が不要になる。しかしながら、この方
法ではＰＭＯＳトランジスタにもＬＤＤ構造を適用した
ときにはＮＭＯＳトランジスタのＬＤＤ層形成のための
マスク工程は削減できても、ＰＭＯＳトランジスタのＬ
ＤＤ層形成のためのマスク工程は削減できない。また、
パンチスルーはＰＭＯＳトランジスタだけでなくＮＭＯ
Ｓトランジスタでも問題となるがこの方法ではＮＭＯＳ
トランジスタのパンチスルーを抑えることができないと
いう課題がある。Further, since the N-type polysilicon is used for the gate electrode, the PMOS transistor becomes a buried channel type MOS transistor. In the buried channel type transistor, carriers flow deeper than the interface between the silicon substrate and the gate oxide layer, and thus have the advantage that they are less susceptible to surface scattering and have higher mobility than the surface channel type transistor. Since the source region and the source region are connected by the same type of impurity layer, punch-through easily occurs. That is, this punch-through is a state in which the drain voltage directly pushes down the potential energy at the source boundary portion, and a current flows between the source region and the drain region. As described above, in the buried channel type transistor, punch through easily occurs on the substrate surface. Punch through that occurs near the substrate surface is called surface punch through.
On the other hand, punch-through that occurs deep in the substrate, not on the surface, is called substrate punch-through (see "Submicron Device I", Mitsumasa Koyanagi, Maruzen Co., Ltd.). Therefore, there is known a method for manufacturing a MOS transistor having an LDD structure without increasing the number of mask steps while suppressing punch-through (see Japanese Patent Laid-Open No. 2-22862). That is, an N-pocket is formed in the PMOS transistor in order to suppress punch through of the PMOS transistor. The ion implantation for forming the N-pocket is LDD of the NMOS transistor.
Since it also serves as a layer, a mask process for forming the LDD of the NMOS transistor becomes unnecessary. However, in this method, when the LDD structure is applied to the PMOS transistor, the mask process for forming the LDD layer of the NMOS transistor can be reduced, but the L of the PMOS transistor is reduced.
The mask process for forming the DD layer cannot be reduced. Also,
Punch-through is not only for PMOS transistors but also for NMO
This method is also problematic for S-transistors, but in this method NMOS
There is a problem that the punch through of the transistor cannot be suppressed.
【００１０】従って、本発明の目的は、ＬＤＤ層形成の
ための特別なマスク工程を追加することなくＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタ双方にＬＤＤ構造
を実現し、かつＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタの双方にパンチスルーを抑えることである。ま
た、他の目的は、ＰＭＯＳトランジスタのパンチスルー
を抑えるポケット層の新規な形成を提供することにあ
る。Therefore, an object of the present invention is to realize an LDD structure in both an NMOS transistor and a PMOS transistor without adding a special mask process for forming an LDD layer, and to punch through both the NMOS transistor and the PMOS transistor. Is to suppress. Another object is to provide a novel formation of a pocket layer which suppresses punch through of a PMOS transistor.
【００１１】[0011]
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、ゲート電極形成後にＮＭＯＳ形成領域及
びＰＭＯＳ形成領域の双方に深いＰ型不純物層及び浅い
Ｎ型不純物層を注入し、これにより、ＮＭＯＳ形成領域
におけるＬＤＤ構造の薄いＮ型不純物層及びＰ型ポケッ
ト層を形成し、同時に、ＰＭＯＳ形成領域におけるＬＤ
Ｄ構造の薄いＰ型不純物層及びＮ型ポケット層を形成す
る。次いで、ゲート電極に側壁絶縁層を形成した後にＮ
ＭＯＳ形成領域にはＮ型不純物を注入し、ＮＭＯＳ形成
領域にはＰ型不純物を注入し、これにより、ＮＭＯＳ形
成領域及びＰＭＯＳ形成領域の双方にＬＤＤ構造の濃い
不純物層を形成する。また、本発明は、ＰＭＯＳトラン
ジスタにおけるＬＤＤ構造の薄いＰ型不純物層の直下に
Ｎ型ポケット層を設けた。In order to solve the above-mentioned problems, according to the present invention, a deep P-type impurity layer and a shallow N-type impurity layer are implanted into both an NMOS formation region and a PMOS formation region after forming a gate electrode, As a result, a thin N-type impurity layer and a P-type pocket layer having an LDD structure are formed in the NMOS formation region, and at the same time, the LD in the PMOS formation region is formed.
A thin P-type impurity layer and an N-type pocket layer having a D structure are formed. Then, after forming a sidewall insulating layer on the gate electrode, N
An N-type impurity is implanted into the MOS formation region and a P-type impurity is implanted into the NMOS formation region, thereby forming a deep impurity layer having an LDD structure in both the NMOS formation region and the PMOS formation region. Further, in the present invention, the N-type pocket layer is provided immediately below the thin P-type impurity layer of the LDD structure in the PMOS transistor.
【００１２】[0012]
【作用】上述の手段によれば、ＣＭＯＳトランジスタに
おけるＬＤＤ構造の薄い不純物層及びポケット層の形成
をマスク工程を用いずに行える。また、表面チャネル型
ＮＭＯＳトランジスタにおいては、Ｐ型ポケットが基板
パンチスルーを効果的に抑え、埋込み型ＰＭＯＳトラン
ジスタにおいては、Ｎ型ポケットが表面パンチスルーを
効果的に抑える。According to the above-mentioned means, the thin impurity layer and the pocket layer of the LDD structure in the CMOS transistor can be formed without using a mask process. Further, in the surface channel type NMOS transistor, the P type pocket effectively suppresses the substrate punch through, and in the buried type PMOS transistor, the N type pocket effectively suppresses the surface punch through.
【００１３】[0013]
【実施例】図１〜図４は本発明に係るＣＭＯＳ製造方法
の一実施例を説明する断面図である。1 to 4 are sectional views for explaining an embodiment of a CMOS manufacturing method according to the present invention.
【００１４】まず、図１の（Ａ）を参照すると、図８の
（Ａ）と同様に、シリコン単結晶基板１上にＰ型ウエル
２及びＮ型ウエル３を形成し、ＬＯＣＯＳを用いてフィ
ールド酸化層４によってＮＭＯＳ形成領域とＰＭＯＳ形
成領域とに区画する。次に、図１の（Ｂ）を参照する
と、図８の（Ｂ）と同様に、しきい値電圧を調整するた
めに、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に個々に
あるいは別々にボロンをイオン注入する。たとえば、１
０〜３０ｋｅＶの低エネルギー、２〜６×１０12／ｃｍ
2のボロンを注入する。これにより、Ｐ型ウエル２及び
Ｎ型ウエル３上に薄いＰ型不純物層５、６が形成され
る。次に、図１の（Ｃ）を参照すると、図８の（Ｃ）と
同様に、熱酸化法によりゲート酸化層７を形成する。そ
の上に、Ｎ型不純物たとえばりんを含むポリシリコンを
ＣＶＤ法により形成し、パターニングしてゲート電極
８、９を形成する。First, referring to FIG. 1A, similarly to FIG. 8A, a P-type well 2 and an N-type well 3 are formed on a silicon single crystal substrate 1 and a field is formed using LOCOS. The oxide layer 4 divides into an NMOS formation region and a PMOS formation region. Next, referring to FIG. 1B, as in FIG. 8B, boron is ion-implanted into the NMOS formation region and the PMOS formation region individually or separately to adjust the threshold voltage. To do. For example, 1
Low energy of 0 to 30 keV, 2 to 6 × 10 12 / cm
Inject 2 of boron. As a result, thin P-type impurity layers 5 and 6 are formed on the P-type well 2 and the N-type well 3. Next, referring to FIG. 1C, the gate oxide layer 7 is formed by the thermal oxidation method as in FIG. 8C. Then, polysilicon containing N-type impurities such as phosphorus is formed by the CVD method and patterned to form gate electrodes 8 and 9.
【００１５】次に、図２の（Ａ）を参照すると、Ｐ型不
純物たとえば、ボロンを全面にイオン注入する。たとえ
ば、エネルギー２０〜４０ｋｅＶ、注入個数５×１０12
〜３×１０13／cm2 である。これにより、低濃度のＰ型
不純物層３１、３２が形成される。ここで、Ｐ型不純物
層３１はＮＭＯＳトランジスタのＰ型ポケット層の作用
をし、Ｐ型不純物層３２はＰＭＯＳトランジスタのＬＤ
Ｄ構造の薄い不純物層の作用をする。次に、図２の
（Ａ）を参照すると、Ｎ型不純物たとえばりんを全面に
イオン注入する。たとえば、エネルギー２０〜４０ｋｅ
Ｖ、注入個数１×１０12〜１×１０15／cm2 である。こ
れにより、低濃度のＮ型不純物層３３、３４が形成され
る。この場合、Ｎ型不純物層３３、３４の方がＰ型不純
物層３１、３２より浅くなるように、つまり、りんの投
影飛程（ＲP ）の方がボロンの投影飛程より小さくなる
ように注入エネルギーが設定されている。ここで、Ｎ型
不純物層３３はＮＭＯＳトランジスタのＬＤＤ構造の薄
い不純物層の作用をし、Ｐ型不純物層３４はＰＭＯＳト
ランジスタのＰ型ポケット層の作用をする。Next, referring to FIG. 2A, P-type impurities such as boron are ion-implanted into the entire surface. For example, an energy of 20 to 40 keV and an injection number of 5 × 10 12
˜3 × 10 13 / cm 2 . As a result, low-concentration P-type impurity layers 31 and 32 are formed. Here, the P-type impurity layer 31 acts as a P-type pocket layer of the NMOS transistor, and the P-type impurity layer 32 is the LD of the PMOS transistor.
It acts as a thin impurity layer of D structure. Next, referring to FIG. 2A, N-type impurities such as phosphorus are ion-implanted over the entire surface. For example, energy 20-40ke
V, the injection number is 1 × 10 12 to 1 × 10 15 / cm 2 . As a result, the low concentration N-type impurity layers 33 and 34 are formed. In this case, the N-type impurity layers 33 and 34 are shallower than the P-type impurity layers 31 and 32, that is, the projection range (R P ) of phosphorus is smaller than the projection range of boron. Injection energy is set. Here, the N-type impurity layer 33 acts as a thin impurity layer of the LDD structure of the NMOS transistor, and the P-type impurity layer 34 acts as a P-type pocket layer of the PMOS transistor.
【００１６】次に、図３の（Ａ）を参照すると、各ゲー
ト電極８、９の側壁にたとえば５００〜１５００Å厚さ
の側壁絶縁層（サイドウォール層）１４、１５を形成す
る。すなわち、全面にシリコン酸化層をＣＶＤにより形
成し、これを異方性エッチング法によりバックエッチす
ることにより側壁絶縁層１４、１５を形成する。次に、
図３の（Ｂ）を参照すると、ＮＭＯＳ形成領域にフォト
レジスト層１６を形成し、このフォトレジスト層１６を
マスクとしてＰＭＯＳ領域に２フッ化ボロン（ＢＦ2）
をイオン注入してＰＭＯＳのソース、ドレイン領域のＬ
ＤＤ構造の濃いＰ型不純物層１７を形成する。そして、
フォトレジスト層１６を除去する。同様に、図１１の
（Ｃ）を参照すると、ＰＭＯＳ形成領域にフォトレジス
ト層１８を形成し、このフォトレジスト層１８をマスク
としてＮＭＯＳ形成領域にひ素（ＡS）をイオン注入し
てＮＭＯＳのソース、ドレイン領域のＬＤＤ構造の薄い
Ｎ型不純物層１９を形成する。そして、フォトレジスト
層１８を除去する。その後、アニールして不純物を活性
化させる。Next, referring to FIG. 3A, sidewall insulating layers (sidewall layers) 14 and 15 having a thickness of, for example, 500 to 1500Å are formed on the sidewalls of the gate electrodes 8 and 9, respectively. That is, a silicon oxide layer is formed on the entire surface by CVD, and this is back-etched by an anisotropic etching method to form the sidewall insulating layers 14 and 15. next,
Referring to FIG. 3B, a photoresist layer 16 is formed in the NMOS formation region and boron difluoride (BF 2 ) is formed in the PMOS region using the photoresist layer 16 as a mask.
By ion implantation of L into the source and drain regions of the PMOS
A deep P-type impurity layer 17 having a DD structure is formed. And
The photoresist layer 16 is removed. Similarly, referring to FIG. 11C, a photoresist layer 18 is formed in the PMOS formation region, and arsenic (A S ) is ion-implanted into the NMOS formation region using the photoresist layer 18 as a mask to form the NMOS source. A thin N-type impurity layer 19 having an LDD structure in the drain region is formed. Then, the photoresist layer 18 is removed. Then, annealing is performed to activate the impurities.
【００１７】次に、図４を参照すると、全面に層間絶縁
層２１を形成し、この層間絶縁層２１の所定位置にコン
タクトホール２２を形成する。次いで、アルミニウム配
線層２２を形成してパターニングする。これにより、Ｌ
ＤＤ構造を有するＣＭＯＳ構造が完成する。Next, referring to FIG. 4, an interlayer insulating layer 21 is formed on the entire surface, and a contact hole 22 is formed at a predetermined position of the interlayer insulating layer 21. Next, the aluminum wiring layer 22 is formed and patterned. This gives L
A CMOS structure having a DD structure is completed.
【００１８】このように、ＮＭＯＳ形成領域において
は、Ｐ型不純物層３１はＮ型不純物層３３のポテンシャ
ルの拡がりを抑えるＰ型ポケットとして作用し、ＰＭＯ
Ｓ形成領域においては、Ｎ型不純物層３４はＰ型不純物
層３２のポテンシャルの拡がりを抑えるＮ型ポケットと
して作用する。As described above, in the NMOS formation region, the P-type impurity layer 31 acts as a P-type pocket that suppresses the potential spread of the N-type impurity layer 33, and the PMO.
In the S formation region, the N-type impurity layer 34 acts as an N-type pocket that suppresses the potential spread of the P-type impurity layer 32.
【００１９】図５は上述の実施例に基づいて行ったＰＭ
ＯＳトランジスタのＰＮ接合のシュミレーション結果で
ある。すなわち、ゲート電極端直下のシリコン基板（Ｎ
ウエル３）表面にはＮ型の不純物層（表面ポケット）が
できている。この結果、基板表面でのポテンシャルの広
がりを効率的に抑える。なお、Ｐ型不純物拡散層５、３
２、１７は最終的に熱処理したことで拡散し表面ポケッ
トを覆うようにつながる。また、シュミレーションに用
いた諸々の変数の値によっては表面ポケットはＮ型不純
物層にはならず、Ｐ型層のままであるが、それでもＮ型
不純物拡散層３４を形成しない場合に比べて濃度の薄い
Ｐ型不純物拡散層となり、ポテンシャルの広がりを抑え
るポケットとしての効果を保持する。FIG. 5 is a PM chart based on the above-described embodiment.
It is a simulation result of the PN junction of the OS transistor. That is, the silicon substrate (N
An N-type impurity layer (surface pocket) is formed on the surface of the well 3). As a result, the spread of potential on the substrate surface is efficiently suppressed. The P-type impurity diffusion layers 5, 3
2 and 17 are finally heat-treated to diffuse and connect so as to cover the surface pockets. Further, depending on the values of various variables used for the simulation, the surface pocket does not become the N-type impurity layer but remains the P-type layer, but the concentration of the surface pocket is still higher than that in the case where the N-type impurity diffusion layer 34 is not formed. It becomes a thin P-type impurity diffusion layer and holds the effect as a pocket for suppressing the spread of the potential.
【００２０】図６はゲート電極の矢印ａ、ｂの所でみた
基板中の１次元不純物濃度である。この図からもゲート
電極端直下のシリコン基板の表面にはチャネル領域のＰ
型不純物拡散層よりも薄いＰ型不純物拡散層、またはＮ
型不純物拡散層ができることがわかる。このシュミレー
ションの例ではＮ型不純物拡散層ができている。FIG. 6 shows the one-dimensional impurity concentration in the substrate as seen at the arrows a and b of the gate electrode. Also from this figure, the channel region P is
P-type impurity diffusion layer thinner than N-type impurity diffusion layer, or N
It can be seen that a type impurity diffusion layer is formed. In this simulation example, an N-type impurity diffusion layer is formed.
【００２１】図７は上述の実施例に基づいて製造したＣ
ＭＯＳトランジスタにおいて、ドレインに所定の電圧を
印加してもパンチスルーを起こさずに実現できた最小の
ゲート電極長とＬＤＤ形成のためのイオン注入の注入量
との関係を示す。図７の（Ａ）はＮＭＯＳトランジスタ
のゲート電極長とＰ型不純物の注入量との関係を示す。
図７の（Ｂ）はＰＭＯＳトランジスタのゲート電極長と
Ｎ型不純物の注入量との関係を示す。このように、ＮＭ
ＯＳトランジスタにＰ型不純物を、ＰＭＯＳトランジス
タにＮ型不純物を注入することにより、両トランジスタ
にポケットが形成されるので、両トランジスタともゲー
ト長の微細化が図れ、半導体装置の集積度を向上でき
る。FIG. 7 shows C manufactured according to the above-mentioned embodiment.
In the MOS transistor, the relationship between the minimum gate electrode length that can be realized without causing punch through even when a predetermined voltage is applied to the drain and the amount of ion implantation for LDD formation is shown. FIG. 7A shows the relationship between the gate electrode length of the NMOS transistor and the implantation amount of P-type impurities.
FIG. 7B shows the relationship between the gate electrode length of the PMOS transistor and the N-type impurity implantation amount. Thus, NM
By implanting a P-type impurity in the OS transistor and an N-type impurity in the PMOS transistor, pockets are formed in both transistors, so that the gate length of both transistors can be reduced and the degree of integration of the semiconductor device can be improved.
【００２２】なお、上述の実施例の図３の（Ａ）、
（Ｂ）において、Ｐ型不純物層１７を形成後にＮ型不純
物層１９を形成しているが、Ｎ型不純物層１９を形成後
にＰ型不純物層１７を形成してもよい。Incidentally, FIG. 3A of the above embodiment,
Although the N-type impurity layer 19 is formed after the P-type impurity layer 17 is formed in (B), the P-type impurity layer 17 may be formed after the N-type impurity layer 19 is formed.
【００２３】[0023]
【発明の効果】以上説明したように本発明によれば、Ｌ
ＤＤ構造のＣＭＯＳ装置において、ＮＭＯＳの基板パン
チスルーを効果的に抑えるＰ型ポケット及びＰＭＯＳの
表面パンチスルーを効果的に抑えるＮ型ポケットを特別
のマスク工程を付加させずに製造できるので製造コスト
を低減できる。また、特に、埋込み型ＰＭＯＳにおい
て、表面パンチスルーを抑えることにより高集積化に寄
与できる。As described above, according to the present invention, L
In the CMOS device having the DD structure, the P-type pocket effectively suppressing the substrate punch-through of the NMOS and the N-type pocket effectively suppressing the surface punch-through of the PMOS can be manufactured without adding a special mask process, so that the manufacturing cost can be reduced. It can be reduced. Further, particularly in the embedded PMOS, suppressing the surface punch-through can contribute to high integration.
【図１】本発明に係るＣＭＯＳ製造方法の一実施例を説
明する断面図である。FIG. 1 is a cross-sectional view illustrating an embodiment of a CMOS manufacturing method according to the present invention.
【図２】本発明に係るＣＭＯＳ製造方法の一実施例を説
明する断面図である。FIG. 2 is a cross-sectional view illustrating an embodiment of a CMOS manufacturing method according to the present invention.
【図３】本発明に係るＣＭＯＳ製造方法の一実施例を説
明する断面図である。FIG. 3 is a cross-sectional view illustrating an embodiment of the CMOS manufacturing method according to the present invention.
【図４】本発明に係るＣＭＯＳ製造方法の一実施例を説
明する断面図である。FIG. 4 is a cross-sectional view illustrating an embodiment of the CMOS manufacturing method according to the present invention.
【図５】図４のＰＭＯＳのＰＮ接合を説明する図であ
る。5 is a diagram illustrating a PN junction of the PMOS of FIG.
【図６】図４の基板（ウエル）の不純物濃度を示すグラ
フである。6 is a graph showing the impurity concentration of the substrate (well) of FIG.
【図７】本発明に係るＣＭＯＳにおけるパンチスルーを
起こさない最小ゲート長とポケットへのイオン注入量と
の関係を示すグラフである。FIG. 7 is a graph showing the relationship between the minimum gate length that does not cause punch through and the amount of ion implantation into the pocket in the CMOS according to the present invention.
【図８】従来のＣＭＯＳ製造方法を説明する断面図であ
る。FIG. 8 is a cross-sectional view illustrating a conventional CMOS manufacturing method.
【図９】従来のＣＭＯＳ製造方法を説明する断面図であ
る。FIG. 9 is a cross-sectional view illustrating a conventional CMOS manufacturing method.
【図１０】従来のＣＭＯＳ製造方法を説明する断面図で
ある。FIG. 10 is a cross-sectional view illustrating a conventional CMOS manufacturing method.
【図１１】従来のＣＭＯＳ製造方法を説明する断面図で
ある。FIG. 11 is a cross-sectional view illustrating a conventional CMOS manufacturing method.
１…シリコン単結晶基板 ２…Ｐ型ウエル ３…Ｎ型ウエル ４…フィールド酸化層 ５、６…Ｐ型不純物層 ７…ゲート酸化層 ８、９…ゲート電極 １０、１２…フォトレジスト層 １１…Ｐ型不純物層 １３…Ｎ型不純物層 １４、１５…側壁絶縁層 １６、１８…フォトレジスト層 １７…Ｐ型不純物層 １９…Ｎ型不純物層 ２０…層間絶縁層 ２１…コンタクトホール ２２…アルミニウム配線層 ３１、３２…Ｐ型不純物層 ３３、３４…Ｎ型不純物層 DESCRIPTION OF SYMBOLS 1 ... Silicon single crystal substrate 2 ... P-type well 3 ... N-type well 4 ... Field oxide layer 5, 6 ... P-type impurity layer 7 ... Gate oxide layer 8, 9 ... Gate electrode 10, 12 ... Photoresist layer 11 ... P Type impurity layer 13 ... N type impurity layer 14, 15 ... Side wall insulating layer 16, 18 ... Photoresist layer 17 ... P type impurity layer 19 ... N type impurity layer 20 ... Interlayer insulating layer 21 ... Contact hole 22 ... Aluminum wiring layer 31 , 32 ... P-type impurity layer 33, 34 ... N-type impurity layer
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成６年１１月１０日[Submission date] November 10, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２３[Name of item to be corrected] 0023
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２３】[0023]
【発明の効果】以上説明したように本発明によれば、Ｌ
ＤＤ構造のＣＭＯＳ装置において、ＮＭＯＳの基板パン
チスルーを効果的に抑えるＰ型ポケット及びＰＭＯＳの
表面パンチスルーを効果的に抑えるＮ型ポケットを特別
のマスク工程を付加しないだけでなく、従来必要であっ
たＬＤＤ層形成のためのマスク工程を削減できるので製
造コストを低減できる。また、特に、埋込み型ＰＭＯＳ
において、表面パンチスルーを抑えることにより高集積
化に寄与できる。As described above, according to the present invention, L
In a CMOS device having a DD structure, a P-type pocket that effectively suppresses NMOS substrate punch-through and an N-type pocket that effectively suppresses PMOS surface punch-through are not only required to be provided with a special mask process , but also conventionally required.
Since the mask process for forming the LDD layer can be reduced, the manufacturing cost can be reduced. Also, in particular, embedded PMOS
In the above, by suppressing the surface punch-through, it is possible to contribute to high integration.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図６[Name of item to be corrected] Figure 6
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図６】図４の基板の不純物濃度を示すグラフである。6 is a graph showing the impurity concentration of the substrate of FIG.
【手続補正３】[Procedure 3]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図６[Name of item to be corrected] Figure 6
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図６】 ─────────────────────────────────────────────────────
[Figure 6] ─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成７年４月２４日[Submission date] April 24, 1995
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項１[Name of item to be corrected] Claim 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項３[Name of item to be corrected] Claim 3
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００３[Name of item to be corrected] 0003
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００３】 図８〜図１０を参照して従来のＬＤＤ構
造を有するＣＭＯＳ製造方法を説明する。[0003] The CMOS manufacturing process is described having a conventional LDD structure with reference to FIGS.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００７[Correction target item name] 0007
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００７】 次に、図１１を参照すると、全面に層間
絶縁層２０を形成し、この層間絶縁層２１の所定位置に
コンタクトホール２２を形成する。次いで、アルミニウ
ム配線層２２を形成してパターニングする。これによ
り、ＬＤＤ構造を有するＣＭＯＳ構造が完成する。Next, referring to FIG. 11, an interlayer insulating layer 20 is formed on the entire surface, and a contact hole 22 is formed at a predetermined position of the interlayer insulating layer 21. Next, the aluminum wiring layer 22 is formed and patterned. As a result, the CMOS structure having the LDD structure is completed.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００９】 また、ゲート電極にＮ型ポリシリコンを
用いているために、ＰＭＯＳトランジスタは埋込みチャ
ネル型ＭＯＳトランジスタとなる。埋込みチャネル型ト
ランジスタはキャリアがシリコン基板とゲート酸化層と
の界面より深いところを流れるので、表面の散乱を受け
にくく表面チャネル型トランジスタよりも移動度が大き
いという長所がある反面、ドレイン領域、チャネル領域
及びソース領域が同じ型の不純物層でつながっているの
で、パンチスルーが起こり易い。つまり、このパンチス
ルーは、ドレイン電圧が直接ソース境界部のポテンシャ
ルエネルギーを押し下げてしまい、ソース領域とドレイ
ン領域と間に電流が流れてしまう状態のことである。こ
のように、埋込みチャネル型トランジスタでは基板より
深い所でパンチスルーが起こりやすい。なお、基板表面
付近で起こるパンチスルーは特に表面パンチスルーと呼
ばれ、それに対し、表面ではなく基板の深いところで起
こるパンチスルーは特に基板パンチスルーと呼ばれてい
る（参照：「サブミクロンデバイスＩ」、小柳光正、丸
善株式会社発行）。そのためパンチスルーを抑えながら
マスク工程数を増やすことなくＬＤＤ構造のＭＯＳトラ
ンジスタを製造するための方法が知られている（参照：
特開平２−２２８６２号公報）。すなわち、ＰＭＯＳト
ランジスタのパンチスルーを抑えるためＰＭＯＳトラン
ジスタにＮ−ポケットを形成する。そしてこのＮ−ポケ
ット形成のためのイオン注入がＮＭＯＳトランジスタの
ＬＤＤ層にもなるので、ＮＭＯＳトランジスタのＬＤＤ
形成のためのマスク工程が不要になる。しかしながら、
この方法ではＰＭＯＳトランジスタにもＬＤＤ構造を適
用したときにはＮＭＯＳトランジスタのＬＤＤ層形成の
ためのマスク工程は削減できても、ＰＭＯＳトランジス
タのＬＤＤ層形成のためのマスク工程は削減できない。
また、パンチスルーはＰＭＯＳトランジスタだけでなく
ＮＭＯＳトランジスタでも問題となるがこの方法ではＮ
ＭＯＳトランジスタのパンチスルーを抑えることができ
ないという課題がある。Further, since the N-type polysilicon is used for the gate electrode, the PMOS transistor becomes a buried channel type MOS transistor. In the buried channel type transistor, carriers flow deeper than the interface between the silicon substrate and the gate oxide layer, and thus have the advantage that they are less susceptible to surface scattering and have higher mobility than the surface channel type transistor. Since the source region and the source region are connected by the same type of impurity layer, punch-through easily occurs. That is, this punch-through is a state in which the drain voltage directly pushes down the potential energy at the source boundary portion, and a current flows between the source region and the drain region. Thus, from the substrate in the buried channel type transistor
Punch through is likely to occur in deep places . Punch through that occurs near the surface of the substrate is called surface punch through, while punch through that occurs deep in the substrate rather than on the surface is called substrate punch through (see "Submicron Device I"). , Koyanagi Mitsumasa, Maruzen Co., Ltd.). Therefore, a method is known for manufacturing a MOS transistor having an LDD structure without increasing the number of mask steps while suppressing punch through (see:
JP-A-2-22862). That is, an N-pocket is formed in the PMOS transistor in order to suppress punch through of the PMOS transistor. The ion implantation for forming the N-pocket also serves as the LDD layer of the NMOS transistor.
A mask process for forming is unnecessary. However,
According to this method, when the LDD structure is applied to the PMOS transistor, the mask process for forming the LDD layer of the NMOS transistor can be reduced, but the mask process for forming the LDD layer of the PMOS transistor cannot be reduced.
In addition, punch-through is a problem not only for PMOS transistors but also for NMOS transistors, but this method requires N
There is a problem that punch through of MOS transistors cannot be suppressed.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１５[Name of item to be corrected] 0015
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１５】 次に、図２の（Ａ）を参照すると、Ｐ型
不純物たとえば、ボロンを全面にイオン注入する。たと
えば、エネルギー２０〜４０ｋｅＶ、注入個数５×１０
12〜３×１０13／cm2 である。これにより、低濃度のＰ
型不純物層３１、３２が形成される。ここで、Ｐ型不純
物層３１はＮＭＯＳトランジスタのＰ型ポケット層の作
用をし、Ｐ型不純物層３２はＰＭＯＳトランジスタのＬ
ＤＤ構造の薄い不純物層の作用をする。次に、図２の
（Ｂ）を参照すると、Ｎ型不純物たとえばりんを全面に
イオン注入する。たとえば、エネルギー２０〜４０ｋｅ
Ｖ、注入個数１×１０12〜１×１０15／cm2 である。こ
れにより、低濃度のＮ型不純物層３３、３４が形成され
る。この場合、Ｎ型不純物層３３、３４の方がＰ型不純
物層３１、３２より浅くなるように、つまり、りんの投
影飛程（ＲP ）の方がボロンの投影飛程より小さくなる
ように注入エネルギーが設定されている。ここで、Ｎ型
不純物層３３はＮＭＯＳトランジスタのＬＤＤ構造の薄
い不純物層の作用をし、Ｎ型不純物層３４はＰＭＯＳト
ランジスタのＮ型ポケット層の作用をする。Next, referring to FIG. 2A, P-type impurities such as boron are ion-implanted over the entire surface. For example, an energy of 20 to 40 keV and an injection number of 5 × 10
It is 12 to 3 × 10 13 / cm 2 . As a result, low concentration of P
The type impurity layers 31 and 32 are formed. Here, the P-type impurity layer 31 acts as the P-type pocket layer of the NMOS transistor, and the P-type impurity layer 32 is the L-type of the PMOS transistor.
It acts as a thin impurity layer of the DD structure. Referring now of FIG. 2 (B), ion implantation of N-type impurities such as phosphorus on the whole surface. For example, energy 20-40ke
V, the injection number is 1 × 10 12 to 1 × 10 15 / cm 2 . As a result, the low concentration N-type impurity layers 33 and 34 are formed. In this case, the N-type impurity layers 33 and 34 are shallower than the P-type impurity layers 31 and 32, that is, the projection range (R P ) of phosphorus is smaller than the projection range of boron. Injection energy is set. Here, the N-type impurity layer 33 acts as a thin impurity layer of the LDD structure of the NMOS transistor, and the N- type impurity layer 34 acts as an N- type pocket layer of the PMOS transistor.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１６】 次に、図３の（Ａ）を参照すると、各ゲ
ート電極８、９の側壁にたとえば５００〜１５００Å厚
さの側壁絶縁層（サイドウォール層）１４、１５を形成
する。すなわち、全面にシリコン酸化層をＣＶＤにより
形成し、これを異方性エッチング法によりバックエッチ
することにより側壁絶縁層１４、１５を形成する。次
に、図３の（Ｂ）を参照すると、ＮＭＯＳ形成領域にフ
ォトレジスト層１６を形成し、このフォトレジスト層１
６をマスクとしてＰＭＯＳ領域に２フッ化ボロン（ＢＦ
2）をイオン注入してＰＭＯＳのソース、ドレイン領域
のＬＤＤ構造の濃いＰ型不純物層１７を形成する。そし
て、フォトレジスト層１６を除去する。同様に、図３の
（Ｃ）を参照すると、ＰＭＯＳ形成領域にフォトレジス
ト層１８を形成し、このフォトレジスト層１８をマスク
としてＮＭＯＳ形成領域にひ素（ＡS）をイオン注入し
てＮＭＯＳのソース、ドレイン領域のＬＤＤ構造の薄い
Ｎ型不純物層１９を形成する。そして、フォトレジスト
層１８を除去する。その後、アニールして不純物を活性
化させる。Next, referring to FIG. 3A, sidewall insulating layers (sidewall layers) 14 and 15 having a thickness of, for example, 500 to 1500Å are formed on the sidewalls of the gate electrodes 8 and 9, respectively. That is, a silicon oxide layer is formed on the entire surface by CVD, and this is back-etched by an anisotropic etching method to form the sidewall insulating layers 14 and 15. Next, referring to FIG. 3B, a photoresist layer 16 is formed in the NMOS formation region.
Boron difluoride (BF) is added to the PMOS region by using 6 as a mask.
2 ) is ion-implanted to form a deep P-type impurity layer 17 having an LDD structure in the source and drain regions of the PMOS. Then, the photoresist layer 16 is removed. Similarly, referring to FIG. 3 (C), a photoresist layer 18 in the PMOS forming region, NMOS source of arsenic (A S) in the NMOS forming region using the photoresist layer 18 as a mask and ion implantation A thin N-type impurity layer 19 having an LDD structure in the drain region is formed. Then, the photoresist layer 18 is removed. Then, annealing is performed to activate the impurities.
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１９[Correction target item name] 0019
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１９】 図５は上述の実施例に基づいて行ったＰ
ＭＯＳトランジスタのＰＮ接合のシュミレーション結果
である。すなわち、ゲート電極端直下のシリコン基板
（Ｎウエル３）表面にはＮ型の不純物層（表面ポケッ
ト）ができている。この結果、基板表面でのポテンシャ
ルの広がりを効率的に抑える。なお、Ｐ型不純物拡散層
６、３２、１７は最終的に熱処理したことで拡散し表面
ポケットを覆うようにつながる。また、シュミレーショ
ンに用いた諸々の変数の値によっては表面ポケットはＮ
型不純物層にはならず、Ｐ型層のままとなることがある
が、それでもＮ型不純物拡散層３４を形成しない場合に
比べて濃度の薄いＰ型不純物拡散層となり、ポテンシャ
ルの広がりを抑えるポケットとしての効果を保持する。FIG. 5 shows P performed based on the above-described embodiment.
It is a simulation result of a PN junction of a MOS transistor. That is, an N type impurity layer (surface pocket) is formed on the surface of the silicon substrate (N well 3) immediately below the end of the gate electrode. As a result, the spread of potential on the substrate surface is efficiently suppressed. The P-type impurity diffusion layer
6 , 32 and 17 are finally heat-treated to diffuse and connect so as to cover the surface pockets. In addition, the surface pocket is N depending on the values of various variables used for the simulation.
The P-type impurity layer may not be a P-type impurity layer and may remain as a P-type layer. However, it is still a P-type impurity diffusion layer having a lower concentration than that in the case where the N-type impurity diffusion layer 34 is not formed, and a pocket that suppresses potential spread. Hold the effect as.
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２０[Correction target item name] 0020
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２０】 図６はゲート電極の矢印ａ、ｂの所でみ
た基板中の１次元不純物濃度である。この図からもゲー
ト電極直下のシリコン基板の表面にはチャネル領域のＰ
型不純物拡散層よりも薄いＰ型不純物拡散層またはＮ型
不純物拡散層ができることがわかる。このシュミレーシ
ョンの例ではＮ型不純物拡散層ができている。FIG. 6 shows the one-dimensional impurity concentration in the substrate as seen at the arrows a and b of the gate electrode. P channel region on the surface of the silicon substrate directly under the gate electrode from FIG.
It can be seen that a P-type impurity diffusion layer or an N-type impurity diffusion layer thinner than the type impurity diffusion layer can be formed. In this simulation example, an N-type impurity diffusion layer is formed.
【手続補正１０】[Procedure Amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２３[Name of item to be corrected] 0023
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２３】[0023]
【発明の効果】 以上説明したように本発明によれば、
ＬＤＤ構造のＣＭＯＳ装置において、ＮＭＯＳの基板パ
ンチスルーを効果的に抑えるＰ型ポケット及びＰＭＯＳ
の表面パンチスルーを効果的に抑えるＮ型ポケットを特
別のマスク工程を付加せずに製造できるだけでなく、従
来必要であったＬＤＤ層形成のためのマスク工程を削減
できるので製造コストを低減できる。また、特に、埋込
み型ＰＭＯＳにおいて、表面パンチスルーを抑えること
により高集積化に寄与できる。As described above, according to the present invention,
In a CMOS device having an LDD structure, a P-type pocket and a PMOS that effectively suppress substrate punch-through of NMOS
Not only can the N-type pocket that effectively suppresses the surface punch-through be manufactured without adding a special mask process, but also the mask process for forming the LDD layer, which was conventionally necessary, can be reduced, so that the manufacturing cost can be reduced. . Further, particularly in the embedded PMOS, suppressing the surface punch-through can contribute to high integration.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｌ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 21/336 H01L 29/78 301 L
Claims (6)
トランジスタ及び表面チャネル型の第２の導電型ＭＯＳ
トランジスタを同一基板上の第１、第２の半導体領域
（３、２）に製造する半導体装置の製造方法において、 前記各第１、第２の半導体領域上にゲート酸化層（７）
を形成する工程と、 該ゲート酸化層上にゲート電極（９、８）を形成する工
程と、 前記ゲート電極をマスクとして第１の導電型不純物及び
該第１の導電型不純物の投影飛程より小さい第２の導電
型不純物をイオン注入する工程と、 前記各ゲート電極の側壁絶縁層（１５、１４）を形成す
る工程と、 前記第２の半導体領域をマスクして前記第１の半導体領
域に第１の導電型不純物をイオン注入する工程と、 前記第１の半導体領域をマスクして前記第２の半導体領
域に第２の導電型不純物をイオン注入する工程と、 前記イオン注入された不純物を活性化させるためにアニ
ールする工程とを具備することを特徴とする半導体装
置。1. A buried channel type first conductivity type MOS.
Transistor and surface channel type second conductivity type MOS
A method of manufacturing a semiconductor device, wherein a transistor is manufactured in first and second semiconductor regions (3, 2) on the same substrate, wherein a gate oxide layer (7) is provided on each of the first and second semiconductor regions.
A step of forming a gate electrode (9, 8) on the gate oxide layer, and a first conductive type impurity and a projected range of the first conductive type impurity using the gate electrode as a mask. Ion-implanting a small second conductivity type impurity, forming a sidewall insulating layer (15, 14) of each of the gate electrodes, masking the second semiconductor region, and forming the second semiconductor region in the first semiconductor region. Ion implanting a first conductivity type impurity, masking the first semiconductor region and ion implanting a second conductivity type impurity into the second semiconductor region, and implanting the ion implanted impurity And a step of annealing to activate the semiconductor device.
ＰチャネルＭＯＳトランジスタであり、前記第２の導電
型ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタ
であり、前記各第１の導電型不純物はＰ型不純物であ
り、前記各第２の導電型不純物はＮ型不純物である請求
項１に記載の半導体装置の製造方法。2. The first conductivity type MOS transistor is a P channel MOS transistor, the second conductivity type MOS transistor is an N channel MOS transistor, and each of the first conductivity type impurities is a P type impurity. The semiconductor device manufacturing method according to claim 1, wherein the second conductivity type impurities are N type impurities.
トランジスタ及び表面チャネル型の第２の導電型ＭＯＳ
トランジスタを同一基板上の第１、第２の半導体領域
（３、２）に製造する半導体装置の製造方法において、 前記各第１、第２の半導体領域上にゲート酸化層（７）
を形成する工程と、 該ゲート酸化層上にゲート電極（９、８）を形成する工
程と、 前記ゲート電極をマスクとして第１の導電型不純物及び
該第１の導電型不純物の投影飛程より小さい第２の導電
型不純物をイオン注入する工程と、 前記各ゲート電極の側壁絶縁層（１５、１４）を形成す
る工程と、 前記第１の半導体領域をマスクして前記第２の半導体領
域に第２の導電型不純物をイオン注入する工程と、 前記第２の半導体領域をマスクして前記第１の半導体領
域に第１の導電型不純物をイオン注入する工程と、 前記イオン注入された不純物を活性化させるためにアニ
ールする工程とを具備することを特徴とする半導体装
置。3. A buried channel type first conductivity type MOS.
Transistor and surface channel type second conductivity type MOS
A method of manufacturing a semiconductor device, wherein a transistor is manufactured in first and second semiconductor regions (3, 2) on the same substrate, wherein a gate oxide layer (7) is provided on each of the first and second semiconductor regions.
A step of forming a gate electrode (9, 8) on the gate oxide layer, and a first conductive type impurity and a projected range of the first conductive type impurity using the gate electrode as a mask. Ion-implanting a small second conductivity type impurity, forming a side wall insulating layer (15, 14) of each gate electrode, masking the first semiconductor region, and forming a second semiconductor region in the second semiconductor region. Ion implanting a second conductivity type impurity, masking the second semiconductor region and ion implanting a first conductivity type impurity into the first semiconductor region, and implanting the ion implanted impurity And a step of annealing to activate the semiconductor device.
ＰチャネルＭＯＳトランジスタであり、前記第２の導電
型ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタ
であり、前記各第１の導電型不純物はＰ型不純物であ
り、前記各第２の導電型不純物はＮ型不純物である請求
項３に記載の半導体装置の製造方法。4. The first conductivity type MOS transistor is a P-channel MOS transistor, the second conductivity type MOS transistor is an N-channel MOS transistor, and each of the first conductivity type impurities is a P-type impurity. The semiconductor device manufacturing method according to claim 3, wherein the second conductivity type impurity is an N type impurity.
と、 該ゲート酸化層上に形成されたゲート電極（９）と、 該ゲート電極中央直下の前記Ｎ型半導体領域表面に設け
られた第１のＰ型不純物拡散層（６）と、 前記ゲート電極端直下の前記Ｎ型半導体領域表面に設け
られたＮ型不純物拡散層（３４）と該Ｎ型不純物拡散層
の直下に設けられた第２のＰ型不純物拡散層（３２）
と、 該第２のＰ型不純物拡散層の両端に該第２のＰ型不純物
拡散層より濃い第３のＰ型不純物拡散層（１７）と、 を具備するＰＭＯＳトランジスタ。5. An N-type semiconductor region (3) and a gate oxide layer (7) formed on the N-type semiconductor region.
A gate electrode (9) formed on the gate oxide layer, a first P-type impurity diffusion layer (6) provided on the surface of the N-type semiconductor region directly below the center of the gate electrode, and the gate electrode (9). An N-type impurity diffusion layer (34) provided on the surface of the N-type semiconductor region immediately below and a second P-type impurity diffusion layer (32) provided immediately below the N-type impurity diffusion layer.
And a third P-type impurity diffusion layer (17) which is denser than the second P-type impurity diffusion layer at both ends of the second P-type impurity diffusion layer.
と、 該ゲート酸化層上に形成されたゲート電極（９）と、 該ゲート電極中央直下の前記Ｎ型半導体領域表面に設け
られた第１のＰ型不純物拡散層（６）と、 前記ゲート電極端直下の前記Ｎ型半導体領域表面に設け
られた前記第１のＰ型不純物拡散層より薄い第２のＰ型
不純物拡散層と該第２のＰ型不純物拡散層の直下に設け
られた第３のＰ型不純物拡散層（３２）と、 該第３のＰ型不純物拡散層の両端に該第３のＰ型不純物
拡散層より濃い第４のＰ型不純物拡散層（１７）と、 を具備するＰＭＯＳトランジスタ。6. An N-type semiconductor region (3) and a gate oxide layer (7) formed on the N-type semiconductor region.
A gate electrode (9) formed on the gate oxide layer, a first P-type impurity diffusion layer (6) provided on the surface of the N-type semiconductor region directly below the center of the gate electrode, and the gate electrode (9). A second P-type impurity diffusion layer, which is thinner than the first P-type impurity diffusion layer provided on the surface of the N-type semiconductor region immediately below, and a third layer, which is provided immediately below the second P-type impurity diffusion layer. And a fourth P-type impurity diffusion layer (17) which is denser than the third P-type impurity diffusion layer at both ends of the third P-type impurity diffusion layer. PMOS transistor.
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| KR100384860B1 (en) * | 2000-08-31 | 2003-05-22 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
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| CN113506741A (en) * | 2021-06-17 | 2021-10-15 | 上海华虹宏力半导体制造有限公司 | Method for improving short channel effect of PMOS (P-channel metal oxide semiconductor) transistor |
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1994
- 1994-04-23 JP JP6107617A patent/JP2743828B2/en not_active Expired - Fee Related
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