JP3363811B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
- Publication number
- JP3363811B2 JP3363811B2 JP35177998A JP35177998A JP3363811B2 JP 3363811 B2 JP3363811 B2 JP 3363811B2 JP 35177998 A JP35177998 A JP 35177998A JP 35177998 A JP35177998 A JP 35177998A JP 3363811 B2 JP3363811 B2 JP 3363811B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- source
- drain
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000009792 diffusion process Methods 0.000 claims description 83
- 239000000758 substrate Substances 0.000 claims description 36
- 239000010410 layer Substances 0.000 claims description 32
- 230000015572 biosynthetic process Effects 0.000 claims description 30
- 210000000746 body region Anatomy 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 9
- 239000002344 surface layer Substances 0.000 claims description 8
- 239000007943 implant Substances 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims 2
- 238000007254 oxidation reaction Methods 0.000 claims 2
- 239000004020 conductor Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- -1 arsenic ions Chemical class 0.000 description 46
- 230000015556 catabolic process Effects 0.000 description 30
- 229910052698 phosphorus Inorganic materials 0.000 description 17
- 239000011574 phosphorus Substances 0.000 description 17
- 229910052796 boron Inorganic materials 0.000 description 15
- 229910052785 arsenic Inorganic materials 0.000 description 11
- 238000009826 distribution Methods 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 241000307523 Xenostegia media Species 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more specifically, an LD (Lateral Double) as a high voltage element used in, for example, a liquid crystal driving IC.
Diffused) MOS transistor technology.
【０００２】[0002]
【従来の技術】ここで、ＬＤＭＯＳトランジスタ構造と
は、半導体基板表面側に形成した拡散領域に対して、導
電型の異なる不純物を拡散させて、新たな拡散領域を形
成し、これらの拡散領域の横方向拡散の差を実効チャネ
ル長として利用するものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。2. Description of the Related Art Here, an LDMOS transistor structure refers to a diffusion region formed on the surface side of a semiconductor substrate by diffusing impurities of different conductivity types to form a new diffusion region. The difference in lateral diffusion is used as an effective channel length, and a short channel is formed, which makes the device suitable for low on-resistance.
【０００３】図８は、従来のＬＤＭＯＳトランジスタを
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。FIG. 8 is a cross-sectional view for explaining a conventional LDMOS transistor, and shows an N-channel LDMOS transistor structure as an example.
Although the description of the P-channel LDMOS transistor structure is omitted, it is well known that the structure is the same except that the conductivity type is different.
【０００４】図８において、１は一導電型、例えばＰ型
の半導体基板で、２はＮ型ウエル領域で、このＮ型ウエ
ル領域２内にＰ型ボディー領域３が形成されると共に、
このＰ型ボディー領域３内にはＮ型拡散領域４が形成さ
れ、また前記Ｎ型ウエル領域２内にＮ型拡散領域５が形
成されている。基板表面にはゲート絶縁膜６を介してゲ
ート電極７が形成されており、このゲート電極７直下の
Ｐ型ボディー領域３の表面領域にはチャネル領域８が形
成されている。In FIG. 8, 1 is a semiconductor substrate of one conductivity type, for example, P type, 2 is an N type well region, and a P type body region 3 is formed in the N type well region 2 and
An N type diffusion region 4 is formed in the P type body region 3, and an N type diffusion region 5 is formed in the N type well region 2. A gate electrode 7 is formed on the surface of the substrate via a gate insulating film 6, and a channel region 8 is formed in the surface region of the P-type body region 3 immediately below the gate electrode 7.
【０００５】そして、前記Ｎ型拡散領域４をソース領
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９Ａ下のＮ型ウエル領域２をドリフト領域としてい
る。また、１０，１１はそれぞれソース電極、ドレイン
電極であり、１２はＰ型ボディー領域３の電位を取るた
めのＰ型拡散領域で、１３は層間絶縁膜である。The N-type diffusion region 4 serves as a source region, the N-type diffusion region 5 serves as a drain region, and the N-type well region 2 below the LOCOS oxide film 9A serves as a drift region. Further, 10 and 11 are a source electrode and a drain electrode, respectively, 12 is a P-type diffusion region for taking the potential of the P-type body region 3, and 13 is an interlayer insulating film.
【０００６】上記ＬＤＭＯＳトランジスタにおいては、
Ｎ型ウエル領域２を拡散形成することで、Ｎ型ウエル領
域２表面での濃度が高くなり、Ｎ型ウエル領域２表面で
の電流が流れやすくなると共に、高耐圧化を図ることが
できる。そして、このような構成のＬＤＭＯＳトランジ
スタは、表面緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳと呼ば
れ、前記Ｎ型ウエル領域２のドリフト領域のドーパンド
濃度は、ＲＥＳＵＲＦ条件を満たすように設定されてい
る。尚、このような技術は、特開平９−１３９４３８号
公報等に開示されている。In the above LDMOS transistor,
By forming the N-type well region 2 by diffusion, the concentration on the surface of the N-type well region 2 is increased, current easily flows on the surface of the N-type well region 2, and high breakdown voltage can be achieved. The LDMOS transistor having such a structure is called a surface relaxation type (RESURF) LDMOS, and the dopant concentration in the drift region of the N-type well region 2 is set so as to satisfy the RESURF condition. Incidentally, such a technique is disclosed in Japanese Patent Laid-Open No. 9-139438.
【０００７】[0007]
【発明が解決しようとする課題】ここで、図９（ａ）に
示すようなＰチャネル型の高耐圧ＭＯＳトランジスタ
（ＰｃｈＭＯＳＴｒ）とＮチャネル型のＬＤＭＯＳトラ
ンジスタ（ＮｃｈＤＭＯＳＴｒ）とで、高耐圧化が図ら
れたＣＭＯＳ回路がある。尚、前記Ｐチャネル型の高耐
圧ＭＯＳトランジスタは、図９（ｂ）に示すように一導
電型、例えばＰ型の半導体基板１に形成されたＮ型ウエ
ル領域５１上の基板表面にゲート絶縁膜５６を介してゲ
ート電極５７が形成されており、このゲート電極５７に
隣接するように基板表層に低濃度のＰ型拡散領域５４
Ａ，５４Ｂが形成され、このＰ型拡散領域５４Ａ，５４
Ｂ内に高濃度のＰ型拡散領域５５Ａ，５５Ｂが形成さ
れ、Ｐ型拡散領域５４Ａ，５５Ａをソース領域、Ｐ型拡
散領域５４Ｂ，５５Ｂをドレイン領域としている。A high breakdown voltage is achieved by using a P-channel type high breakdown voltage MOS transistor (PchMOSTr) and an N-channel type LDMOS transistor (NchDMOSTr) as shown in FIG. 9A. There is a built-in CMOS circuit. The P-channel type high breakdown voltage MOS transistor has a gate insulating film on the substrate surface on the N-type well region 51 formed in the semiconductor substrate 1 of one conductivity type, for example, P-type, as shown in FIG. 9B. A gate electrode 57 is formed with a low concentration P-type diffusion region 54 in the surface layer of the substrate so as to be adjacent to the gate electrode 57.
A and 54B are formed, and the P-type diffusion regions 54A and 54B are formed.
High-concentration P-type diffusion regions 55A and 55B are formed in B, the P-type diffusion regions 54A and 55A are source regions, and the P-type diffusion regions 54B and 55B are drain regions.
【０００８】そして、このようなＰチャネル型の高耐圧
ＭＯＳトランジスタと前述したＮチャネル型のＬＤＭＯ
ＳトランジスタとでＣＭＯＳ構造を構成していた。The P-channel type high breakdown voltage MOS transistor and the N-channel type LDMO described above are used.
A CMOS structure was formed with the S transistor.
【０００９】しかしながら、従来のＣＭＯＳ構造では、
Ｎチャネル型のＬＤＭＯＳトランジスタの製造プロセス
を十分に活用しきれていなかった。従って、本発明では
Ｎチャネル型のＬＤＭＯＳトランジスタの製造プロセス
を十分に活用することで、製造工程数の増大を招くこと
なしに、Ｐチャネル型の高耐圧ＭＯＳトランジスタの特
性の向上を可能とする半導体装置とその製造方法を提供
することを目的とする。However, in the conventional CMOS structure,
The manufacturing process of the N-channel LDMOS transistor has not been fully utilized. Therefore, in the present invention, by fully utilizing the manufacturing process of the N-channel type LDMOS transistor, it is possible to improve the characteristics of the P-channel type high breakdown voltage MOS transistor without increasing the number of manufacturing steps. An object is to provide a device and a manufacturing method thereof.
【００１０】[0010]
【課題を解決するための手段】そこで、上記課題を解決
するために本発明半導体装置は、ソース領域４、チャネ
ル領域８及びドレイン領域５を有し、更に前記チャネル
領域８上にゲート電極７が形成されており、前記チャネ
ル領域８及びドレイン領域５間にＮ−層２２から成るド
リフト領域を有するＮチャネル型のＬＤＭＯＳトランジ
スタ（Ａ）と、ソース領域５４、チャネル領域５８及び
ドレイン領域５５を有し、更に前記チャネル領域５８上
にゲート電極５７が形成されて成るＰチャネル型の高耐
圧ＭＯＳトランジスタ（Ｂ）とを有するものにおいて、
前記Ｎチャネル型のＬＤＭＯＳトランジスタ（Ａ）内の
ドリフト領域（Ｎ−層２２）が、少なくとも前記ゲート
電極７下では浅く（第１のＮ−層２２Ａ）、かつ前記ド
レイン領域５近傍では深く（第２のＮ−層２２Ｂ）形成
されていることを特徴とする。In order to solve the above problems, the semiconductor device of the present invention has a source region 4, a channel region 8 and a drain region 5, and a gate electrode 7 is formed on the channel region 8. And an N-channel LDMOS transistor (A) having a drift region composed of an N − layer 22 between the channel region 8 and the drain region 5, and a source region 54, a channel region 58 and a drain region 55. And a P-channel type high breakdown voltage MOS transistor (B) having a gate electrode 57 formed on the channel region 58,
The drift region (N− layer 22) in the N-channel LDMOS transistor (A) is shallow (first N− layer 22A) at least under the gate electrode 7 and deep (first) in the vicinity of the drain region 5. 2 N-layer 22B) is formed.
【００１１】また、本発明半導体装置は、Ｎチャネル型
のＬＤＭＯＳトランジスタ（Ａ）とＰチャネル型の高耐
圧ＭＯＳトランジスタ（Ｂ）とを有するものにおいて、
前記Ｐチャネル型の高耐圧ＭＯＳトランジスタ（Ｂ）の
ソース・ドレイン領域５４，５５が、低濃度ソース・ド
レイン領域５４Ａ，５５Ａと、高濃度ソース・ドレイン
領域５４Ｂ，５５Ｂと、中濃度ソース・ドレイン領域５
４Ｃ，５５Ｃとで形成されていることを特徴とする。The semiconductor device of the present invention includes an N-channel type LDMOS transistor (A) and a P-channel type high voltage MOS transistor (B).
The source / drain regions 54 and 55 of the P-channel type high breakdown voltage MOS transistor (B) are low concentration source / drain regions 54A and 55A, high concentration source / drain regions 54B and 55B, and medium concentration source / drain regions. 5
It is characterized by being formed of 4C and 55C.
【００１２】更に、本発明半導体装置は、Ｐ型の半導体
基板１上にＮチャネル型のＬＤＭＯＳトランジスタ
（Ａ）とＰチャネル型の高耐圧ＭＯＳトランジスタ
（Ｂ）とを有するものにおいて、前記Ｎチャネル型のＬ
ＤＭＯＳトランジスタ（Ａ）は、前記基板内に形成され
たＰ型ウエル領域２１と、このＰ型ウエル領域２１上に
第１のゲート絶縁膜６を介して形成された第１のゲート
電極７と、この第１のゲート電極７に隣接するように形
成されたＰ型ボディー領域３と、このＰ型ボディー領域
３内に形成されたＮ型ソース領域４並びにチャネル領域
８と、前記Ｐ型ボディー領域３と離間された位置に形成
されたＮ型ドレイン領域５と、前記チャネル領域８から
前記ドレイン領域５にかけて、少なくとも前記第１のゲ
ート電極７下では浅く、かつドレイン領域５近傍では深
く形成されたＮ−層２２（ドリフト領域）とから構成さ
れ、前記Ｐチャネル型の高耐圧ＭＯＳトランジスタ
（Ｂ）は、前記基板１内に形成されたＮ型ウエル領域５
１と、前記Ｎ型ウエル領域５１上に第２のゲート絶縁膜
５６を介して形成された第２のゲート電極５７と、この
第２のゲート電極５７に隣接するように低濃度のＰ型ソ
ース・ドレイン領域５４Ａ，５５Ａと、高濃度のＰ型ソ
ース・ドレイン領域５４Ｂ，５５Ｂと、中濃度のＰ型ソ
ース・ドレイン領域５４Ｃ，５５Ｃとから構成されてい
ることを特徴とする。Further, in the semiconductor device of the present invention, in which the N-channel type LDMOS transistor (A) and the P-channel type high breakdown voltage MOS transistor (B) are provided on the P-type semiconductor substrate 1, the N-channel type L
The DMOS transistor (A) includes a P-type well region 21 formed in the substrate, a first gate electrode 7 formed on the P-type well region 21 with a first gate insulating film 6 interposed therebetween, A P-type body region 3 formed adjacent to the first gate electrode 7, an N-type source region 4 and a channel region 8 formed in the P-type body region 3, and the P-type body region 3 The N-type drain region 5 formed at a position separated from the N-type drain region 5 and the N region formed from the channel region 8 to the drain region 5 are shallow at least under the first gate electrode 7 and deep near the drain region 5. -Layer 22 (drift region), and the P-channel type high breakdown voltage MOS transistor (B) is an N-type well region 5 formed in the substrate 1.
1, a second gate electrode 57 formed on the N-type well region 51 via a second gate insulating film 56, and a low-concentration P-type source adjacent to the second gate electrode 57. -Drain regions 54A and 55A, high-concentration P-type source / drain regions 54B and 55B, and medium-concentration P-type source / drain regions 54C and 55C.
【００１３】また、本発明半導体装置の製造方法は、Ｐ
型ウエル領域２１及びＮ型ウエル領域５１が形成された
Ｐ型半導体基板１上の前記Ｐ型ウエル領域２１上の一部
に開口部３１ａを有するホトレジスト膜３１を形成した
後に、このホトレジスト膜３１をマスクにして拡散係数
の異なる２種類のＮ型不純物（例えば、ヒ素イオンとリ
ンイオン）をイオン注入する。次に、前記基板１上のあ
る領域にシリコン窒化膜３４を形成した後に、このシリ
コン窒化膜３４をマスクに選択酸化してＬＯＣＯＳ酸化
膜９を形成すると共に、前記ヒ素イオンとリンイオンの
それぞれの拡散係数の差から前記Ｐ型ウエル領域２１内
の比較的基板表層にＮ−層２２Ａを形成すると共に、比
較的深い位置にＮ−層２２Ｂを形成する。続いて、前記
Ｐ型ウエル領域２１内のソース形成領域上及び前記Ｎ型
ウエル領域５１内のソース・ドレイン形成領域上に開口
部３９ａを有するホトレジスト膜３９をマスクにしてＰ
型ウエル領域２１内のソース形成領域及びＮ型ウエル領
域５１内のソース・ドレイン形成領域の前記基板表層に
Ｐ型不純物（例えば、ボロンイオン）をイオン注入し拡
散させることで、前記Ｐ型ウエル領域２１内のソース形
成領域の比較的深い位置に形成されたＮ−層２２Ｂをこ
のボロンイオンの拡散で相殺すると共に、低濃度のＰ型
ソース・ドレイン領域５４Ａ，５５Ａを形成する。次
に、前記Ｐ型ウエル領域２１上のＬＯＣＯＳ酸化膜９以
外の領域上に第１のゲート絶縁膜６を形成すると共に、
前記Ｎ型ウエル領域５１上のＬＯＣＯＳ酸化膜９以外の
領域上に第２のゲート絶縁膜５６を形成し、この第１及
び第２のゲート絶縁膜６，５６上にそれぞれ第１及び第
２のゲート電極７，５７を形成する。また、前記Ｐ型ウ
エル領域２１上の第１のゲート電極７及びドレイン形成
領域上を被覆すると共に前記Ｎ型ウエル領域５１上のソ
ース・ドレイン形成領域上の一部に開口部４０ａを有す
るホトレジスト膜４０をマスクにしてＰ型不純物（例え
ば、ボロンイオン）を注入し拡散することで前記第１の
ゲート電極７の一端部に隣接するようにＰ型ボディー領
域３を形成すると共に、前記第２のゲート電極５７から
離間された領域に中濃度のＰ型ソース・ドレイン領域５
４Ｃ，５５Ｃを形成する。更に、前記Ｐ型ウエル領域２
１上のソース形成領域上に開口部４１ａを有するホトレ
ジスト膜４１をマスクにしてＮ型不純物（例えば、リン
イオン）を注入して低濃度のＮ型ソース領域４Ａを形成
する。続いて、前記第１及び第２のゲート電極７，５７
の側壁部を被覆するようにサイドウォールスペーサ膜４
３を形成した後に、前記Ｐ型ウエル領域２１上のソース
・ドレイン形成領域上に開口部４４ａを有するホトレジ
スト膜４４をマスクにしてＮ型不純物（例えば、ヒ素イ
オン）を注入して高濃度のＮ型ソース・ドレイン領域４
Ｂ，５Ｂを形成する。そして、前記Ｎ型ウエル領域５１
上に少なくとも前記中濃度のＰ型ソース・ドレイン領域
５４Ｃ，５５Ｃよりも小さい開口部４５ａを有するホト
レジスト膜４５をマスクにしてＰ型不純物（例えば、二
フッ化ボロンイオン）を注入して高濃度のＰ型ソース・
ドレイン領域５４Ｂ，５５Ｂを形成する工程とを有する
ことを特徴とする。Further, according to the method of manufacturing a semiconductor device of the present invention, P
After forming a photoresist film 31 having an opening 31a in a part of the P type well region 21 on the P type semiconductor substrate 1 in which the type well region 21 and the N type well region 51 are formed, the photoresist film 31 is formed. Two kinds of N-type impurities having different diffusion coefficients (for example, arsenic ions and phosphorus ions) are ion-implanted using the mask. Next, after a silicon nitride film 34 is formed in a certain region on the substrate 1, the silicon nitride film 34 is selectively oxidized as a mask to form a LOCOS oxide film 9, and the arsenic ions and phosphorus ions are diffused respectively. Due to the difference in the coefficient, the N-layer 22A is formed in the P-type well region 21 at a relatively surface layer of the substrate, and the N-layer 22B is formed at a relatively deep position. Then, using the photoresist film 39 having an opening 39a on the source formation region in the P-type well region 21 and the source / drain formation region in the N-type well region 51 as a mask, P
By implanting and diffusing P-type impurities (for example, boron ions) into the surface layer of the substrate in the source formation region in the type well region 21 and the source / drain formation region in the N-type well region 51, the P-type well region is diffused. The N − layer 22B formed at a relatively deep position in the source formation region in 21 is offset by the diffusion of the boron ions, and low concentration P-type source / drain regions 54A and 55A are formed. Next, the first gate insulating film 6 is formed on a region other than the LOCOS oxide film 9 on the P-type well region 21, and
A second gate insulating film 56 is formed on regions other than the LOCOS oxide film 9 on the N-type well region 51, and first and second gate insulating films 56 are formed on the first and second gate insulating films 6 and 56, respectively. The gate electrodes 7 and 57 are formed. Further, a photoresist film which covers the first gate electrode 7 and the drain formation region on the P-type well region 21 and has an opening 40a in a part on the source / drain formation region on the N-type well region 51. By implanting and diffusing P-type impurities (for example, boron ions) using 40 as a mask, the P-type body region 3 is formed so as to be adjacent to one end of the first gate electrode 7, and the second gate electrode 7 is formed. A medium-concentration P-type source / drain region 5 is formed in a region separated from the gate electrode 57.
4C and 55C are formed. Further, the P-type well region 2
A low-concentration N-type source region 4A is formed by implanting an N-type impurity (for example, phosphorus ion) with the photoresist film 41 having an opening 41a on the source formation region above 1 as a mask. Then, the first and second gate electrodes 7, 57
Side wall spacer film 4 so as to cover the side wall portion of
3 is formed, N-type impurities (for example, arsenic ions) are implanted using the photoresist film 44 having an opening 44a on the source / drain formation region on the P-type well region 21 as a mask to form a high concentration of N. Type source / drain region 4
B and 5B are formed. The N-type well region 51
A P-type impurity (for example, boron difluoride ion) is implanted on the photoresist film 45 having an opening 45a smaller than at least the medium-concentration P-type source / drain regions 54C and 55C to serve as a high concentration. P-type sauce
And a step of forming the drain regions 54B and 55B.
【００１４】[0014]
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of a semiconductor device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.
【００１５】図１は本発明の半導体装置とその製造方法
に係る一実施形態を説明するための断面図で、一例とし
てＮチャネル型のＬＤＭＯＳトランジスタ（Ａ）とＰチ
ャネル型の高耐圧ＭＯＳトランジスタ（Ｂ）とから成る
構成を示してある。尚、従来構成と同等な構成について
は同符号を付して説明を簡略化する。FIG. 1 is a cross-sectional view for explaining an embodiment of a semiconductor device and a manufacturing method thereof according to the present invention. As an example, an N-channel type LDMOS transistor (A) and a P-channel type high voltage MOS transistor ( B) is shown. It should be noted that the same components as those in the conventional configuration are designated by the same reference numerals to simplify the description.
【００１６】図１おいて、１は一導電型、例えばＰ型の
半導体基板で、２１はＰ型ウエル領域で、このＰ型ウエ
ル領域２１内にＮ−層２２が形成されると共に、Ｐ型ボ
ディー領域（ＰＢ）３が形成されている。また、前記Ｐ
型ボディー領域３内にはＮ型拡散領域４が形成され、前
記Ｎ−層２２内にＮ型拡散領域５が形成されている。基
板表面にはゲート絶縁膜６を介してゲート電極７が形成
されており、このゲート電極７直下のＰ型ボディー領域
３の表面領域にはチャネル領域８が形成されている。In FIG. 1, 1 is a semiconductor substrate of one conductivity type, for example, P type, 21 is a P type well region, an N − layer 22 is formed in this P type well region 21, and P type A body region (PB) 3 is formed. In addition, the P
An N type diffusion region 4 is formed in the mold body region 3, and an N type diffusion region 5 is formed in the N − layer 22. A gate electrode 7 is formed on the surface of the substrate via a gate insulating film 6, and a channel region 8 is formed in the surface region of the P-type body region 3 immediately below the gate electrode 7.
【００１７】更に、前記Ｎ型拡散領域４をソース領域、
Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸化膜
９下のＮ−層２２をドリフト領域として成るＮチャネル
型のＬＤＭＯＳトランジスタ（Ａ）が構成されている。
尚、Ｎ型拡散領域４に隣接して前記Ｐ型ボディー領域３
の電位を取るためのＰ型拡散領域１２が形成されてお
り、更に、前記Ｐ型ウエル領域２１内に形成されたＮ−
層２２は、ゲート電極７の下方で浅く形成され（第１の
Ｎ−層２２Ａ）、Ｎ型拡散領域（ドレイン領域）５近傍
で深く形成されている（第２のＮ−層２２Ｂ）。このよ
うな構成を採用することで、前記Ｎチャネル型のＬＤＭ
ＯＳトランジスタ（Ａ）は高耐圧化並びにオン抵抗の低
減化が図られている。即ち、前記ゲート電極７の下方で
浅く形成された第１のＮ−層２２Ａの濃度は高く形成さ
れており、オン抵抗が小さくなり電流が流れやすくなる
と共に、Ｎ型拡散領域（ドレイン領域）５近傍（ドリフ
ト領域位置）の第２のＮ−層２２Ｂの濃度は低く形成さ
れているので空乏層が拡大しやすくなり高耐圧化が図れ
る（図６に示す濃度分布図参照）。尚、本実施形態のＮ
チャネル型のＬＤＭＯＳトランジスタでは、およそ３０
Ｖ程度の耐圧を有している。Further, the N-type diffusion region 4 is a source region,
An N-channel LDMOS transistor (A) having the N-type diffusion region 5 as a drain region and the N-layer 22 under the LOCOS oxide film 9 as a drift region is formed.
The P-type body region 3 is adjacent to the N-type diffusion region 4.
P-type diffusion region 12 for taking the potential of N- is formed, and the N-type diffusion region 12 formed in the P-type well region 21 is formed.
The layer 22 is shallowly formed below the gate electrode 7 (first N- layer 22A) and deeply formed near the N-type diffusion region (drain region) 5 (second N- layer 22B). By adopting such a configuration, the N-channel LDM
The OS transistor (A) is designed to have a high breakdown voltage and a low on-resistance. That is, the concentration of the first N-layer 22A, which is shallowly formed under the gate electrode 7, is formed to be high, the on-resistance is reduced, current easily flows, and the N-type diffusion region (drain region) 5 is formed. Since the concentration of the second N − layer 22B in the vicinity (drift region position) is formed to be low, the depletion layer is likely to expand and the breakdown voltage can be increased (see the concentration distribution chart shown in FIG. 6). In addition, N of the present embodiment
In a channel type LDMOS transistor, about 30
It has a breakdown voltage of about V.
【００１８】また、５１はＮ型ウエル領域で、このＮ型
ウエル領域５１上の基板表面にゲート絶縁膜５６を介し
てゲート電極５７が形成されており、このゲート電極５
７直下の表面領域にはチャネル領域５８が形成されてい
る。そして、前記ゲート電極５７に隣接するようにＰ型
拡散領域５４，５５が形成され、このＰ型拡散領域５４
をソース領域、Ｐ型拡散領域５５をドレイン領域として
成るＰチャネル型の高耐圧ＭＯＳトランジスタ（Ｂ）が
構成されている。尚、前記Ｐ型拡散領域５４，５５は、
それぞれ低濃度のＰ型拡散領域５４Ａ，５５Ａ、中濃度
のＰ型拡散領域５４Ｃ，５５Ｃ及び高濃度のＰ型拡散領
域５４Ｂ，５５Ｂとで形成されており、本実施形態のＰ
チャネル型の高耐圧ＭＯＳトランジスタでは、およそ３
０Ｖ程度の耐圧を有している。Further, 51 is an N-type well region, and a gate electrode 57 is formed on the substrate surface on the N-type well region 51 via a gate insulating film 56.
A channel region 58 is formed in the surface region immediately below 7. Then, P-type diffusion regions 54 and 55 are formed adjacent to the gate electrode 57, and the P-type diffusion regions 54 are formed.
Is a source region and the P-type diffusion region 55 is a drain region, thereby forming a P-channel type high breakdown voltage MOS transistor (B). The P-type diffusion regions 54 and 55 are
P-type diffusion regions 54A and 55A of low concentration, P-type diffusion regions 54C and 55C of medium concentration, and P-type diffusion regions 54B and 55B of high concentration are formed, respectively.
In a channel type high voltage MOS transistor, about 3
It has a breakdown voltage of about 0V.
【００１９】以下、図示した説明は省略するが、全面が
層間絶縁膜で被覆された後に、前記Ｎ型拡散領域４，５
及びＰ型拡散領域５４，５５にコンタクトするようにソ
ース電極，ドレイン電極が形成されるものである。Although not shown in the drawings, the N type diffusion regions 4 and 5 are formed after the entire surface is covered with an interlayer insulating film.
The source electrode and the drain electrode are formed so as to contact the P-type diffusion regions 54 and 55.
【００２０】本発明の特徴は、上述したようなＮチャネ
ル型のＬＤＭＯＳトランジスタ（Ａ）とＰチャネル型の
高耐圧ＭＯＳトランジスタ（Ｂ）とを作り込み形成した
際の、ＤＭＯＳトランジスタ形成工程内のＰ型ボディー
領域３を形成する工程のイオン注入工程と同一工程によ
り、Ｐチャネル型の高耐圧ＭＯＳトランジスタ（Ｂ）の
Ｐ型拡散領域５４，５５を構成する中濃度のＰ型拡散領
域５４Ｃ，５５Ｃ（ＬＰ）が形成されていることであ
る。そして、このような中濃度のＰ型拡散領域５４Ｃ，
５５Ｃが形成されたことで、Ｐチャネル型の高耐圧ＭＯ
Ｓトランジスタ（Ｂ）は、従来構成に比して低オン抵抗
化が図られている。しかも、本工程は、Ｎチャネル型の
ＬＤＭＯＳトランジスタ（Ａ）の製造工程内のイオン注
入工程を援用しているため、いたずらに製造工数が増大
するということはない。The feature of the present invention is that the P-channel PMOS in the DMOS transistor forming step when the N-channel type LDMOS transistor (A) and the P-channel type high breakdown voltage MOS transistor (B) as described above are formed in advance. By the same process as the ion implantation process of forming the mold body region 3, medium-concentration P-type diffusion regions 54C and 55C (which constitute the P-type diffusion regions 54 and 55 of the P-channel type high breakdown voltage MOS transistor (B)) are formed. LP) is formed. Then, such a medium concentration P-type diffusion region 54C,
Due to the formation of 55C, a P-channel high breakdown voltage MO
The S-transistor (B) has a lower on-resistance than the conventional configuration. Moreover, since this process uses the ion implantation process in the manufacturing process of the N-channel type LDMOS transistor (A), the manufacturing man-hour does not increase unnecessarily.
【００２１】以下、上述した半導体装置の製造方法につ
いて図面を参照しながら説明する。A method of manufacturing the above-mentioned semiconductor device will be described below with reference to the drawings.
【００２２】図２（ａ）において、Ｐ型半導体基板１に
はＰ型ウエル２１及びＮ型ウエル５１が形成されてお
り、この上にパッド酸化膜３０を形成した後に、Ｐ型ウ
エル領域２１内に開口部３１ａを有するホトレジスト膜
３１をマスクにして後工程でドリフト領域と成るＮ−層
２２を形成するための２種類のＮ型不純物（例えば、ヒ
素イオンとリンイオン）をイオン注入して、第１，第２
のイオン注入層３２，３３を形成する。尚、本工程の注
入条件は、例えば、ヒ素イオンをおよそ１６０ＫｅＶの
加速電圧で、３×１０12／ｃｍ2の注入量で、そしてリ
ンイオンをおよそ５０ＫｅＶの加速電圧で、４×１０12
／ｃｍ2の注入量で行う。In FIG. 2A, a P-type well 21 and an N-type well 51 are formed in the P-type semiconductor substrate 1, and a pad oxide film 30 is formed on the P-type well 21 and then in the P-type well region 21. Using the photoresist film 31 having the opening 31a as a mask, two types of N-type impurities (for example, arsenic ions and phosphorus ions) for forming the N − layer 22 to be a drift region in a later step are ion-implanted, and First and second
Ion implantation layers 32 and 33 are formed. The implantation conditions in this step are, for example, arsenic ions at an acceleration voltage of about 160 KeV and an implantation dose of 3 × 10 12 / cm 2 , and phosphorus ions at an acceleration voltage of about 50 KeV and 4 × 10 12 respectively.
/ Cm 2 injection amount.
【００２３】次に、図２（ｂ）において、前記基板１上
に形成したシリコン窒化膜３４をマスクにして前記基板
表面を選択酸化しておよそ７３００Å程度の膜厚のＬＯ
ＣＯＳ酸化膜９を形成すると共に、上述したように前記
基板表層に注入しておいたヒ素イオンとリンイオンの拡
散係数の差から前記ヒ素イオンが前記基板１内部に拡散
されて比較的基板表層に第１のＮ−層２２Ａが形成さ
れ、また前記リンイオンが前記基板１内部に拡散されて
前記Ｐ型ウエル領域２１内の比較的深い位置に第２のＮ
−層２２Ｂが形成される。Next, in FIG. 2B, the surface of the substrate is selectively oxidized by using the silicon nitride film 34 formed on the substrate 1 as a mask to form an LO film having a film thickness of about 7300Å.
While the COS oxide film 9 is formed, the arsenic ions are diffused into the substrate 1 due to the difference in the diffusion coefficient between the arsenic ions and the phosphorus ions implanted in the surface layer of the substrate as described above, so that the arsenic ions are relatively diffused into the surface layer of the substrate. 1A N-layer 22A is formed, and the phosphorus ions are diffused into the substrate 1 to form a second N-layer at a relatively deep position in the P-type well region 21.
A layer 22B is formed.
【００２４】続いて、図３（ａ）において、前記Ｐ型ウ
エル領域２１内のソース形成領域上及び前記Ｎ型ウエル
領域５１内のソース・ドレイン形成領域上の前記基板１
上に開口部３９ａを有するホトレジスト膜３９を形成し
た後に、このホトレジスト膜３９をマスクにして前記Ｐ
型ウエル領域２１内のソース形成領域及び前記Ｎ型ウエ
ル領域５１内のソース・ドレイン形成領域の前記基板表
層にＰ型不純物（例えば、ボロンイオン）をイオン注入
し拡散することで、前記ソース形成領域の前記第２のＮ
−層２２Ｂを形成するリンイオンをこのボロンイオンで
相殺してこのソース形成領域の第２のＮ−層２２Ｂを消
滅させると共に、前記Ｐチャネル型の高耐圧ＭＯＳトラ
ンジスタ（Ｂ）のソース・ドレイン形成領域に低濃度の
Ｐ型拡散領域５４Ａ，５５Ａ（Ｐ−）を形成する。尚、
本工程では、例えば、ボロンイオンをおよそ８０ＫｅＶ
の加速電圧で、８×１０12／ｃｍ2の注入量で注入した
後、およそ１１００℃で２時間熱拡散させることで、低
濃度のＰ型拡散領域５４Ａ，５５Ａ（Ｐ−）はおよそ１
×１０17／ｃｍ3程度の濃度を有する。ここで、図６は
前述したヒ素イオン（実線で示す）とリンイオン（点線
で示す）とボロンイオン（一点鎖線で示す）がそれぞれ
拡散された際の不純物濃度分布を示す図で、図からわか
るように基板のリンイオンを親とする濃度分布は、ボロ
ンイオンを親とする濃度分布と重合して相殺されること
になる。Subsequently, in FIG. 3A, the substrate 1 is formed on the source formation region in the P-type well region 21 and the source / drain formation region in the N-type well region 51.
After the photoresist film 39 having the opening 39a is formed on the photoresist film 39, the photoresist film 39 is used as a mask.
The source formation region is formed by ion-implanting and diffusing a P-type impurity (for example, boron ion) into the substrate surface layer of the source formation region in the type well region 21 and the source / drain formation region in the N-type well region 51. The second N of
-The phosphorus ions forming the layer 22B are offset by the boron ions to eliminate the second N-layer 22B in the source forming region, and the source / drain forming region of the P-channel type high breakdown voltage MOS transistor (B) is formed. Then, low-concentration P-type diffusion regions 54A and 55A (P-) are formed. still,
In this step, for example, boron ions are added to about 80 KeV.
At a accelerating voltage of 8 × 10 12 / cm 2 and then thermally diffused at about 1100 ° C. for 2 hours, so that the low-concentration P-type diffusion regions 54A and 55A (P−) have about 1
× having a concentration of about 10 17 / cm 3. Here, FIG. 6 is a diagram showing an impurity concentration distribution when the above-mentioned arsenic ion (shown by a solid line), phosphorus ion (shown by a dotted line), and boron ion (shown by a one-dot chain line) are respectively diffused. Further, the concentration distribution of the substrate having phosphorus ions as a parent is offset by the concentration distribution of boron ions having a parent.
【００２５】このように本発明では、ドリフト領域を形
成する際に拡散係数の異なるヒ素イオンとリンイオンの
拡散係数の差を利用して、ソース形成領域側の基板深く
に形成された第２のＮ−層２２Ｂを、後工程で注入され
るボロンイオンを拡散させることで相殺して、このソー
ス形成領域側には基板表層に形成された第１のＮ−層２
２Ａだけが残ることとなり、オン抵抗の低減化が図られ
たＮチャネル型のＬＤＭＯＳトランジスタ（Ａ）を比較
的簡単な製造工程で提供することができる。As described above, in the present invention, when the drift region is formed, the difference in the diffusion coefficient between the arsenic ion and the phosphorus ion having different diffusion coefficients is used to form the second N formed deep in the substrate on the source forming region side. -The layer 22B is offset by diffusing boron ions implanted in a later step, and the first N-layer 2 formed on the substrate surface layer on the source formation region side.
Since only 2A remains, it is possible to provide the N-channel LDMOS transistor (A) whose ON resistance is reduced by a relatively simple manufacturing process.
【００２６】次に、図３（ｂ）において、前記基板１上
におよそ８００Å程度の膜厚の第１，第２のゲート絶縁
膜６，５６を形成した後に、この第１のゲート絶縁膜６
から前記ＬＯＣＯＳ酸化膜９上にまたがるようにおよそ
２５００Å程度の膜厚のゲート電極７を形成すると共
に、この第２のゲート絶縁膜５６上に同じくおよそ２５
００Å程度の膜厚の第２のゲート電極５７を形成する。Next, in FIG. 3B, after forming the first and second gate insulating films 6 and 56 having a film thickness of about 800 Å on the substrate 1, the first gate insulating film 6 is formed.
A gate electrode 7 having a thickness of about 2500 Å is formed so as to extend over the LOCOS oxide film 9 from the above, and a thickness of about 25 is also formed on the second gate insulating film 56.
A second gate electrode 57 having a film thickness of about 00Å is formed.
【００２７】続いて、図４（ａ）において、前記Ｎチャ
ネル型のＬＤＭＯＳトランジスタ（Ａ）のゲート電極７
及びドレイン形成領域を被覆し、更に前記Ｐチャネル型
の高耐圧ＭＯＳトランジスタ（Ｂ）のソース・ドレイン
形成領域上の一部以外を被覆するように形成した開口部
４０ａを有するホトレジスト膜４０をマスクにしてＰ型
不純物（例えば、ボロンイオン）を注入し拡散すること
で前記ゲート電極７の一端部に隣接するようにＰ型ボデ
ィー領域３を形成すると共に、Ｐチャネル型の高耐圧Ｍ
ＯＳトランジスタ（Ｂ）のソース・ドレイン形成領域上
の一部に中濃度のＰ型拡散領域５４Ｃ，５５Ｃ（ＬＰ）
を形成する。尚、本工程は、例えば、ボロンイオンをお
よそ４０ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注
入量で注入した後、およそ１０５０℃で２時間熱拡散さ
せることで、Ｐ型ボディー領域３及び中濃度のＰ型拡散
領域５４Ｃ，５５Ｃ（ＬＰ）はおよそ５×１０17／ｃｍ
3程度の濃度を有する。Subsequently, in FIG. 4A, the gate electrode 7 of the N-channel LDMOS transistor (A).
And a drain forming region, and a photoresist film 40 having an opening 40a formed so as to cover a portion other than a part of the source / drain forming region of the P-channel type high breakdown voltage MOS transistor (B) as a mask. By implanting and diffusing a P-type impurity (for example, boron ion) to form a P-type body region 3 adjacent to one end of the gate electrode 7 and a P-channel type high breakdown voltage M.
Medium concentration P-type diffusion regions 54C and 55C (LP) are formed on a part of the source / drain formation region of the OS transistor (B).
To form. In this step, for example, boron ions are implanted at an accelerating voltage of about 40 KeV at a dose of 5 × 10 13 / cm 2 and then thermally diffused at about 1050 ° C. for 2 hours to form the P-type body region 3 And the medium-concentration P-type diffusion regions 54C and 55C (LP) are approximately 5 × 10 17 / cm 2.
It has a concentration of about 3 .
【００２８】更に、図４（ｂ）において、前記Ｐ型ボデ
ィー領域３内に形成するソース形成領域上に開口部４１
ａを有するホトレジスト膜４１をマスクにしてＮ型不純
物（例えば、リンイオン）を注入してＮチャネル型のＬ
ＤＭＯＳトランジスタ（Ａ）のソース領域を構成する低
濃度のＮ型拡散領域４Ａを形成する。尚、本工程は、例
えば、リンイオンをおよそ４０ＫｅＶの加速電圧で、
３．５×１０13／ｃｍ2の注入量で注入する。Further, in FIG. 4B, an opening 41 is formed on the source forming region formed in the P type body region 3.
Using the photoresist film 41 having a as a mask, N-type impurities (for example, phosphorus ions) are implanted to form an N-channel type L.
A low-concentration N-type diffusion region 4A forming the source region of the DMOS transistor (A) is formed. In this step, for example, phosphorus ions are accelerated at an acceleration voltage of about 40 KeV,
Implant at a dose of 3.5 × 10 13 / cm 2 .
【００２９】続いて、図５（ａ）において、前記第１及
び第２のゲート電極７，５７の側壁部を被覆するように
サイドウォールスペーサ膜４３を形成し、前記Ｎチャネ
ル型のＬＤＭＯＳトランジスタ（Ａ）のソース・ドレイ
ン形成領域上に開口部４４ａを有するホトレジスト膜４
４をマスクにしてＮ型不純物（例えば、ヒ素イオン）を
注入してＮチャネル型のＬＤＭＯＳトランジスタ（Ａ）
のソース・ドレイン領域を構成する高濃度のＮ型拡散領
域４Ｂ，５Ｂ（Ｎ＋）を形成する。尚、本工程は、例え
ば、ヒ素イオンをおよそ８０ＫｅＶの加速電圧で、５×
１０15／ｃｍ2の注入量で注入する。Then, in FIG. 5A, a sidewall spacer film 43 is formed so as to cover the sidewalls of the first and second gate electrodes 7 and 57, and the N-channel LDMOS transistor ( A) A photoresist film 4 having an opening 44a on the source / drain formation region
N-type LDMOS transistor (A) by implanting N-type impurities (for example, arsenic ions) using 4 as a mask
The high-concentration N-type diffusion regions 4B and 5B (N +) that form the source / drain regions are formed. In this step, for example, arsenic ions are accelerated by an acceleration voltage of about 80 KeV and 5 ×.
Implant at a dose of 10 15 / cm 2 .
【００３０】更に、図５（ｂ）において、前記Ｐ型ボデ
ィー領域３の電位を取るためのＰ型拡散領域形成位置で
ある前記Ｎ型拡散領域４に隣接する位置上及びＰチャネ
ル型の高耐圧ＭＯＳトランジスタ（Ｂ）のソース・ドレ
イン形成領域上の一部（少なくとも前記中濃度のＰ型拡
散領域５４Ｃ，５５Ｃ（ＬＰ）よりも小さいサイズ）に
開口部４５ａを有するホトレジスト膜４５をマスクにし
てＰ型不純物（例えば、二フッ化ボロンイオン）を注入
して、前記Ｎ型拡散領域４に隣接するＰ型拡散領域１２
を形成すると共に、Ｐチャネル型の高耐圧ＭＯＳトラン
ジスタ（Ｂ）のソース・ドレイン形成領域に高濃度のＰ
型拡散領域５４Ｂ，５５Ｂ（Ｐ＋）を形成する。尚、本
工程は、例えば、二フッ化ボロンイオンをおよそ６０Ｋ
ｅＶの加速電圧で、４×１０15／ｃｍ2の注入量で注入
することで、Ｐ型拡散領域１２及び高濃度のＰ型拡散領
域５４Ｂ，５５Ｂ（Ｐ＋）はおよそ５×１０19／ｃｍ3
程度の濃度を有する。Further, in FIG. 5B, on the position adjacent to the N-type diffusion region 4 which is the P-type diffusion region forming position for taking the potential of the P-type body region 3 and the P-channel type high breakdown voltage. Using a photoresist film 45 having an opening 45a as a mask in a portion (at least a size smaller than the medium concentration P-type diffusion regions 54C and 55C (LP)) on the source / drain formation region of the MOS transistor (B), P A P-type diffusion region 12 adjacent to the N-type diffusion region 4 by implanting a type impurity (for example, boron difluoride ion).
And a high concentration of P in the source / drain formation region of the P-channel type high breakdown voltage MOS transistor (B).
The type diffusion regions 54B and 55B (P +) are formed. In this step, for example, boron difluoride ion is about 60K.
The P-type diffusion region 12 and the high-concentration P-type diffusion regions 54B and 55B (P +) are implanted at an accelerating voltage of eV at an implantation amount of 4 × 10 15 / cm 2 , and the implantation amount is about 5 × 10 19 / cm 3.
Have a degree of concentration.
【００３１】以下、従来構成と同様に層間絶縁膜を形成
した後に、層間絶縁膜を介してソース電極、ドレイン電
極を形成して半導体装置を完成させる。After the interlayer insulating film is formed as in the conventional structure, the source electrode and the drain electrode are formed through the interlayer insulating film to complete the semiconductor device.
【００３２】以上、説明したように本発明の半導体装置
の製造方法では、前記ドリフト領域と成るＮ−層２２を
形成する際に、拡散係数の異なるヒ素イオンとリンイオ
ンと、このリンイオンの拡散係数とほぼ同程度かそれ以
上の拡散係数を有するボロンイオンとの拡散係数の差を
利用して形成しているため、製造工程が簡便である。ま
た、このＮ−層２２を形成する際に注入するボロンイオ
ンは、Ｐチャネル型の高耐圧ＭＯＳトランジスタ（Ｂ）
のＰ型拡散領域５４，５５を構成する低濃度のＰ型拡散
領域５４Ａ，５５Ａ（Ｐ−）を形成する工程のイオン注
入工程と同一工程であるため、いたずらに製造工数が増
大するということはない。As described above, in the method of manufacturing a semiconductor device according to the present invention, when the N − layer 22 which becomes the drift region is formed, the arsenic ion and the phosphorus ion having different diffusion coefficients and the diffusion coefficient of the phosphorus ion are used. The manufacturing process is simple because it is formed by utilizing the difference in the diffusion coefficient from the boron ion having the diffusion coefficient that is substantially the same or higher. Further, the boron ions implanted when forming the N − layer 22 are P-channel type high breakdown voltage MOS transistor (B).
Since it is the same process as the ion implantation process of the process of forming the low-concentration P-type diffusion regions 54A and 55A (P−) forming the P-type diffusion regions 54 and 55, the manufacturing man-hours increase unnecessarily. Absent.
【００３３】更に、Ｎチャネル型のＬＤＭＯＳトランジ
スタ（Ａ）とＰチャネル型の高耐圧ＭＯＳトランジスタ
（Ｂ）とを作り込み形成した際の、ＬＤＭＯＳトランジ
スタ形成工程内のＰ型ボディー領域３を形成する工程の
イオン注入工程と同一工程により、Ｐチャネル型の高耐
圧ＭＯＳトランジスタ（Ｂ）のＰ型拡散領域５４，５５
を構成する中濃度のＰ型拡散領域５４Ｃ，５５Ｃが形成
されていることで、Ｐチャネル型の高耐圧ＭＯＳトラン
ジスタ（Ｂ）は、従来構成に比して低オン抵抗化が図れ
る。しかも、本工程は、Ｎチャネル型のＬＤＭＯＳトラ
ンジスタ（Ａ）の製造工程内のイオン注入工程を援用し
ているため、いたずらに製造工数が増大するということ
はない。Further, a step of forming the P type body region 3 in the LDMOS transistor forming step when the N channel type LDMOS transistor (A) and the P channel type high breakdown voltage MOS transistor (B) are formed in advance. By the same process as the ion implantation process of the above, the P type diffusion regions 54 and 55 of the P channel type high breakdown voltage MOS transistor (B) are formed.
By forming the P-type diffusion regions 54C and 55C having the medium concentration forming the above, the P-channel type high breakdown voltage MOS transistor (B) can have a lower ON resistance than the conventional configuration. Moreover, since this process uses the ion implantation process in the manufacturing process of the N-channel type LDMOS transistor (A), the manufacturing man-hour does not increase unnecessarily.
【００３４】また、図７は本発明の他の実施形態を説明
するための図であり、一実施形態と異なる特徴は、Ｐチ
ャネル型の高耐圧ＭＯＳトランジスタ（Ｂ）のＰ型拡散
領域６４，６５を構成する低濃度のＰ型拡散領域６４
Ａ，６５Ａと高濃度のＰ型拡散領域６４Ｂ，６５Ｂとの
関係であり、低濃度のＰ型拡散領域６４Ａ，６５Ａの形
成深さよりも深い領域まで高濃度のＰ型拡散領域６４
Ｂ，６５Ｂが形成されており、一実施形態と同様にこの
高濃度のＰ型拡散領域６４Ｂ，６５Ｂよりも広く、かつ
深く中濃度のＰ型拡散領域６４Ｃ，６５Ｃが形成されて
いるものである。FIG. 7 is a diagram for explaining another embodiment of the present invention. The feature different from the one embodiment is that the P-type diffusion region 64 of the P-channel type high breakdown voltage MOS transistor (B), Low-concentration P-type diffusion region 64 forming 65
The relationship between A and 65A and the high-concentration P-type diffusion regions 64B and 65B is such that the high-concentration P-type diffusion region 64 extends to a region deeper than the formation depth of the low-concentration P-type diffusion regions 64A and 65A.
B and 65B are formed, and P-type diffusion regions 64C and 65C of medium concentration are formed wider and deeper than the P-type diffusion regions 64B and 65B of high concentration as in the embodiment. .
【００３５】[0035]
【発明の効果】本発明の半導体装置によれば、ドリフト
領域と成る低濃度層が、少なくともゲート電極下では浅
く、かつドレイン領域近傍では深く形成されることで、
高耐圧化並びにオン抵抗の低減化が図れる。尚、このド
リフト領域の形成工程は、拡散係数の異なるヒ素イオン
とリンイオンと、このリンイオンの拡散係数とほぼ同程
度かそれ以上の拡散係数を有するボロンイオンとの拡散
係数の差を利用して形成しているため、製造工程が簡便
である。また、このドリフト領域を形成する際に注入す
るボロンイオンは、Ｐチャネル型の高耐圧ＭＯＳトラン
ジスタの低濃度のＰ型拡散領域を形成する工程のイオン
注入工程と同一工程であるため、いたずらに製造工数が
増大するということはない。According to the semiconductor device of the present invention, the low-concentration layer serving as the drift region is formed shallow at least under the gate electrode and deep near the drain region.
High breakdown voltage and reduction of on-resistance can be achieved. The drift region is formed by utilizing the difference in diffusion coefficient between arsenic ions and phosphorus ions having different diffusion coefficients and boron ions having a diffusion coefficient substantially equal to or higher than the diffusion coefficient of the phosphorus ions. Therefore, the manufacturing process is simple. Further, the boron ions implanted when forming the drift region are the same process as the ion implantation process of the process of forming the low-concentration P-type diffusion region of the P-channel type high withstand voltage MOS transistor, so that they are produced unnecessarily. There is no increase in man-hours.
【００３６】更に、Ｎチャネル型のＬＤＭＯＳトランジ
スタとＰチャネル型の高耐圧ＭＯＳトランジスタとを作
り込み形成した際の、ＤＭＯＳトランジスタ形成工程を
援用してＰチャネル型の高耐圧ＭＯＳトランジスタの中
濃度のＰ型拡散領域が形成され、このようなＰチャネル
型の高耐圧ＭＯＳトランジスタは、従来構成に比して低
オン抵抗化が図れる。Further, when an N-channel type LDMOS transistor and a P-channel type high withstand voltage MOS transistor are formed and formed, the PMOS of the P channel type high withstand voltage MOS transistor of a medium concentration is assisted by utilizing the DMOS transistor forming process. Since the type diffusion region is formed, such a P-channel type high breakdown voltage MOS transistor can have a lower ON resistance than the conventional configuration.
【００３７】しかも、前記中濃度のＰ型拡散領域の形成
工程は、Ｎチャネル型のＬＤＭＯＳトランジスタの製造
工程内のイオン注入工程を援用しているため、いたずら
に製造工数が増大するということはない。Moreover, since the step of forming the medium-concentration P-type diffusion region uses the ion implantation step in the step of manufacturing the N-channel LDMOS transistor, the number of manufacturing steps does not unnecessarily increase. .
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor device of the embodiment of the present invention.
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device of the embodiment of the present invention.
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 4 is a cross-sectional view showing the method for manufacturing the semiconductor device of the embodiment of the present invention.
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 5 is a cross-sectional view showing the method for manufacturing the semiconductor device of the embodiment of the present invention.
【図６】本発明のドリフト領域形成原理を説明するため
の各種イオンの濃度分布図である。FIG. 6 is a concentration distribution chart of various ions for explaining a principle of forming a drift region of the present invention.
【図７】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。FIG. 7 is a cross-sectional view showing the method of manufacturing a semiconductor device of another embodiment of the present invention.
【図８】従来の半導体装置を示す図である。FIG. 8 is a diagram showing a conventional semiconductor device.
【図９】従来の半導体装置を示す図である。FIG. 9 is a diagram showing a conventional semiconductor device.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (56)参考文献 特開 平７−307394（ＪＰ，Ａ) 特開 昭62−274767（ＪＰ，Ａ) 特開 平２−138756（ＪＰ，Ａ) 特開 平２−280342（ＪＰ，Ａ) 特開 平５−36719（ＪＰ，Ａ) 特開 昭61−88553（ＪＰ，Ａ) 特開 平10−189762（ＪＰ，Ａ) 特開 昭61−174667（ＪＰ，Ａ) 特開 平８−181218（ＪＰ，Ａ) 特開 昭63−70555（ＪＰ，Ａ) 特開 平６−21353（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/085 - 27/092 H01L 21/8234 - 21/8238 H01L 29/78 H01L 21/336 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI H01L 29/78 (56) References JP-A-7-307394 (JP, A) JP-A-62-274767 (JP, A) Kaihei 2-138756 (JP, A) JP-A-2-280342 (JP, A) JP-A-5-36719 (JP, A) JP-A-61-88553 (JP, A) JP-A-10-189762 ( JP, A) JP 61-174667 (JP, A) JP 8-181218 (JP, A) JP 63-70555 (JP, A) JP 6-21353 (JP, A) (58 ) Fields surveyed (Int.Cl. 7 , DB name) H01L 27/085-27/092 H01L 21/8234-21/8238 H01L 29/78 H01L 21/336
Claims (7)
領域を有し、更に前記チャネル領域上にゲート電極が形
成されており、前記チャネル領域及びドレイン領域間に
ドリフト領域が形成されて成る第１のＭＯＳトランジス
タと、ソース領域、チャネル領域及びドレイン領域を有
し、更に前記チャネル領域上にゲート電極が形成されて
成る第２のＭＯＳトランジスタとを有する半導体装置に
おいて、 前記第１のＭＯＳトランジスタ内のドリフト領域が少な
くとも前記ゲート電極下では浅く、かつ前記ドレイン領
域近傍では深く形成されていること、及び前記浅く形成されたドリフト領域の濃度が、前記深
く形成されたドリフト領域の濃度よりも高いこと を特徴
とする半導体装置。1. A first MOS comprising a source region, a channel region and a drain region, a gate electrode formed on the channel region, and a drift region formed between the channel region and the drain region. A semiconductor device having a transistor and a second MOS transistor having a source region, a channel region and a drain region, and further having a gate electrode formed on the channel region, wherein the drift region in the first MOS transistor is provided. Is formed at least under the gate electrode and deep near the drain region, and the concentration of the shallowly formed drift region is
A semiconductor device characterized in that the concentration is higher than the concentration of a drift region that has been formed .
Ｓトランジスタ及び第２のＭＯＳトランジスタとが形成
された半導体装置において、 前記第１のＭＯＳトランジスタは、前記基板内に形成さ
れた第１導電型ウエル領域と、 前記第１導電型ウエル領域上に第１のゲート絶縁膜を介
して形成された第１のゲート電極と、 前記第１のゲート電極に隣接するように形成された第１
導電型ボディー領域と、 前記第１導電型ボディー領域内に形成された第２導電型
のソース領域並びにチャネル領域と、 前記第１導電型ボディー領域と離間された位置に形成さ
れた第２導電型のドレイン領域と、 前記チャネル領域から前記ドレイン領域にかけて、少な
くとも前記第１のゲート電極下では浅く、かつドレイン
領域近傍では深く形成された第２導電型のドリフト領域
とから構成され、かつ前記浅く形成されたドリフト領域
の濃度が、前記深く形成されたドリフト領域の濃度より
も高く形成され、 前記第２のＭＯＳトランジスタは、前記基板内に形成さ
れた第２導電型ウエル領域と、 前記第２導電型ウエル領域上に第２のゲート絶縁膜を介
して形成された第２のゲート電極と、 前記第２のゲート電極に隣接するように低濃度ソース・
ドレイン領域と、高濃度ソース・ドレイン領域と、低濃
度ソース・ドレイン領域よりも高く高濃度ソース・ドレ
イン領域よりも低い中濃度のソース・ドレイン領域とか
ら構成されていることを特徴とする半導体装置。 2. A first MO on a semiconductor substrate of the first conductivity type.
S-transistor and second MOS transistor are formed
In the semiconductor device described above, the first MOS transistor is formed in the substrate.
A first conductive type well region and a first gate insulating film on the first conductive type well region.
And a first gate electrode formed adjacent to the first gate electrode.
A conductive type body region and a second conductive type formed in the first conductive type body region
Is formed at a position separated from the source region and the channel region of the first conductivity type body region.
A second conductive type drain region and a small amount from the channel region to the drain region.
Shallow at least under the first gate electrode and drain
Drift region of the second conductivity type formed deep near the region
And the shallowly formed drift region
Is higher than the concentration of the deeply formed drift region.
And the second MOS transistor is formed in the substrate.
A second conductive type well region and a second gate insulating film on the second conductive type well region.
And a low-concentration source formed so as to be adjacent to the second gate electrode.
Drain region, high concentration source / drain region, low concentration
Higher than the source / drain region
Source / drain regions with a medium concentration lower than the in region
A semiconductor device comprising:
ネル型のＬＤＭＯＳトランジスタで、前記第２のＭＯＳ
トランジスタがＰチャネル型の高耐圧ＭＯＳトランジス
タであることを特徴とする請求項１あるいは請求項２に
記載の半導体装置。 3. The first MOS transistor is an N-channel transistor.
A second LDMOS transistor,
High-voltage MOS transistor with P-channel type transistor
In claim 1 or claim 2, characterized in that
The semiconductor device described.
Ｓトランジスタ及び第２のＭＯＳトランジスタとが形成
された半導体装置の製造方法において、 第１導電型ウエル領域及び第２導電型ウエル領域が形成
された第１導電型の半導体基板上の前記第１導電型ウエ
ル領域上の一部に開口部を有するホトレジスト膜を形成
した後に、このホトレジスト膜をマスクにして拡散係数
の異なる２種類の第２導電型不純物をイオン注入する工
程と、 前記基板上のある領域に耐酸化性膜を形成した後にこの
耐酸化性膜をマスクに選択酸化してＬＯＣＯＳ酸化膜を
形成すると共に、２種類の第２導電型不純物のそれぞれ
の拡散係数の差から前記第１導電型ウエル領域内の比較
的深い位置及び比較的基板表層のそれぞれに低濃度の第
２導電型層を形成する工程と、 前記第１導電型ウエル領域内のソース形成領域上及び前
記第２導電型ウエル領域内のソース・ドレイン形成領域
上に開口部を有するホトレジスト膜をマスクにして第１
導電型ウエル領域内のソース形成領域及び第２導電型ウ
エル領域内のソース・ドレイン形成領域の前記基板表層
に第１導電型不純物をイオン注入し拡散させることで、
前記第１導電型ウエル領域内のソース形成領域の比較的
深い位置に形成された第２導電型層をこの第１導電型不
純物の拡散で相殺すると共に、第２導電型ウエル領域内
のソース・ドレイン形成領域に第１の第１導電型ソース
・ドレイン領域を形成する工程と、 前記第１導電型ウエル領域上のＬＯＣＯＳ酸化膜以外の
領域上に第１のゲート 絶縁膜を形成すると共に前記第２
導電型ウエル領域上のＬＯＣＯＳ酸化膜以外の領域上に
第２のゲート絶縁膜を形成する工程と、 前記第１及び第２のゲート絶縁膜上にそれぞれ第１及び
第２のゲート電極を形成する工程と、 前記第１導電型ウエル領域上の第１のゲート電極及びド
レイン形成領域上を被覆すると共に前記第２導電型ウエ
ル領域上のソース・ドレイン形成領域上の一部に開口部
を有するホトレジスト膜をマスクにして第１導電型不純
物を注入し拡散することで前記第１のゲート電極の一端
部に隣接するように第１導電型ボディー領域を形成する
と共に、前記第２のゲート電極から離間された領域に第
２の第１導電型ソース・ドレイン領域を形成する工程
と 、前記第１導電型ウエル領域上のソース形成領域上に開口
部を有するホトレジスト膜をマスクにして第２導電型不
純物を注入して第１の第２導電型ソース領域を形成する
工程と、 前記第１のゲート電極及び第２のゲート電極の側壁部に
サイドウォールスペーサ膜を形成した後に第１導電型ウ
エル領域上のソース・ドレイン形成領域上に開口部を有
するホトレジスト膜をマスクにして第２導電型不純物を
注入して第２の第２導電型ソース・ドレイン領域を形成
する工程と、 前記第２導電型ウエル領域上に少なくとも前記第２の第
１導電型ソース・ドレイン領域よりも小さい開口部を有
するホトレジスト膜をマスクにして第１導電型不純物を
注入して第３の第１導電型ソース・ドレイン領域を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 4. A first MO on a semiconductor substrate of the first conductivity type.
S-transistor and second MOS transistor are formed
In the method of manufacturing a semiconductor device, the first conductivity type well region and the second conductivity type well region are formed.
Of the first conductivity type wafer on the first conductivity type semiconductor substrate
Forming a photoresist film with an opening in a part of the area
Then, using this photoresist film as a mask, the diffusion coefficient
Of ion implantation of two types of second conductivity type impurities
The extent and, after forming an oxidation-resistant film area on the substrate
Selectively oxidize the LOCOS oxide film using the oxidation resistant film as a mask.
Formed and each of two types of second conductivity type impurities
Comparison in the well region of the first conductivity type from the difference in diffusion coefficient of
At a relatively deep position and relatively low surface concentration
Forming a second conductivity type layer, and on and before the source formation region in the first conductivity type well region.
Source / drain formation region in the second conductivity type well region
First using a photoresist film having an opening above as a mask
A source formation region and a second conductivity type window in the conductivity type well region.
The surface layer of the substrate in the source / drain formation region in the L region
By implanting and diffusing the first conductivity type impurity into
The source formation region in the well region of the first conductivity type is relatively
The second conductivity type layer formed in the deep position is
In the well region of the second conductivity type, it is offset by the diffusion of pure substances.
In the source / drain formation region of the first source of the first conductivity type
A step of forming a drain region and a step other than the LOCOS oxide film on the first conductivity type well region.
Forming a first gate insulating film on the region,
On the region other than the LOCOS oxide film on the conductivity type well region
Forming a second gate insulating film, and forming a first and a second gate insulating film on the first and second gate insulating films, respectively.
Forming a second gate electrode, and forming a first gate electrode and a gate on the first conductivity type well region.
The second conductive type wafer is coated on the rain forming region and
Opening on the source / drain formation region
Of the first conductivity type using a photoresist film having
One end of the first gate electrode by injecting and diffusing an object
A first conductivity type body region is formed so as to be adjacent to the portion
Along with the second gate electrode, a region separated from the second gate electrode is
Second source-drain region forming step
And an opening on the source formation region on the first conductivity type well region.
Of the second conductivity type using the photoresist film having
Implant pure material to form first and second conductivity type source regions
And the sidewalls of the first and second gate electrodes
After forming the sidewall spacer film, the first conductivity type window is formed.
There is an opening on the source / drain formation region on the L region.
Using the photoresist film as a mask, impurities of the second conductivity type are removed.
Implant to form second second conductivity type source / drain regions
And at least the second second well region on the second conductivity type well region.
Opening smaller than 1 conductivity type source / drain region
Using the photoresist film as a mask, impurities of the first conductivity type are removed.
Implant to form third first conductivity type source / drain regions
Of a semiconductor device having the following steps:
Method.
異なる２種類の第２導電型不純物と、この一方の第２導
電型不純物の拡散係数とほぼ同程度かそれ以上の拡散係
数を有する第１導電型不純物との拡散係数の差を利用し
て形成されていることを特徴とする請求項４に記載の半
導体装置の製造方法。 5. The low-concentration second conductive layer has a diffusion coefficient of
Two different types of second conductivity type impurities and one of the second conductivity type
Diffusion coefficient approximately equal to or higher than the diffusion coefficient of electric impurities
Utilizing the difference in diffusion coefficient from the first conductivity type impurity having a number
5. The half according to claim 4, wherein the half is formed by
A method for manufacturing a conductor device.
領域の濃度は、前記第１の第１導電型ソース・ドレイン
領域の濃度よりも高く前記第３の第１導電型ソース・ド
レイン領域の濃度よりも低い中濃度であることを特徴と
する請求項４に記載の半導体装置の製造方法。 6. The second source / drain of the first conductivity type
The concentration of the region is the first conductivity type source / drain.
Higher than the concentration of the region, the third source-type source
It is characterized by a medium density lower than that of the rain region
The method for manufacturing a semiconductor device according to claim 4, wherein
ネル型のＬＤＭＯＳトランジスタで、前記第２のＭＯＳ
トランジスタがＰチャネル型の高耐圧ＭＯＳトランジス
タであることを特徴とする請求項４あるいは請求項５あ
るいは請求項６に記載の半導体装置の製造方法。 7. The first MOS transistor is an N-channel transistor.
A second LDMOS transistor,
High-voltage MOS transistor with P-channel type transistor
Claim 4 or Claim 5
7. A method of manufacturing a semiconductor device according to claim 6.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35177998A JP3363811B2 (en) | 1998-12-10 | 1998-12-10 | Semiconductor device and manufacturing method thereof |
| US09/444,819 US6897525B1 (en) | 1998-11-26 | 1999-11-22 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35177998A JP3363811B2 (en) | 1998-12-10 | 1998-12-10 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183181A JP2000183181A (en) | 2000-06-30 |
| JP3363811B2 true JP3363811B2 (en) | 2003-01-08 |
Family
ID=18419560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35177998A Expired - Fee Related JP3363811B2 (en) | 1998-11-26 | 1998-12-10 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3363811B2 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599782B1 (en) * | 2000-01-20 | 2003-07-29 | Sanyo Electric Co., Ltd. | Semiconductor device and method of fabricating thereof |
| US6855985B2 (en) * | 2002-09-29 | 2005-02-15 | Advanced Analogic Technologies, Inc. | Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology |
| KR100611111B1 (en) | 2004-07-15 | 2006-08-10 | 삼성전자주식회사 | High Frequency MOS Transistor, Method of forming the same and Method of manufacturing semiconductor device |
| JP4482428B2 (en) * | 2004-11-12 | 2010-06-16 | 川崎マイクロエレクトロニクス株式会社 | Manufacturing method of semiconductor integrated circuit and semiconductor integrated circuit |
| JP5431663B2 (en) * | 2006-09-15 | 2014-03-05 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | Semiconductor device and manufacturing method thereof |
| JP6198292B2 (en) * | 2012-08-17 | 2017-09-20 | ローム株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| CN104681609B (en) * | 2013-12-03 | 2017-12-05 | 上海华虹宏力半导体制造有限公司 | A kind of n-type LDMOS device and its manufacture method |
| CN104681608B (en) * | 2013-12-03 | 2017-12-05 | 上海华虹宏力半导体制造有限公司 | The n-type LDMOS device and its manufacture method of a kind of high isolation |
-
1998
- 1998-12-10 JP JP35177998A patent/JP3363811B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000183181A (en) | 2000-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3723410B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3443355B2 (en) | Method for manufacturing semiconductor device | |
| US6897525B1 (en) | Semiconductor device and method of manufacturing the same | |
| EP0596468A2 (en) | MOSFET of LDD type and a method for fabricating the same | |
| KR910002037B1 (en) | Semiconductor device and manufacture thereof | |
| US5340756A (en) | Method for producing self-aligned LDD CMOS, DMOS with deeper source/drain and P-base regions and, bipolar devices on a common substrate | |
| US6599782B1 (en) | Semiconductor device and method of fabricating thereof | |
| US6150698A (en) | Semiconductor device and method of forming semiconductor device having non-uniformly doped well | |
| JP2000312002A (en) | Semiconductor device and manufacture thereof | |
| JP3206026B2 (en) | Semiconductor device having high voltage MISFET | |
| JP3448546B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3103159B2 (en) | Semiconductor device | |
| US7514332B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP3363811B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0730107A (en) | High voltage withstand transistor and its manufacture | |
| US6713331B2 (en) | Semiconductor device manufacturing using one element separation film | |
| JPH0237777A (en) | Vertical type field-effect transistor | |
| JP3114654B2 (en) | Method for manufacturing semiconductor device | |
| JP3363810B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH10135349A (en) | Cmos type semiconductor device and its manufacturing method | |
| JP3425043B2 (en) | Method for manufacturing MIS type semiconductor device | |
| JP3423230B2 (en) | Method for manufacturing semiconductor device | |
| JP2000068499A (en) | Semiconductor device and manufacture of the same | |
| JP2917301B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH1012870A (en) | Semiconductor device and its manufacture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |