JPH07297397A - Manufacture of semiconductor device - Google Patents
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- JPH07297397A JPH07297397A JP10761894A JP10761894A JPH07297397A JP H07297397 A JPH07297397 A JP H07297397A JP 10761894 A JP10761894 A JP 10761894A JP 10761894 A JP10761894 A JP 10761894A JP H07297397 A JPH07297397 A JP H07297397A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法、
特に、ＬＤＤ（Lightly Doped Drain)構造を有するたと
えばＣＭＯＳ半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device,
In particular, the present invention relates to a method for manufacturing, for example, a CMOS semiconductor device having an LDD (Lightly Doped Drain) structure.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタの高集積化、微細化
に伴ない、ホットキャリアによる素子の劣化が顕著とな
ってきた。このため、最近、ＬＤＤ構造のＭＯＳトラン
ジスタが開発されている。2. Description of the Related Art As MOS transistors are highly integrated and miniaturized, deterioration of elements due to hot carriers has become remarkable. Therefore, a MOS transistor having an LDD structure has been recently developed.
【０００３】図９〜図１２を参照して従来のＬＤＤ構造
を有するＣＭＯＳ製造方法を説明する。A conventional method of manufacturing a CMOS having an LDD structure will be described with reference to FIGS.
【０００４】まず、図９の（Ａ）を参照すると、シリコ
ン単結晶基板１上にＰ型ウエル２及びＮ型ウエル３を形
成し、ＬＯＣＯＳを用いてフィールド酸化層４によって
Ｎチャネル型ＭＯＳトランジスタ形成領域（以下、ＮＭ
ＯＳ形成領域）とＰチャネル型ＭＯＳトランジスタ形成
領域（以下、ＰＭＯＳ形成領域）とに区画する。次に、
図９の（Ｂ）を参照すると、しきい値電圧を調整するた
めに、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に個々に
あるいは別々にボロン（Ｂ）をイオン注入する。たとえ
ば、１０〜３０ｋｅＶの低エネルギー、２〜６×１０12
／ｃｍ2のボロンを注入する。これにより、Ｐ型ウエル
２及びＮ型ウエル３上に薄いＰ型不純物層５、６が形成
される。次に、図９の（Ｃ）を参照すると、熱酸化法に
よりゲート酸化層７を形成する。その上に、Ｎ型不純物
たとえばりん（Ｐ）を含むポリシリコンをＣＶＤ法によ
り形成し、パターニングしてゲート電極８、９を形成す
る。なお、以後、Ｐ型不純物層５、６は図示省略する。First, referring to FIG. 9A, a P type well 2 and an N type well 3 are formed on a silicon single crystal substrate 1, and an N channel type MOS transistor is formed by a field oxide layer 4 using LOCOS. Area (hereinafter NM
It is divided into an OS formation region) and a P-channel MOS transistor formation region (hereinafter referred to as a PMOS formation region). next,
Referring to FIG. 9B, boron (B) is ion-implanted into the NMOS formation region and the PMOS formation region individually or separately to adjust the threshold voltage. For example, low energy of 10 to 30 keV, 2 to 6 × 10 12
/ Cm 2 of boron is injected. As a result, thin P-type impurity layers 5 and 6 are formed on the P-type well 2 and the N-type well 3. Next, referring to FIG. 9C, the gate oxide layer 7 is formed by the thermal oxidation method. Then, polysilicon containing N-type impurities such as phosphorus (P) is formed by the CVD method and patterned to form gate electrodes 8 and 9. Note that, hereinafter, the P-type impurity layers 5 and 6 are not shown.
【０００５】次に、図１０の（Ａ）を参照すると、ＮＭ
ＯＳ形成領域にフォトレジスト層１０を形成し、このフ
ォトレジスト層１０をマスクとしてＰＭＯＳ形成領域に
ボロンをイオン注入してＰＭＯＳのソース、ドレイン領
域のＬＤＤ構造の薄いＰ型不純物層１１を形成する。そ
して、フォトレジスト層１０を除去する。同様に、図１
０の（Ｂ）を参照すると、ＰＭＯＳ形成領域にフォトレ
ジスト層２を形成し、このフォトレジスト層２をマスク
としてＮＭＯＳ領域にりん（Ｐ）をイオン注入してＮＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の薄いＮ型不
純物層１３を形成する。そして、フォトレジスト層１２
を除去する。Next, referring to FIG. 10A, NM
A photoresist layer 10 is formed in the OS formation region, and boron is ion-implanted into the PMOS formation region using the photoresist layer 10 as a mask to form a thin P-type impurity layer 11 having an LDD structure in the source and drain regions of the PMOS. Then, the photoresist layer 10 is removed. Similarly, FIG.
0 (B), a photoresist layer 2 is formed in the PMOS formation region, and phosphorus (P) is ion-implanted into the NMOS region using the photoresist layer 2 as a mask to form the NM.
A thin N-type impurity layer 13 having an LDD structure in the OS source and drain regions is formed. Then, the photoresist layer 12
To remove.
【０００６】次に、図１１の（Ａ）を参照すると、各ゲ
ート電極８、９の側壁に側壁絶縁層（サイドウォール
層）１４、１５を形成する。すなわち、全面にシリコン
酸化層をＣＶＤ法により形成し、これを異方性エッチン
グ法によりバックエッチすることにより側壁絶縁層１
４、１５を形成する。次に、図１１の（Ｂ）を参照する
と、ＮＭＯＳ形成領域にフォトレジスト層１６を形成
し、このフォトレジスト層１６をマスクとしてＰＭＯＳ
領域に２フッ化ボロン（ＢＦ2）をイオン注入してＰＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ型不
純物層１７を形成する。そして、フォトレジスト層１６
を除去する。同様に、図１１の（Ｃ）を参照すると、Ｐ
ＭＯＳ形成領域にフォトレジスト層１８を形成し、この
フォトレジスト層１８をマスクとしてＮＭＯＳ形成領域
にひ素（ＡS）をイオン注入してＮＭＯＳのソース、ド
レイン領域のＬＤＤ構造の薄いＮ型不純物層１９を形成
する。そして、フォトレジスト層１８を除去する。その
後、アニールして不純物を活性化させる。Next, referring to FIG. 11A, sidewall insulating layers (sidewall layers) 14 and 15 are formed on the sidewalls of the gate electrodes 8 and 9, respectively. That is, a silicon oxide layer is formed on the entire surface by the CVD method and back-etched by the anisotropic etching method to form the sidewall insulating layer 1.
4 and 15 are formed. Next, referring to FIG. 11B, a photoresist layer 16 is formed in the NMOS formation region, and the PMOS is formed using the photoresist layer 16 as a mask.
Boron difluoride (BF 2 ) is ion-implanted into the region and PM
A P-type impurity layer 17 having a high LDD structure in the source and drain regions of the OS is formed. Then, the photoresist layer 16
To remove. Similarly, referring to FIG. 11C, P
A photoresist layer 18 is formed in the MOS formation region, and arsenic (A S ) is ion-implanted into the NMOS formation region using the photoresist layer 18 as a mask to form a thin N-type impurity layer 19 of LDD structure in the NMOS source and drain regions. To form. Then, the photoresist layer 18 is removed. Then, annealing is performed to activate the impurities.
【０００７】次に、図１２を参照すると、全面に層間絶
縁層２１を形成し、この層間絶縁層２１の所定位置にコ
ンタクトホール２２を形成する。次いで、アルミニウム
配線層２２を形成してパターニングする。これにより、
ＬＤＤ構造を有するＣＭＯＳ構造が完成する。Next, referring to FIG. 12, an interlayer insulating layer 21 is formed on the entire surface, and a contact hole 22 is formed at a predetermined position of the interlayer insulating layer 21. Next, the aluminum wiring layer 22 is formed and patterned. This allows
The CMOS structure having the LDD structure is completed.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上述の
従来のＣＭＯＳ製造方法においては、ＬＤＤ構造を形成
するためのマスク工程が多く、たとえば、図１０のフォ
トレジスト層１０、１２及び図１１のフォトレジスト層
１６、１８の形成のために４回のマスク工程が必要であ
り、この結果、製造コストが高くなるという課題があっ
た。However, in the above-described conventional CMOS manufacturing method, there are many mask steps for forming the LDD structure. For example, the photoresist layers 10 and 12 of FIG. 10 and the photoresist of FIG. 11 are used. There is a problem in that four masking steps are required to form the layers 16 and 18, which results in high manufacturing cost.
【０００９】なお、ＬＤＤ構造を形成する際に、ゲート
電極に側壁絶縁層を設けずに、始めに基板に対して斜め
にイオン注入して低濃度のソース、ドレイン領域を形成
し、次に、基板に対してほぼ垂直にイオン注入して高濃
度のソース、ドレイン領域を形成することが知られてい
る（参照：特開昭６３─２１５０７５号公報）。しか
し、側壁絶縁層を形成せずに斜めにイオン注入すると、
ゲート電極直下のゲート酸化層にも不純物が注入されて
しまい、この結果、ゲート酸化層に微小電流が流れ易
く、電圧ストレスに対する耐性の劣化を招き、従って、
信頼性が低下する。また、側壁絶縁層が存在しない分、
実効ゲート長が短かくなり過ぎ、ゲート電極を長くしな
ければならず、従って、高集積化の妨げとなる。このよ
うに、ＬＤＤ構造を形成する際には、ゲート電極の側壁
絶縁層は必須である。When forming the LDD structure, first, the side wall insulating layer is not provided on the gate electrode, and first, ions are obliquely implanted into the substrate to form low-concentration source and drain regions. It is known that ion implantation is performed almost perpendicularly to the substrate to form high-concentration source and drain regions (see Japanese Patent Laid-Open No. 63-215075). However, when the ion implantation is performed obliquely without forming the sidewall insulating layer,
Impurities are also injected into the gate oxide layer directly below the gate electrode, and as a result, a minute current easily flows through the gate oxide layer, leading to deterioration in resistance to voltage stress.
Reliability is reduced. In addition, since there is no sidewall insulating layer,
The effective gate length becomes too short, and the gate electrode must be lengthened, which hinders high integration. Thus, when forming the LDD structure, the sidewall insulating layer of the gate electrode is essential.
【００１０】従って、本発明の目的は、ゲート電極の側
壁絶縁層を用いてＬＤＤ構造を形成するＣＭＯＳ製造方
法の製造コストを低減することにある。他の目的は、ゲ
ート電極の側壁絶縁層を用いてＬＤＤ構造を形成する半
導体装置の製造方法を提供することにある。Therefore, an object of the present invention is to reduce the manufacturing cost of the CMOS manufacturing method for forming the LDD structure by using the sidewall insulating layer of the gate electrode. Another object is to provide a method of manufacturing a semiconductor device in which an LDD structure is formed by using a sidewall insulating layer of a gate electrode.
【００１１】[0011]
【課題を解決するための手段】上述の課題を解決するた
めに本発明に係るＣＭＯＳ製造方法は、ゲート電極に側
壁絶縁層を形成した後に、ＰＭＯＳ形成領域もしくはＮ
ＭＯＳ形成領域の一方をイオン注入阻止層で覆い、これ
をマスクとしてイオン注入を基板に対して斜めに行い、
次いで基板に対してほぼ垂直に行う。他方のＭＯＳ形成
領域に対しても同様に行う。また、通常のＭＯＳを製造
する場合は、ゲート電極に側壁絶縁層を形成した後に、
これをマスクとしてイオン注入を基板に対して斜めに行
い、次いで基板に対してほぼ垂直に行う。In order to solve the above-mentioned problems, a CMOS manufacturing method according to the present invention is a method for manufacturing a CMOS after forming a sidewall insulating layer on a gate electrode and then forming a PMOS formation region or N.
One of the MOS formation regions is covered with an ion implantation blocking layer, and this is used as a mask to perform ion implantation obliquely with respect to the substrate.
Then, it is performed almost perpendicularly to the substrate. The same applies to the other MOS formation region. When manufacturing a normal MOS, after forming a sidewall insulating layer on the gate electrode,
Using this as a mask, ion implantation is performed obliquely to the substrate, and then substantially perpendicular to the substrate.
【００１２】[0012]
【作用】上述の手段によれば、ゲート電極の側壁絶縁層
を用いてＬＤＤ構造を形成するＣＭＯＳの製造の際のマ
スク工程が減少する。また、ゲート電極の側壁絶縁層を
用いてＬＤＤ構造を形成する通常のＭＯＳの製造の際の
実効ゲート長は短かくならない。According to the above-mentioned means, the number of mask steps in manufacturing a CMOS for forming an LDD structure using the sidewall insulating layer of the gate electrode is reduced. Further, the effective gate length does not become short in the manufacture of a normal MOS in which the LDD structure is formed by using the sidewall insulating layer of the gate electrode.
【００１３】[0013]
【実施例】図１〜図４は本発明に係るＣＭＯＳ製造方法
の第１の実施例を説明する断面図である。1 to 4 are sectional views for explaining a first embodiment of a CMOS manufacturing method according to the present invention.
【００１４】まず、図１の（Ａ）を参照すると、図９の
（Ａ）と同様に、シリコン単結晶基板１上にＰ型ウエル
２及びＮ型ウエル３を形成し、ＬＯＣＯＳを用いてフィ
ールド酸化層４によってＮＭＯＳ形成領域とＰＭＯＳ形
成領域とに区画する。次に、図１の（Ｂ）を参照する
と、図９の（Ｂ）と同様に、しきい値電圧を調整するた
めに、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に個々に
あるいは別々にボロンをイオン注入する。たとえば、１
０〜３０ｋｅＶの低エネルギー、２〜６×１０12／ｃｍ
2のボロンを注入する。これにより、Ｐ型ウエル２及び
Ｎ型ウエル３上に薄いＰ型不純物層５、６が形成され
る。次に、図１の（Ｃ）を参照すると、熱酸化法により
ゲート酸化層７を形成する。その上に、Ｎ型不純物たと
えばりんを含むポリシリコンをＣＶＤ法により形成し、
パターニングしてゲート電極８、９を形成する。次に、
各ゲート電極８、９の側壁にたとえば５００〜１５００
Å厚さの側壁絶縁層（サイドウォール層）１４、１５を
形成する。すなわち、全面にシリコン酸化層をＣＶＤ法
により形成し、これを異方性エッチング法によりバック
エッチすることにより側壁絶縁層１４、１５を形成す
る。なお、以後、Ｐ型不純物層５、６は図示省略する。First, referring to FIG. 1A, similarly to FIG. 9A, a P-type well 2 and an N-type well 3 are formed on a silicon single crystal substrate 1, and a field is formed using LOCOS. The oxide layer 4 divides into an NMOS formation region and a PMOS formation region. Next, referring to FIG. 1B, as in FIG. 9B, boron is ion-implanted into the NMOS formation region and the PMOS formation region individually or separately to adjust the threshold voltage. To do. For example, 1
Low energy of 0 to 30 keV, 2 to 6 × 10 12 / cm
Inject 2 of boron. As a result, thin P-type impurity layers 5 and 6 are formed on the P-type well 2 and the N-type well 3. Next, referring to FIG. 1C, the gate oxide layer 7 is formed by a thermal oxidation method. Then, polysilicon containing N-type impurities such as phosphorus is formed by the CVD method,
Patterning is performed to form gate electrodes 8 and 9. next,
For example, 500 to 1500 are provided on the sidewalls of the gate electrodes 8 and 9.
The sidewall insulating layers (sidewall layers) 14 and 15 having a thickness of Å are formed. That is, a silicon oxide layer is formed on the entire surface by a CVD method, and the sidewall insulating layers 14 and 15 are formed by back-etching the silicon oxide layer by an anisotropic etching method. Note that, hereinafter, the P-type impurity layers 5 and 6 are not shown.
【００１５】次に、図２の（Ａ）を参照すると、ＮＭＯ
Ｓ形成領域にフォトレジスト層１０を形成し、このフォ
トレジスト層１０をマスクとしてＰＭＯＳ形成領域にボ
ロンをイオン注入してＰＭＯＳのソース、ドレイン領域
のＬＤＤ構造の薄いＰ型不純物層１１を形成する。この
とき、ボロンの注入角度は３０〜４５°程度で、エネル
ギーは３０〜４５ｋｅＶ、注入個数は１×１０13〜１×
１０14／ｃｍ2程度である。このように、ボロンの注入
が基板１に対して斜めになっているので、側壁絶縁層１
５の下にもＰ型不純物層１１が形成される。なお、注入
エネルギーはボロンがゲート酸化層７に注入しない程度
の大きさである。次に、図２の（Ｂ）を参照すると、同
一のフォトレジスト層１０をマスクとしてＰＭＯＳ形成
領域に２フッ化ボロン（ＢＦ2）をイオン注入してＰＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ型不
純物層１７を形成する。このとき、２フッ化ボロンの注
入角度はほぼ直角で、エネルギーは５０〜７０ｋｅＶ、
注入個数は１×１０15〜５×１０15／ｃｍ2程度であ
る。このようにしてＰＭＯＳ形成領域には、ＬＤＤ構造
のソース領域、ドレイン領域が形成される。そして、フ
ォトレジスト層１０を除去する。Next, referring to FIG. 2A, the NMO
A photoresist layer 10 is formed in the S formation region, and boron is ion-implanted in the PMOS formation region using the photoresist layer 10 as a mask to form a thin P-type impurity layer 11 having an LDD structure in the source and drain regions of the PMOS. At this time, the implantation angle of boron is about 30 to 45 °, the energy is 30 to 45 keV, and the implantation number is 1 × 10 13 to 1 ×.
It is about 10 14 / cm 2 . In this way, since the boron implantation is oblique with respect to the substrate 1, the sidewall insulating layer 1
A P-type impurity layer 11 is also formed under 5. The implantation energy is such that boron is not implanted into the gate oxide layer 7. Next, referring to FIG. 2B, using the same photoresist layer 10 as a mask, boron difluoride (BF 2 ) is ion-implanted into the PMOS formation region to PM.
A P-type impurity layer 17 having a high LDD structure in the source and drain regions of the OS is formed. At this time, the implantation angle of boron difluoride is almost right, the energy is 50 to 70 keV,
The injection number is about 1 × 10 15 to 5 × 10 15 / cm 2 . In this way, the source region and the drain region of the LDD structure are formed in the PMOS formation region. Then, the photoresist layer 10 is removed.
【００１６】次に、図３の（Ａ）を参照すると、ＰＭＯ
Ｓ形成領域にフォトレジスト層１２を形成し、このフォ
トレジスト層１２をマスクとしてＮＭＯＳ形成領域にり
んをイオン注入してＮＭＯＳのソース、ドレイン領域の
ＬＤＤ構造の薄いＮ型不純物層１１を形成する。このと
き、りんの注入角度は３０〜４５°程度で、エネルギー
は６０〜９０ｋｅＶ、注入個数は１×１０13〜１×１０
14／ｃｍ2程度である。このように、リンの注入が基板
１に対して斜めになっているので、側壁絶縁層１４の下
にもＮ型不純物層１３が形成される。なお、注入エネル
ギーはりんがゲート酸化層７に注入しない程度の大きさ
である。次に、図３の（Ｂ）を参照すると、同一のフォ
トレジスト層１２をマスクとしてＮＭＯＳ形成領域にひ
素をイオン注入してＮＭＯＳのソース、ドレイン領域の
ＬＤＤ構造の濃いＰ型不純物層１９を形成する。このと
き、ひ素の注入角度はほぼ直角で、エネルギーは５０〜
７０ｋｅＶ、注入個数は１×１０15〜５×１０15／ｃｍ
2程度である。このようにしてＮＭＯＳ形成領域には、
ＬＤＤ構造のソース領域、ドレイン領域が形成される。
そして、フォトレジスト層１２を除去する。その後、ア
ニールして不純物を活性化させる。Next, referring to FIG. 3A, the PMO
A photoresist layer 12 is formed in the S formation region, and phosphorus is ion-implanted into the NMOS formation region using the photoresist layer 12 as a mask to form a thin N-type impurity layer 11 having an LDD structure in the NMOS source and drain regions. At this time, the implantation angle of phosphorus is about 30 to 45 °, the energy is 60 to 90 keV, and the implantation number is 1 × 10 13 to 1 × 10.
It is about 14 / cm 2 . As described above, since the implantation of phosphorus is oblique with respect to the substrate 1, the N-type impurity layer 13 is also formed under the sidewall insulating layer 14. The implantation energy is large enough that phosphorus is not implanted into the gate oxide layer 7. Next, referring to FIG. 3B, arsenic is ion-implanted into the NMOS formation region using the same photoresist layer 12 as a mask to form a deep P-type impurity layer 19 having an LDD structure in the NMOS source and drain regions. To do. At this time, the implantation angle of arsenic is almost right, and the energy is 50-
70 keV, the number of implants is 1 × 10 15 to 5 × 10 15 / cm
It is about 2 . In this way, in the NMOS formation region,
A source region and a drain region having an LDD structure are formed.
Then, the photoresist layer 12 is removed. Then, annealing is performed to activate the impurities.
【００１７】次に、図１４を参照すると、図１２と同様
に、全面に層間絶縁層２１を形成し、この層間絶縁層２
１の所定位置にコンタクトホール２２を形成する。次い
で、アルミニウム配線層２２を形成してパターニングす
る。これにより、ＬＤＤ構造を有するＣＭＯＳ構造が完
成する。Next, referring to FIG. 14, similarly to FIG. 12, an interlayer insulating layer 21 is formed on the entire surface, and the interlayer insulating layer 2 is formed.
A contact hole 22 is formed at a predetermined position of 1. Next, the aluminum wiring layer 22 is formed and patterned. As a result, the CMOS structure having the LDD structure is completed.
【００１８】このように、本発明の第１の実施例によれ
ば、ＬＤＤ構造を形成する際のフォトレジスト工程は図
２のフォトレジスト層１０及び図３のフォトレジスト層
１２の２回であり、従来の図１０のフォトレジスト層１
０、１２及び図１１のフォトレジスト層１６、１８の４
回に比較して２回減少する。As described above, according to the first embodiment of the present invention, the photoresist process for forming the LDD structure is performed twice: the photoresist layer 10 of FIG. 2 and the photoresist layer 12 of FIG. Conventional photoresist layer 1 of FIG.
0, 12 and 4 of the photoresist layers 16, 18 of FIG.
Decrease twice compared to times.
【００１９】図５〜図８は本発明に係るＣＭＯＳ製造方
法の第２の実施例を説明する断面図である。第２の実施
例においては、ＬＤＤ構造を一方のトランジスタたとえ
ばＮチャネル型ＭＯＳトランジスタに適用し、他方のト
ランジスタには適用しない場合を示す。一般に、Ｐチャ
ネル型ＭＯＳトランジスタは、Ｎチャネル型ＭＯＳトラ
ンジスタより耐圧の条件が緩いので、ＬＤＤ構造とする
必要性は小さい。5 to 8 are sectional views for explaining a second embodiment of the CMOS manufacturing method according to the present invention. The second embodiment shows a case where the LDD structure is applied to one transistor, for example, an N-channel type MOS transistor, and not applied to the other transistor. Generally, since the P-channel type MOS transistor has a looser withstand voltage condition than the N-channel type MOS transistor, it is less necessary to use the LDD structure.
【００２０】まず、図５の（Ａ）〜（Ｃ）においては、
図９の（Ａ）〜（Ｃ）と同様に、シリコン単結晶基板１
上にＰ型ウエル２及びＮ型ウエル３を形成し、ＬＯＣＯ
Ｓを用いてフィールド酸化層４によってＮＭＯＳ形成領
域とＰＭＯＳ形成領域とに区画する。次に、しきい値電
圧を調整するために、ＮＭＯＳ形成領域及びＰＭＯＳ形
成領域に個々にあるいは別々にボロン（Ｂ）をイオン注
入する。たとえば、１０〜３０ｋｅＶの低エネルギー、
２〜６×１０12／ｃｍ2 のボロンを注入する。これによ
り、Ｐ型ウエル２及びＮ型ウエル３上に薄いＰ型不純物
層５、６が形成される。次に、熱酸化法によりゲート酸
化層７を形成する。その上に、Ｎ型不純物たとえばりん
を含むポリシリコンをＣＶＤ法により形成し、パターニ
ングしてゲート電極８、９を形成する。なお、以後、Ｐ
型不純物層５、６は図示省略する。First, in FIGS. 5A to 5C,
Similar to FIGS. 9A to 9C, the silicon single crystal substrate 1
A P-type well 2 and an N-type well 3 are formed on the
Using S, the field oxide layer 4 divides it into an NMOS formation region and a PMOS formation region. Next, in order to adjust the threshold voltage, boron (B) is ion-implanted into the NMOS formation region and the PMOS formation region individually or separately. For example, low energy of 10 to 30 keV,
Implant 2-6 × 10 12 / cm 2 of boron. As a result, thin P-type impurity layers 5 and 6 are formed on the P-type well 2 and the N-type well 3. Next, the gate oxide layer 7 is formed by the thermal oxidation method. Then, polysilicon containing N-type impurities such as phosphorus is formed by the CVD method and patterned to form gate electrodes 8 and 9. After that, P
The type impurity layers 5 and 6 are not shown.
【００２１】次に、図６の（Ａ）を参照すると、ＮＭＯ
Ｓ形成領域にフォトレジスト層１０を形成し、このフォ
トレジスト層１０をマスクとしてＰＭＯＳ形成領域に２
フッ化ボロン（ＢＦ2）をイオン注入してＰＭＯＳのソ
ース、ドレイン領域の濃いＰ型不純物層１７を形成す
る。このとき、２フッ化ボロンの注入角度はほぼ直角
で、エネルギーは５０〜７０ｋｅＶ、注入個数は１×１
０15〜５×１０15／ｃｍ2程度である。このようにして
ＰＭＯＳ形成領域には、非ＬＤＤ構造のソース領域、ド
レイン領域が形成される。図６の（Ｂ）を参照すると、
次に、各ゲート電極８、９の側壁にたとえば５００〜１
５００Å厚さの側壁絶縁層（サイドウォール層）１４、
１５を形成する。すなわち、全面にシリコン酸化層をＣ
ＶＤにより形成し、これを異方性エッチング法によりバ
ックエッチすることにより側壁絶縁層１４、１５を形成
する。そして、フォトレジスト層１０を除去する。Next, referring to FIG. 6A, the NMO
A photoresist layer 10 is formed in the S formation region, and the photoresist layer 10 is used as a mask in the PMOS formation region.
Boron fluoride (BF 2 ) is ion-implanted to form a deep P-type impurity layer 17 in the source and drain regions of the PMOS. At this time, the implantation angle of boron difluoride is substantially right, the energy is 50 to 70 keV, and the implantation number is 1 × 1.
It is about 0 15 to 5 × 10 15 / cm 2 . In this way, a source region and a drain region having a non-LDD structure are formed in the PMOS formation region. Referring to FIG. 6B,
Next, for example, 500 to 1 are formed on the sidewalls of the gate electrodes 8 and 9.
500Å side wall insulation layer (side wall layer) 14,
Form 15. That is, a silicon oxide layer is formed on the entire surface by C
It is formed by VD and is back-etched by anisotropic etching to form sidewall insulating layers 14 and 15. Then, the photoresist layer 10 is removed.
【００２２】次に、図７の（Ａ）を参照すると、図３の
（Ａ）と同様に、ＰＭＯＳ形成領域にフォトレジスト層
１２を形成し、このフォトレジスト層１２をマスクとし
てＮＭＯＳ形成領域にりんをイオン注入してＮＭＯＳの
ソース、ドレイン領域のＬＤＤ構造の薄いＮ型不純物層
１１を形成する。このとき、りんの注入角度は３０〜４
５°程度で、エネルギーは６０〜９０ｋｅＶ、注入個数
は１×１０13〜１×１０14／ｃｍ2程度である。このよ
うに、りんの注入が基板１に対して斜めになっているの
で、側壁絶縁層１４の下にもＮ型不純物層１３が形成さ
れる。なお、注入エネルギーはりんがゲート酸化層７に
注入しない程度の大きさである。次に、図７の（Ｂ）を
参照すると、図３の（Ｂ）と同様に、同一のフォトレジ
スト層１２をマスクとしてＮＭＯＳ形成領域にひ素をイ
オン注入してＮＭＯＳのソース、ドレイン領域のＬＤＤ
構造の濃いＰ型不純物層１９を形成する。このとき、ひ
素の注入角度はほぼ直角で、エネルギーは５０〜７０ｋ
ｅＶ、注入個数は１×１０15〜５×１０15／ｃｍ2程度
である。このようにしてＮＭＯＳ形成領域には、ＬＤＤ
構造のソース領域、ドレイン領域が形成される。そし
て、フォトレジスト層１２を除去する。その後、アニー
ルして不純物を活性化させる。Next, referring to FIG. 7A, similarly to FIG. 3A, a photoresist layer 12 is formed in the PMOS formation region, and this photoresist layer 12 is used as a mask in the NMOS formation region. Phosphorus is ion-implanted to form a thin N-type impurity layer 11 having an LDD structure in the source and drain regions of the NMOS. At this time, the phosphorus injection angle is 30 to 4
At about 5 °, the energy is 60 to 90 keV, and the number of implants is about 1 × 10 13 to 1 × 10 14 / cm 2 . As described above, since the implantation of phosphorus is oblique with respect to the substrate 1, the N-type impurity layer 13 is also formed under the sidewall insulating layer 14. The implantation energy is large enough that phosphorus is not implanted into the gate oxide layer 7. Next, referring to FIG. 7B, similar to FIG. 3B, arsenic is ion-implanted into the NMOS formation region using the same photoresist layer 12 as a mask to LDD the source and drain regions of the NMOS.
A P-type impurity layer 19 having a deep structure is formed. At this time, the implantation angle of arsenic is almost right and the energy is 50 to 70 k.
The eV and the number of implants are about 1 × 10 15 to 5 × 10 15 / cm 2 . In this way, the LDD is formed in the NMOS formation region.
A source region and a drain region of the structure are formed. Then, the photoresist layer 12 is removed. Then, annealing is performed to activate the impurities.
【００２３】次に、図８を参照すると、図４と同様に、
全面に層間絶縁層２１を形成し、この層間絶縁層２１の
所定位置にコンタクトホール２２を形成する。次いで、
アルミニウム配線層２２を形成してパターニングする。
これにより、ＬＤＤ構造を有するＣＭＯＳ構造が完成す
る。Next, referring to FIG. 8, as in FIG.
An interlayer insulating layer 21 is formed on the entire surface, and a contact hole 22 is formed at a predetermined position of this interlayer insulating layer 21. Then
An aluminum wiring layer 22 is formed and patterned.
As a result, the CMOS structure having the LDD structure is completed.
【００２４】このように、本発明の第２の実施例おいて
も、ＬＤＤ構造を形成する際のフォトレジスト工程は図
６のフォトレジスト層１０及び図３のフォトレジスト層
１２の２回であり、従来の図１０のフォトレジスト層１
０、１２及び図１１のフォトレジスト層１６、１８の４
回に比較して２回減少する。As described above, also in the second embodiment of the present invention, the photoresist process for forming the LDD structure is performed twice, that is, the photoresist layer 10 of FIG. 6 and the photoresist layer 12 of FIG. Conventional photoresist layer 1 of FIG.
0, 12 and 4 of the photoresist layers 16, 18 of FIG.
Decrease twice compared to times.
【００２５】上述の実施例においては、ＣＭＯＳトラン
ジスタを図示したが、通常のＮＭＯＳトランジスタもし
くはＰＭＯＳトランジスタの単独においても本発明を適
用できる。つまり、ゲート電極に側壁絶縁層を形成した
後に、これをマスクとしてイオン注入を基板に対して斜
めに行い、次いで基板に対してほぼ垂直に行うことによ
り耐圧の大きいＬＤＤ構造を実現できる。なお、上述の
第１の実施例において、Ｐ型不純物層１７を形成後にＮ
型不純物層１９を形成しているが、Ｎ型不純物層１９を
形成後にＰ型不純物層１７を形成してもよい。Although the CMOS transistor is shown in the above embodiment, the present invention can be applied to an ordinary NMOS transistor or PMOS transistor alone. That is, after forming the sidewall insulating layer on the gate electrode, ion implantation is performed obliquely to the substrate using the sidewall insulating layer as a mask, and then substantially perpendicular to the substrate, whereby an LDD structure having a high breakdown voltage can be realized. In addition, in the above-described first embodiment, after the P-type impurity layer 17 is formed, N
Although the type impurity layer 19 is formed, the P type impurity layer 17 may be formed after the N type impurity layer 19 is formed.
【００２６】以上説明したように本発明によれば、ＬＤ
Ｄ構造のＣＭＯＳ製造のマスク工程を低減するので、製
造コストを低減できる。また、通常のＭＯＳのＬＤＤ構
造の耐圧を大きくできる。As described above, according to the present invention, the LD
Since the mask process for manufacturing the D structure CMOS is reduced, the manufacturing cost can be reduced. Further, the breakdown voltage of the LDD structure of a normal MOS can be increased.
【図１】本発明に係るＣＭＯＳ製造方法の第１の実施例
を示す断面図である。FIG. 1 is a sectional view showing a first embodiment of a CMOS manufacturing method according to the present invention.
【図２】本発明に係るＣＭＯＳ製造方法の第１の実施例
を示す断面図である。FIG. 2 is a cross-sectional view showing a first embodiment of a CMOS manufacturing method according to the present invention.
【図３】本発明に係るＣＭＯＳ製造方法の第１の実施例
を示す断面図である。FIG. 3 is a sectional view showing a first embodiment of the CMOS manufacturing method according to the present invention.
【図４】本発明に係るＣＭＯＳ製造方法の第１の実施例
を示す断面図である。FIG. 4 is a cross-sectional view showing a first embodiment of the CMOS manufacturing method according to the present invention.
【図５】本発明に係るＣＭＯＳ製造方法の第２の実施例
を示す断面図である。FIG. 5 is a sectional view showing a second embodiment of the CMOS manufacturing method according to the present invention.
【図６】本発明に係るＣＭＯＳ製造方法の第２の実施例
を示す断面図である。FIG. 6 is a sectional view showing a second embodiment of the CMOS manufacturing method according to the present invention.
【図７】本発明に係るＣＭＯＳ製造方法の第２の実施例
を示す断面図である。FIG. 7 is a sectional view showing a second embodiment of the CMOS manufacturing method according to the present invention.
【図８】本発明に係るＣＭＯＳ製造方法の第２の実施例
を示す断面図である。FIG. 8 is a sectional view showing a second embodiment of the CMOS manufacturing method according to the present invention.
【図９】従来のＣＭＯＳ製造方法を示す断面図である。FIG. 9 is a cross-sectional view showing a conventional CMOS manufacturing method.
【図１０】従来のＣＭＯＳ製造方法を示す断面図であ
る。FIG. 10 is a cross-sectional view showing a conventional CMOS manufacturing method.
【図１１】従来のＣＭＯＳ製造方法を示す断面図であ
る。FIG. 11 is a cross-sectional view showing a conventional CMOS manufacturing method.
【図１２】従来のＣＭＯＳ製造方法を示す断面図であ
る。FIG. 12 is a cross-sectional view showing a conventional CMOS manufacturing method.
１…シリコン単結晶基板 ２…Ｐ型ウエル ３…Ｎ型ウエル ４…フィールド酸化層 ５、６…Ｐ型不純物層 ７…ゲート酸化層 ８、９…ゲート電極 １０、１２…フォトレジスト層 １１…Ｐ型不純物層 １３…Ｎ型不純物層 １４、１５…側壁絶縁層 １６、１８…フォトレジスト層 １７…Ｐ型不純物層 １９…Ｎ型不純物層 ２０…層間絶縁層 ２１…コンタクトホール ２２…アルミニウム配線層 1 ... Silicon single crystal substrate 2 ... P-type well 3 ... N-type well 4 ... Field oxide layer 5, 6 ... P-type impurity layer 7 ... Gate oxide layer 8, 9 ... Gate electrode 10, 12 ... Photoresist layer 11 ... P Type impurity layer 13 ... N type impurity layer 14, 15 ... Side wall insulating layer 16, 18 ... Photoresist layer 17 ... P type impurity layer 19 ... N type impurity layer 20 ... Interlayer insulating layer 21 ... Contact hole 22 ... Aluminum wiring layer
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成６年１１月１０日[Submission date] November 10, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項１[Name of item to be corrected] Claim 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項５[Name of item to be corrected] Claim 5
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００６[Correction target item name] 0006
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００６】 次に、図１１の（Ａ）を参照すると、各
ゲート電極８、９の側壁に側壁絶縁層（サイドウォール
層）１４、１５を形成する。すなわち、全面にシリコン
酸化層をＣＶＤ法により形成し、これを異方性エッチン
グ法によりバックエッチすることにより側壁絶縁層１
４、１５を形成する。次に、図１１の（Ｂ）を参照する
と、ＮＭＯＳ形成領域にフォトレジスト層１６を形成
し、このフォトレジスト層１６をマスクとしてＰＭＯＳ
領域に２フッ化ボロン（ＢＦ2）をイオン注入してＰＭ
ＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ型不
純物層１７を形成する。そして、フォトレジスト層１６
を除去する。同様に、図１１の（Ｃ）を参照すると、Ｐ
ＭＯＳ形成領域にフォトレジスト層１８を形成し、この
フォトレジスト層１８をマスクとしてＮＭＯＳ形成領域
にひ素（ＡS）をイオン注入してＮＭＯＳのソース、ド
レイン領域のＬＤＤ構造の濃いＮ型不純物層１９を形成
する。そして、フォトレジスト層１８を除去する。その
後、アニールして不純物を活性化させる。Next, referring to FIG. 11A, sidewall insulating layers (sidewall layers) 14 and 15 are formed on the sidewalls of the gate electrodes 8 and 9, respectively. That is, a silicon oxide layer is formed on the entire surface by the CVD method and back-etched by the anisotropic etching method to form the sidewall insulating layer 1.
4 and 15 are formed. Next, referring to FIG. 11B, a photoresist layer 16 is formed in the NMOS formation region, and the PMOS is formed using the photoresist layer 16 as a mask.
Boron difluoride (BF 2 ) is ion-implanted into the region and PM
A P-type impurity layer 17 having a high LDD structure in the source and drain regions of the OS is formed. Then, the photoresist layer 16
To remove. Similarly, referring to FIG. 11C, P
Forming a photoresist layer 18 in the MOS forming region, arsenic using the photoresist layer 18 in the NMOS forming region as a mask (A S) of the ion implantation to NMOS source, dark have N-type impurity layer of the LDD structure of the drain region 19 is formed. Then, the photoresist layer 18 is removed. Then, annealing is performed to activate the impurities.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２１[Correction target item name] 0021
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２１】 次に、図６の（Ａ）を参照すると、ＮＭ
ＯＳ形成領域にフォトレジスト層１０を形成し、このフ
ォトレジスト層１０をマスクとしてＰＭＯＳ形成領域に
２フッ化ボロン（ＢＦ2）をイオン注入してＰＭＯＳの
ソース、ドレイン領域の濃いＰ型不純物層１７を形成す
る。このとき、２フッ化ボロンの注入角度はほぼ直角
で、エネルギーは５０〜７０ｋｅＶ、注入個数は１×１
０15〜５×１０15／ｃｍ2程度である。このようにして
ＰＭＯＳ形成領域には、非ＬＤＤ構造のソース領域、ド
レイン領域が形成される。そして、フォトレジスト層１
０を除去する。図６の（Ｂ）を参照すると、次に、各ゲ
ート電極８、９の側壁にたとえば５００〜１５００Å厚
さの側壁絶縁層（サイドウォール層）１４、１５を形成
する。すなわち、全面にシリコン酸化層をＣＶＤにより
形成し、これを異方性エッチング法によりバックエッチ
することにより側壁絶縁層１４、１５を形成する。 Next, referring to FIG. 6A, NM
A photoresist layer 10 is formed in the OS formation region, and boron difluoride (BF 2 ) is ion-implanted into the PMOS formation region using the photoresist layer 10 as a mask to form a deep P-type impurity layer 17 in the source and drain regions of the PMOS. To form. At this time, the implantation angle of boron difluoride is substantially right, the energy is 50 to 70 keV, and the implantation number is 1 × 1.
It is about 0 15 to 5 × 10 15 / cm 2 . In this way, a source region and a drain region having a non-LDD structure are formed in the PMOS formation region. And the photoresist layer 1
Remove 0. Referring to FIG. 6B, next, sidewall insulating layers (sidewall layers) 14 and 15 having a thickness of, for example, 500 to 1500Å are formed on the sidewalls of the gate electrodes 8 and 9, respectively. That is, a silicon oxide layer is formed on the entire surface by CVD, and this is back-etched by an anisotropic etching method to form the sidewall insulating layers 14 and 15 .
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２２[Name of item to be corrected] 0022
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２２】 次に、図７の（Ａ）を参照すると、図３
の（Ａ）と同様に、ＰＭＯＳ形成領域にフォトレジスト
層１２を形成し、このフォトレジスト層１２をマスクと
してＮＭＯＳ形成領域にりんをイオン注入してＮＭＯＳ
のソース、ドレイン領域のＬＤＤ構造の薄いＮ型不純物
層１１を形成する。このとき、りんの注入角度は３０〜
４５°程度で、エネルギーは６０〜９０ｋｅＶ、注入個
数は１×１０13〜１×１０14／ｃｍ2程度である。この
ように、りんの注入が基板１に対して斜めになっている
ので、側壁絶縁層１４の下にもＮ型不純物層１３が形成
される。なお、注入エネルギーはりんがゲート電極直下
のゲート酸化層７に注入しない程度の大きさである。次
に、図７の（Ｂ）を参照すると、図３の（Ｂ）と同様
に、同一のフォトレジスト層１２をマスクとしてＮＭＯ
Ｓ形成領域にひ素をイオン注入してＮＭＯＳのソース、
ドレイン領域のＬＤＤ構造の濃いＮ型不純物層１９を形
成する。このとき、ひ素の注入角度はほぼ直角で、エネ
ルギーは５０〜７０ｋｅＶ、注入個数は１×１０15〜５
×１０15／ｃｍ2程度である。このようにしてＮＭＯＳ
形成領域には、ＬＤＤ構造のソース領域、ドレイン領域
が形成される。そして、フォトレジスト層１２を除去す
る。その後、アニールして不純物を活性化させる。Next, referring to FIG. 7A, FIG.
In the same manner as in (A) above, a photoresist layer 12 is formed in the PMOS formation region, and phosphorus is ion-implanted into the NMOS formation region using the photoresist layer 12 as a mask to form an NMOS.
A thin N-type impurity layer 11 having an LDD structure in the source and drain regions is formed. At this time, the phosphorus injection angle is 30-
At about 45 °, the energy is about 60 to 90 keV, and the number of implants is about 1 × 10 13 to 1 × 10 14 / cm 2 . As described above, since the implantation of phosphorus is oblique with respect to the substrate 1, the N-type impurity layer 13 is also formed under the sidewall insulating layer 14. The implantation energy is phosphorus immediately below the gate electrode.
The gate oxide layer 7 has a size not to be injected. Next, referring to FIG. 7B, as in FIG. 3B, NMO is performed using the same photoresist layer 12 as a mask.
Arsenic is ion-implanted into the S formation region to form an NMOS source,
An N- type impurity layer 19 having a deep LDD structure in the drain region is formed. At this time, the implantation angle of arsenic is almost right, the energy is 50 to 70 keV, and the implantation number is 1 × 10 15 to 5.
It is about × 10 15 / cm 2 . In this way NMOS
A source region and a drain region having an LDD structure are formed in the formation region. Then, the photoresist layer 12 is removed. Then, annealing is performed to activate the impurities.
【手続補正書】[Procedure amendment]
【提出日】平成７年４月２４日[Submission date] April 24, 1995
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１５[Name of item to be corrected] 0015
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１５】 次に、図２の（Ａ）を参照すると、ＮＭ
ＯＳ形成領域にフォトレジスト層１０を形成し、このフ
ォトレジスト層１０をマスクとしてＰＭＯＳ形成領域に
ボロンをイオン注入してＰＭＯＳのソース、ドレイン領
域のＬＤＤ構造の薄いＰ型不純物層１１を形成する。こ
のとき、ボロンの注入角度は３０〜４５°程度で、エネ
ルギーは３０〜４５ｋｅＶ、注入個数は１×１０13〜１
×１０14／ｃｍ2程度である。このように、ボロンの注
入が基板１に対して斜めになっているので、側壁絶縁層
１５の下にもＰ型不純物層１１が形成される。なお、注
入エネルギーはボロンがゲート電極９直下のゲート酸化
層７に注入しない程度の大きさである。次に、図２の
（Ｂ）を参照すると、同一のフォトレジスト層１０をマ
スクとしてＰＭＯＳ形成領域に２フッ化ボロン（Ｂ
Ｆ2）をイオン注入してＰＭＯＳのソース、ドレイン領
域のＬＤＤ構造の濃いＰ型不純物層１７を形成する。こ
のとき、２フッ化ボロンの注入角度はほぼ直角で、エネ
ルギーは５０〜７０ｋｅＶ、注入個数は１×１０15〜５
×１０15／ｃｍ2程度である。このようにしてＰＭＯＳ
形成領域には、ＬＤＤ構造のソース領域、ドレイン領域
が形成される。そして、フォトレジスト層１０を除去す
る。Next, referring to FIG. 2A, NM
A photoresist layer 10 is formed in the OS formation region, and boron is ion-implanted into the PMOS formation region using the photoresist layer 10 as a mask to form a thin P-type impurity layer 11 having an LDD structure in the source and drain regions of the PMOS. At this time, the implantation angle of boron is about 30 to 45 °, the energy is 30 to 45 keV, and the implantation number is 1 × 10 13 to 1.
It is about 10 14 / cm 2 . As described above, since the implantation of boron is oblique with respect to the substrate 1, the P-type impurity layer 11 is also formed under the sidewall insulating layer 15. The implantation energy is large enough that boron is not implanted into the gate oxide layer 7 directly below the gate electrode 9 . Next, referring to FIG. 2B, boron difluoride (B) is formed in the PMOS formation region using the same photoresist layer 10 as a mask.
F 2 ) is ion-implanted to form a deep P-type impurity layer 17 of LDD structure in the source and drain regions of the PMOS. At this time, the implantation angle of boron difluoride is almost right, the energy is 50 to 70 keV, and the implantation number is 1 × 10 15 to 5.
It is about × 10 15 / cm 2 . In this way PMOS
A source region and a drain region having an LDD structure are formed in the formation region. Then, the photoresist layer 10 is removed.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１６】 次に、図３の（Ａ）を参照すると、ＰＭ
ＯＳ形成領域にフォトレジスト層１２を形成し、このフ
ォトレジスト層１２をマスクとしてＮＭＯＳ形成領域に
りんをイオン注入してＮＭＯＳのソース、ドレイン領域
のＬＤＤ構造の薄いＮ型不純物層１１を形成する。この
とき、りんの注入角度は３０〜４５°程度で、エネルギ
ーは６０〜９０ｋｅＶ、注入個数は１×１０13〜１×１
０14／ｃｍ2程度である。このように、リンの注入が基
板１に対して斜めになっているので、側壁絶縁層１４の
下にもＮ型不純物層１３が形成される。なお、注入エネ
ルギーはりんがゲート電極８直下のゲート酸化層７に注
入しない程度の大きさである。次に、図３の（Ｂ）を参
照すると、同一のフォトレジスト層１２をマスクとして
ＮＭＯＳ形成領域にひ素をイオン注入してＮＭＯＳのソ
ース、ドレイン領域のＬＤＤ構造の濃いＰ型不純物層１
９を形成する。このとき、ひ素の注入角度はほぼ直角
で、エネルギーは５０〜７０ｋｅＶ、注入個数は１×１
０15〜５×１０15／ｃｍ2程度である。このようにして
ＮＭＯＳ形成領域には、ＬＤＤ構造のソース領域、ドレ
イン領域が形成される。そして、フォトレジスト層１２
を除去する。その後、アニールして不純物を活性化させ
る。Next, referring to FIG. 3A, PM
A photoresist layer 12 is formed in the OS formation region, and phosphorus is ion-implanted into the NMOS formation region using the photoresist layer 12 as a mask to form a thin N-type impurity layer 11 having an LDD structure in the NMOS source and drain regions. At this time, the implantation angle of phosphorus is about 30 to 45 °, the energy is 60 to 90 keV, and the implantation number is 1 × 10 13 to 1 × 1.
It is about 0 14 / cm 2 . As described above, since the implantation of phosphorus is oblique with respect to the substrate 1, the N-type impurity layer 13 is also formed under the sidewall insulating layer 14. The implantation energy is such that phosphorus is not implanted into the gate oxide layer 7 directly below the gate electrode 8 . Next, referring to FIG. 3B, arsenic is ion-implanted into the NMOS formation region by using the same photoresist layer 12 as a mask to form a deep P-type impurity layer 1 of LDD structure in the source and drain regions of the NMOS.
9 is formed. At this time, the implantation angle of arsenic is almost right, the energy is 50 to 70 keV, and the implantation number is 1 × 1.
It is about 0 15 to 5 × 10 15 / cm 2 . In this way, the LDD structure source and drain regions are formed in the NMOS formation region. Then, the photoresist layer 12
To remove. Then, annealing is performed to activate the impurities.
【手続補正３】[Procedure 3]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図６[Name of item to be corrected] Figure 6
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図６】 [Figure 6]
【手続補正４】[Procedure amendment 4]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図７[Name of item to be corrected] Figure 7
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図７】 [Figure 7]
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図８[Correction target item name] Figure 8
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図８】 [Figure 8]
Claims (9)
び該第１のチャネルの反対の第２のチャネル型ＭＯＳト
ランジスタを同一基板上に製造する半導体装置の製造方
法において、 半導体基板（１、２、３）上にゲート酸化層（７）を形
成する工程と、 該ゲート酸化層上にゲート電極（８、９）を形成する工
程と、 該各ゲート電極の側壁に側壁絶縁層（１４、１５）を形
成する工程と、 前記第２のチャネル型ＭＯＳトランジスタ形成領域を第
１のイオン注入阻止層（１０）を覆う工程と、 前記第１のイオン注入阻止層をマスクとして、第１の導
電型の不純物を斜めにイオン注入し、さらに第１の導電
型の不純物をほぼ垂直にイオン注入する工程と、 前記第１のイオン注入阻止層を除去する工程と、 前記第１のチャネル型ＭＯＳトランジスタ形成領域を第
２のイオン注入阻止層（１２）を覆う工程と、 前記第２のイオン注入阻止層をマスクとして、第２の導
電型の不純物を斜めにイオン注入し、さらに第２の導電
型の不純物をほぼ垂直にイオン注入する工程と、 前記第２のイオン注入阻止層を除去する工程と、 該イオン注入された半導体基板をアニールする工程とを
具備することを特徴とする半導体装置の製造方法。1. A method for manufacturing a semiconductor device, comprising manufacturing a first channel type MOS transistor and a second channel type MOS transistor opposite to the first channel on the same substrate, comprising: a semiconductor substrate (1, 2, 3). ) Forming a gate oxide layer (7) thereon, forming gate electrodes (8, 9) on the gate oxide layer, and forming sidewall insulating layers (14, 15) on the sidewalls of each gate electrode. Forming step, covering the second channel type MOS transistor forming region with the first ion implantation blocking layer (10), and using the first ion implantation blocking layer as a mask, impurities of the first conductivity type Ion implantation is performed obliquely, and further, impurities of the first conductivity type are ion implanted substantially vertically, the step of removing the first ion implantation blocking layer, and the first channel-type MOS transistor. Covering the formation region with the second ion-implantation blocking layer (12), and using the second ion-implantation blocking layer as a mask, obliquely ion-implanting impurities of the second conductivity type, and further implanting the second conductivity-type impurity. Manufacturing the semiconductor device, which comprises the steps of: ion-implanting the impurities in a substantially vertical direction; removing the second ion-implantation blocking layer; and annealing the ion-implanted semiconductor substrate. Method.
に注入される不純物濃度は斜めに注入される不純物濃度
より高い請求項１に記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the concentration of impurities implanted substantially vertically in each of the ion implantation steps is higher than the concentration of impurities implanted obliquely.
タがＰチャネルＭＯＳトランジスタであり、前記第２の
チャネル型ＭＯＳトランジスタがＮチャネルＭＯＳトラ
ンジスタである請求項１に記載の半導体装置の製造方
法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the first channel type MOS transistor is a P channel MOS transistor, and the second channel type MOS transistor is an N channel MOS transistor.
フォトレジスト層を具備する請求項１に記載の半導体装
置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein each of the first and second ion implantation blocking layers comprises a photoresist layer.
び該第１のチャネル型の反対の第２のチャネル型ＭＯＳ
トランジスタを同一基板上に製造する半導体装置の製造
方法において、 半導体基板（１、２、３）上にゲート酸化層（７）を形
成する工程と、 該ゲート酸化層上にゲート電極（８、９）を形成する工
程と、 前記第２のチャネル型ＭＯＳトランジスタ形成領域を第
１のイオン注入阻止層（１０）を覆う工程と、 前記第１のイオン注入阻止層をマスクとして第１の導電
型の不純物をほぼ垂直にイオン注入する工程と、 前記第１のイオン注入阻止層を除去する工程と、 前記各ゲート電極の側壁に側壁絶縁層（１４、１５）を
形成する工程と、 前記第１のチャネル型ＭＯＳトランジスタ形成領域を第
２のイオン注入阻止層（１２）を覆う工程と、 前記第２のイオン注入阻止層をマスクとして、第２の導
電型の不純物を斜めにイオン注入し、さらに第２の導電
型の不純物をほぼ垂直にイオン注入する工程と、 前記第２のイオン注入阻止層を除去する工程と、 該イオン注入された半導体基板をアニールする工程とを
具備することを特徴とする半導体装置の製造方法。5. A first channel type MOS transistor and a second channel type MOS transistor opposite to the first channel type MOS transistor.
In a method of manufacturing a semiconductor device in which a transistor is manufactured on the same substrate, a step of forming a gate oxide layer (7) on a semiconductor substrate (1, 2, 3), and a gate electrode (8, 9) on the gate oxide layer. ) Is formed, a step of covering the second channel type MOS transistor formation region with a first ion implantation blocking layer (10), and a first conductivity type of the first conductivity type using the first ion implantation blocking layer as a mask. Ion-implanting impurities substantially vertically; removing the first ion-implantation blocking layer; forming sidewall insulating layers (14, 15) on the sidewalls of the gate electrodes; Covering the channel type MOS transistor formation region with the second ion implantation blocking layer (12), and using the second ion implantation blocking layer as a mask, obliquely ion-implanting the second conductivity type impurity, A step of ion-implanting second conductivity type impurities substantially vertically, a step of removing the second ion-implantation blocking layer, and a step of annealing the ion-implanted semiconductor substrate. Of manufacturing a semiconductor device.
タがＰチャネルＭＯＳトランジスタであり、前記第２の
チャネル型ＭＯＳトランジスタがＮチャネルＭＯＳトラ
ンジスタである請求項５に記載の半導体装置の製造方
法。6. The method of manufacturing a semiconductor device according to claim 5, wherein the first channel type MOS transistor is a P channel MOS transistor, and the second channel type MOS transistor is an N channel MOS transistor.
フォトレジスト層を具備する請求項６に記載の半導体装
置の製造方法。7. The method of manufacturing a semiconductor device according to claim 6, wherein each of the first and second ion implantation blocking layers comprises a photoresist layer.
３）上にゲート酸化層（７）を形成する工程と、 該ゲート酸化層上にゲート電極（８、９）を形成する工
程と、 該ゲート電極の側壁に側壁絶縁層（１４、１５）を形成
する工程と、 前記第１の導電型の反対の第２の導電型の不純物を斜め
にイオン注入し、さらに第２の導電型の不純物をほぼ垂
直にイオン注入する工程と、 該イオン注入された半導体基板をアニールする工程とを
具備する半導体装置の製造方法。8. A semiconductor substrate of a first conductivity type (1, 2,
3) forming a gate oxide layer (7) on the gate oxide layer, forming gate electrodes (8, 9) on the gate oxide layer, and forming sidewall insulating layers (14, 15) on the sidewalls of the gate electrode. Forming, obliquely ion-implanting an impurity of the second conductivity type opposite to the first conductivity type, and further ion-implanting the impurity of the second conductivity type substantially vertically; And a step of annealing the semiconductor substrate.
される不純物濃度は斜めに注入される不純物濃度より高
い請求項８に記載の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 8, wherein a concentration of impurities vertically injected in the ion implantation step is higher than a concentration of impurities obliquely implanted.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10761894A JPH07297397A (en) | 1994-04-23 | 1994-04-23 | Manufacture of semiconductor device |
| US08/426,650 US5614432A (en) | 1994-04-23 | 1995-04-21 | Method for manufacturing LDD type MIS device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10761894A JPH07297397A (en) | 1994-04-23 | 1994-04-23 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297397A true JPH07297397A (en) | 1995-11-10 |
Family
ID=14463747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10761894A Pending JPH07297397A (en) | 1994-04-23 | 1994-04-23 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297397A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1994-04-23 JP JP10761894A patent/JPH07297397A/en active Pending
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