JPH07273735A

JPH07273735A - 多重変換出力回路

Info

Publication number: JPH07273735A
Application number: JP5847394A
Authority: JP
Inventors: Kuniaki Murakoshi; 邦昭村越
Original assignee: Fujitsu Telecom Networks Ltd
Current assignee: Fujitsu Telecom Networks Ltd
Priority date: 1994-03-29
Filing date: 1994-03-29
Publication date: 1995-10-20

Abstract

(57)【要約】【目的】並列データを任意の順序に入れ換えてシリアル
に出力する多重変換出力回路に関し、回路規模を縮小で
きるとともに、装置内遅延を小さくすることが可能な、
多重変換出力回路を提供することを目的とする。【構成】複数のチャネル盤１_1,１_2,…_,１_nからのデー
タの順序を入れ換えてシリアルに出力する多重変換出力
回路において、アドレスメモリ２を備えて、一定周期で
シーケンシャルに読み出すことによって、設定された順
にアドレスを発生し、フレームパルス発生回路３を備え
て、このアドレスに応じて、各チャネル盤１_1,１_2,…_,
１_nにおけるデータの出力タイミングを指示するフレー
ムパルスを発生し、このフレームパルスに応じて各チャ
ネル盤１_1,１_2,…_,１_nからデータを読み出して出力す
るように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低速回路の並列データ
を任意の順序に入れ換えてシリアルに出力する多重変換
出力回路に関し、特に回路規模を縮小できるとともに、
装置内遅延を小さくすることが可能な、多重変換出力回
路に関するものである。

【０００２】多重装置においては、多重変換出力回路を
備えて、複数のチャネル盤から出力される低速データ
を、任意の順序に入れ換えてシリアルに出力することに
よって、各チャネル盤の出力データのクロスコネクトを
フレキシブルに行い、多重化部において、この出力信号
にさらにフレームヘッダを付加し高速化する等の処理を
行って、１．５Ｍｂ／ｓまたは６．３Ｍｂ／ｓ等の高速
回線に出力する。

【０００３】このような多重変換出力回路は、一般のビ
ルや事務所等に設置されるようになるのに伴って、装置
の小型化，低消費電力化と高性能化が要求されており、
そのため、回路規模を縮小するとともに、装置内遅延を
小さくできることが要求されている。

【０００４】

【従来の技術】図５は、従来の多重変換出力回路の概略
構成を示したものである。図中、１１ _1,１１_2,…，１１
_nはそれぞれチャネル盤であって、それぞれのチャネル
のデータを出力する。１２は多重変換出力回路であっ
て、チャネル盤１１_1,１１_2,…，１１_nの出力データの
順序を任意に入れ換えて、シリアル信号からなる変換デ
ータとして、図示されない多重化部へ入力する。

【０００５】また、多重変換出力回路１２において、１
３はフレームパルス発生回路であって、データの繰り返
し周期、例えば８ｋHzごとに、各チャネル盤１１_1,１１
_2,…，１１_nから、データを読み出すためのフレームパ
ルスＦＰ１，ＦＰ２，…，ＦＰｎを出力する。１４は受
信回路であって、各チャネル盤１１_1,１１_2,…，１１ _n
から読み出されるデータの受信処理を行う。

【０００６】１５，１６はそれぞれメモリ（ａ），メモ
リ（ｂ）であって、交互に、受信回路１４から出力され
るデータの書き込みと読み出しを行う。１７はカウンタ
であって、データの繰り返し周期、例えば８ｋHzごとに
リセットして、シーケンシャルに変化するアドレスを発
生する。１８はアドレスメモリであって、任意の順序に
データを出力するためのアドレスを、ソフト制御に基づ
いて発生する。

【０００７】１９は第１のセレクタであって、カウンタ
１７からのシーケンシャルな書き込みアドレスと、アド
レスメモリ１８からの任意の順序の読み出しアドレスと
を、８ｋHzごとに互いに逆の関係で切り換えて、それぞ
れメモリ１５，１６に供給する。２０は第２のセレクタ
であって、メモリ１５，１６からの読み出しデータを、
８ｋHzごとに交互に切り換えて出力する。

【０００８】図６は、従来の多重変換出力回路の動作を
説明するフローチャートである。フレームパルス発生回
路１３は、カウンタ１７からの、８ｋHzごとにシーケン
シャルに繰り返す値に基づいて、フレームパルスＦＰ
１，ＦＰ２，…，ＦＰｎを順次出力する。このフレーム
パルスに応じて、対応する各チャネル盤１１_1,１１
_2,…，１１_nから、それぞれのフレームパルスに同期し
て、データが順次シリアルに出力される。これらのデー
タは、受信回路１４において所定の受信処理を行われて
出力され、セレクタ１９を経て、カウンタ１７のカウン
ト値を格納アドレスとして、メモリ（ａ）１５とメモリ
（ｂ）１６に、８ｋHzごとに交互に格納される。

【０００９】一方、カウンタ１７のカウンタ値をアドレ
スとして、アドレスメモリ１８から、予め書き込まれて
いる読み出しアドレスを出力し、セレクタ１９を経て、
メモリ（ａ）１５とメモリ（ｂ）１６に、８ｋHzごとに
交互に供給することによって、メモリ（ａ）１５とメモ
リ（ｂ）１６に書き込まれているデータが、８ｋHzごと
に交互に読み出される。読み出されたデータは、セレク
タ２０を経て、シリアル信号からなる変換データとし
て、図示されない多重化部へ送られる。

【００１０】図７は、従来の多重変換出力回路の具体的
構成例を示したものであって、図５におけるカウンタ１
７，アドレスメモリ１８，セレクタ１９の部分を示し、
２１はアドレスメモリ１８のアドレス入力を切り換える
セレクタである。

【００１１】カウンタ１７は、クロック（ＣＬＫ）に応
じて、８ｋHzごとにシーケンシャルに繰り返すアドレス
を発生する。セレクタ２１は、カウンタ１７からのシー
ケンシャルアドレスＡと、ソフト制御によって与えられ
るアドレスＢとを、ソフト制御によるセレクト入力Ｓに
基づいて切り換えて出力Ｙを発生して、アドレスメモリ
１８にアドレス入力Ａi として与える。アドレスメモリ
１８は、アドレス入力Ａi に基づいて、ソフト制御によ
って与えられるデータＤi を読み出して、出力Ｄo を発
生する。

【００１２】セレクタ１９は、カウンタ１７から与えら
れるシーケンシャルアドレス１Ａ，２Ｂと、アドレスメ
モリ１８から与えられるアドレス１Ｂ，２Ａとを、８ｋ
Hzごとに与えられるセレクト信号Ｓに基づいてそれぞれ
切り換えて、メモリ（ａ）１５に対応するアドレス出力
１Ｙと、メモリ（ｂ）１６に対応するアドレス出力２Ｙ
とを発生する。

【００１３】

【発明が解決しようとする課題】従来の多重装置におけ
るデータ入力方式は、次のような点において問題を有す
るものであった。 (1) データ格納用のメモリが２面必要であり、またその
入出力切り換え用のセレクタが必要となるため、回路規
模が大きくなる。 (2) データの入力と出力との間の遅延が大きい。

【００１４】本発明は、このような従来技術の課題を解
決しようとするものであって、多重変換出力回路におい
て、回路規模を小さくできるとともに、装置内遅延が少
ない、多重変換出力回路を提供することを目的としてい
る。

【００１５】

【課題を解決するための手段】複数のチャネル盤からの
データの順序を入れ換えてシリアルに出力する多重変換
出力回路において、一定周期でシーケンシャルに読み出
すことによって、設定された順にアドレスを発生するア
ドレスメモリと、このアドレスに応じて、各チャネル盤
におけるデータの出力タイミングを指示するフレームパ
ルスを発生するフレームパルス発生回路とを備え、この
フレームパルスに応じて各チャネル盤からデータを読み
出して出力する。

【００１６】

【作用】図１は、本発明の原理的構成を示したものであ
る。多重変換出力回路においては、複数のチャネル盤１
_1,１_2,…_,１_nからのデータの順序を入れ換えてシリア
ルに出力する。

【００１７】この場合に、アドレスメモリ２を備えて、
一定周期でシーケンシャルに読み出すことによって、設
定された順にアドレスを発生する。またフレームパルス
発生回路３を備えて、このアドレスに応じてフレームパ
ルスを発生することによって、各チャネル盤１_1,１_2,…
_,１_nにおけるデータの出力タイミングを指示する。そ
して、このフレームパルスに応じて各チャネル盤１_1,１
_2,…_,１_nからデータを読み出すことによって、シリア
ルに出力する。

【００１８】本発明によれば、複数のチャネル盤からの
データの順序を入れ換えてシリアルに出力する際に、メ
モリとその入出力切り換え用のセレクタを必要としない
ので、回路規模を縮小することができるとともに、メモ
リを使用しないので、データの入力と出力との間の遅延
が少ない。

【００１９】

【実施例】図２は、本発明の一実施例を示したものであ
って、図５におけると同じものを同じ番号で示してい
る。また、図３は、本発明の多重変換出力回路の動作を
説明するフローチャートである。以下、図２および図３
に基づいて、本発明の一実施例を説明する。

【００２０】多重変換出力回路１２において、受信回路
１４は、各チャネル盤１１_1,１１_2,…，１１_nから読み
出されるデータの受信処理を行って、シリアル信号から
なる変換データを発生して、図示されない多重化部へ入
力する。カウンタ１７は、データの繰り返し周期、例え
ば８ｋHzごとにリセットして、シーケンシャルに変化す
るアドレスを発生する。アドレスメモリ１８は、カウン
タ１７のシーケンシャルアドレスに応じて、ソフト制御
に基づいて予め書き込まれている読み出しアドレスを発
生する。

【００２１】フレームパルス発生回路１３は、アドレス
メモリ１８からの読み出しアドレスに基づいて、各チャ
ネル盤１１_1,１１_2,…，１１_nから、８ｋHzごとにデー
タを読み出すための、フレームパルスＦＰ１，ＦＰ２，
…，ＦＰｎを出力する。これによって各チャネル盤１１
_1,１１_2,…_,１１_nは、指定された順序に読み出しデー
タを出力する。

【００２２】図４は、本発明における多重変換出力回路
の具体的構成例を示したものであって、図２におけるカ
ウンタ１７，アドレスメモリ１８の部分を示し、２１は
アドレスメモリ１８のアドレス入力を切り換えるセレク
タである。

【００２３】カウンタ１７は、クロック（ＣＬＫ）に応
じて、８ｋHzごとにシーケンシャルに繰り返すアドレス
を発生する。セレクタ２１は、カウンタ１７からのシー
ケンシャルアドレスＡと、ソフト制御によって与えられ
るアドレスＢとを、ソフト制御によるセレクト入力Ｓに
基づいて切り換えて出力Ｙを発生して、アドレスメモリ
１８に、アドレス入力Ａi として与える。アドレスメモ
リ１８は、アドレス入力Ａi に基づいて、ソフト制御に
よって与えられたデータＤi を読み出して、出力Ｄo を
発生して、図２に示されたフレームパルス発生回路１３
に供給する。

【００２４】本発明のデータ出力方式においては、予め
設定されているアドレスに応じて、チャネル盤からデー
タを読み出して出力することによって、データのクロス
コネクトを行うので、従来の多重変換出力回路のよう
に、メモリおよびその入出力切り換え用のセレクタを必
要としない。

【００２５】

【発明の効果】以上説明したように本発明によれば、多
重装置に対するデータ出力方式において、回路規模を小
さくすることができるとともに、装置内遅延を少なくす
ることが可能である。本発明によれば、多重変換出力回
路の小型化，低消費電力化を実現し、高性能化を達成す
ることができる。

【図面の簡単な説明】

【図１】本発明の原理的構成を示す図である。

【図２】本発明の一実施例を示す図である。

【図３】本発明の多重変換出力回路の動作を説明するフ
ローチャートである。

【図４】本発明における多重変換出力回路の具体的構成
例を示す図である。

【図５】従来の多重変換出力回路の概略構成を示す図で
ある。

【図６】従来の多重変換出力回路の動作を説明するフロ
ーチャートである。

【図７】従来の多重変換出力回路の具体的構成例を示す
図である。

【符号の説明】

１_1,１_2,…_,１_n チャネル盤２アドレスメモリ３フレームパルス発生回路

Claims

【特許請求の範囲】

【請求項１】複数のチャネル盤（１_1,１_2,…_,１_n）
からのデータの順序を入れ換えてシリアルに出力する多
重変換出力回路において、一定周期でシーケンシャルに読み出すことによって、設
定された順にアドレスを発生するアドレスメモリ（２）
と、該アドレスに応じて、前記各チャネル盤（１_1,１_2,…_,
１_n）におけるデータの出力タイミングを指示するフレ
ームパルスを発生するフレームパルス発生回路（３）と
を備え、該フレームパルスに応じて前記各チャネル盤（１_1,１_2,
…_,１_n）からデータを読み出して出力することを特徴
とする多重変換出力回路。