JPH07254296A - 冗長メモリエレメントの使用率をチェックする集積回路 - Google Patents

冗長メモリエレメントの使用率をチェックする集積回路

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JPH07254296A
JPH07254296A JP6304900A JP30490094A JPH07254296A JP H07254296 A JPH07254296 A JP H07254296A JP 6304900 A JP6304900 A JP 6304900A JP 30490094 A JP30490094 A JP 30490094A JP H07254296 A JPH07254296 A JP H07254296A
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memory
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    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【目的】 半導体メモリデバイス中の冗長メモリエレメ
ントの使用率をチェックする集積回路の提供。 【構成】 冗長回路は各々が欠陥メモリエレメントのア
ドレスを記憶するプログラム可能型不揮発性メモリレジ
スタ(1) を含み、その記憶するアドレスと供給されたア
ドレス信号(A0-An) が一致すると冗長選択信号(RS)を生
成し、また冗長回路の組合せ回路手段(3,9) は信号(A0-
An) を供給されレジスタ(1) に抑止信号(DIS')を供給
し、信号(A0-An) がプログラムされないレジスタ(1) の
記憶するアドレスと一致すると冗長選択信号(RS)の生成
を抑止し、制御信号(CHKN)の制御する多重化回路手段(1
1)は、信号(CHKN)が起動していると信号(RS)を出力パッ
ド(17)に伝送し、また信号(CHKN)は信号(DIS')の生成が
起動しているとそれを妨げる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリデバイス
中の冗長メモリエレメントの使用率をチェックするため
の集積回路に関する。
【０００２】
【従来の技術】半導体メモリの製造過程では、メモリマ
トリクス中のある限定された数のメモリエレメントが不
良となる欠陥にしばしば遭遇する。この種の欠陥が確率
の高い理由は、半導体メモリデバイスではチップ面積の
殆ど大部分がメモリマトリクスによって占められ、しか
も製造過程の特性が通常一定の限界内に留まるのは周辺
回路においてではなくメモリマトリクスにおいてであ
る、というところに在る。
【０００３】数百万という多数のうちの限られた数の欠
陥マトリクスメモリの存在により、全チップが強制的に
排除されることを避けて製造工程の歩留りを向上させる
ために、通常「冗長メモリエレメント」<"redundancy m
emory elements">と呼ばれるある一定数の余分なメモリ
エレメントを製造時に設けて置く技術は既知であって、
これらの冗長メモリエレメントはメモリデバイスの試験
過程で欠陥ありと判明したものと置き換えるのに使用さ
れる；集積化されたコンポネントが必然的に具備してい
るべき選択回路（複数）は、上述のような欠陥のある<d
efective> マトリクス・メモリエレメントを冗長メモリ
エレメントと機能的に置き換えるもので、それを総称し
て「冗長回路」<"redundancy circuitry">と名付け、ま
た冗長メモリエレメントとこの回路とをセットにして簡
単に「冗長度」<"redundancy">という。
【０００４】冗長回路は、欠陥のあるマトリクス・メモ
リエレメントに対応するそれらのアドレス形態を記憶す
るのに適するプログラム可能型不揮発性メモリレジスタ
を含む；そのようなレジスタはメモリデバイス試験の全
過程で一度だけプログラムされ、そこに記憶される情報
は電源が断になったときも保持されていなければならな
い。
【０００５】従って、各不揮発性メモリレジスタは多数
のプログラム可能型メモリセルで構成され、その数はマ
トリクス・メモリエレメントを選択させるアドレスビッ
ト数に少なくとも等しくなければならない。従ってメモ
リレジスタの各メモリセルは欠陥のあるマトリクス・メ
モリエレメントに対応するアドレス形態の特定のアドレ
スビットの論理状態を記憶することに専念する、そして
それは、少なくとも１つのプログラム可能型不揮発性メ
モリエレメントと、メモリエレメントをプログラムする
ための回路と、メモリエレメントに記憶されている情報
を読み出すための回路と、その情報をそのメモリセルに
連携するアドレスビットのその時点での論理状態と比較
するための回路とを含む。
【０００６】しかし、未使用の冗長メモリエレメントに
連携する未だプログラムされていない不揮発性メモリレ
ジスタといえども、ある特定のアドレス形態を記憶して
いるから、換言すればメモリセルが未だプログラムされ
ていない状態に対応する特定のアドレス形態を記憶して
いるから、欠陥のないマトリクス・メモリエレメントが
アドレスされ、そのアドレスは未だプログラムされてい
ないメモリレジスタ内のメモリセルの論理形態と一致し
ているときには、該未だプログラムされていないメモリ
レジスタに連携する冗長メモリエレメントが、該欠陥の
ないマトリクス・メモリエレメントの代わりに選択され
るであろう。１つのメモリデバイス中でもし２つ又はそ
れ以上の冗長メモリエレメントが未使用であるならば、
不揮発性メモリレジスタの全メモリセルに対して未だプ
ログラムされていない状態というのは同一であるから、
そのアドレスが未だプログラムされていないメモリセル
の状態と一致する不揮発性メモリエレメントにアドレス
することによって、上記２つ又はそれ以上の冗長メモリ
エレメントが同時に選択されることになる。
【０００７】そのような許してはならない同時選択を防
止するため、各不揮発性メモリレジスタには更に別のプ
ログラム可能型メモリセル（「監視メモリセル」又は
「制御メモリセル」と呼ばれるもの）を設けることによ
り、連携する冗長メモリエレメントの選択はそれがプロ
グラムされている場合にのみ許されるようにする。しか
しこのことは全チップ面積の相当な増大をもたらす。
【０００８】製造工程の、すなわちメモリデバイス・チ
ップの所与の組立ロットの、欠陥が生起する程度を評価
するために、欠陥のあるマトリクス・メモリエレメント
と置き換えるのに既に幾つの冗長メモリエレメントが使
用されたかを知ることは、換言すれば「資源チェック」
<"resources check"> を実行することは、有益である。
【０００９】既知の技術によれば、このことはメモリデ
バイスを特定の試験モードに置くことにより実現され、
その試験モードでは不揮発性メモリレジスタが生成する
冗長メモリエレメントに対するすべての選択信号を論理
和(OR)で結合してその結果の信号をメモリデバイスの出
力パッドを駆動する出力バッファに供給する；次にメモ
リデバイスはすべての可能なアドレス形態を順次供給さ
れる；冗長メモリエレメントにより既に置き換えられた
欠陥のあるマトリクス・メモリエレメントに対応するア
ドレス形態がメモリデバイスに供給される度毎に、対応
する不揮発性レジスタは冗長メモリエレメントに対する
選択信号を起動させ、それが生起したことは上記出力パ
ッドの論理状態を感知することにより試験機が検出する
であろう。メモリデバイスに供給される現在のアドレス
形態が其処に記憶されているものと一致する場合に限
り、もしそれぞれの監視メモリセルがプログラムされて
いるならば、所与の不揮発性メモリレジスタが対応の選
択信号を起動させる。
【００１０】あらゆる可能なアドレス形態が数百万にも
及ぶことのある密度の高いメモリデバイスにとっては特
にこれは長たらしい手順である；のみならず、試験機は
出力パッドがその論理状態を変更する回数を絶えず監視
していなければならない。
【００１１】本出願の出願人により同じく出願中のヨー
ロッパ特許出願第93830491.2号には冗長回路が記載され
ており、それは不揮発性メモリレジスタ中に監視メモリ
セルを必要としないものである；プログラムされていな
い不揮発性メモリレジスタに記憶されている論理状態と
一致するアドレス形態がメモリデバイスに供給される度
毎に冗長メモリエレメントに対する選択信号の起動を抑
止する抑止信号を用いることにより、それは達成され
る。
【００１２】
【発明が解決しようとする課題】以上述べた技術の現状
から観て、本発明の目的は半導体メモリデバイス中の冗
長メモリエレメントの利用率をチェックする集積回路を
実現することであって、それは不揮発性メモリレジスタ
に監視メモリセルが設けられていない冗長回路と共に使
用されるのに適するもので、資源チェック動作を実行す
る試験機が必要とする時間を減少させる。
【００１３】本発明によれば上記の目的は、半導体メモ
リデバイス中の冗長メモリエレメントの使用率をチェッ
クするための、メモリエレメントのマトリクスと冗長回
路とを有して成る集積回路であって、該冗長回路は複数
のプログラム可能型不揮発性メモリレジスタを含み、該
不揮発性メモリレジスタの各々は、マトリクス中の欠陥
のあるメモリエレメント、すなわち不揮発性レジスタに
連携する冗長メモリエレメントで置き換えなければなら
ないメモリエレメント、のアドレスを記憶するようにプ
ログラムすることができるものであり、且つ上記不揮発
性レジスタの各々はアドレス信号を供給されて、該アド
レス信号が其処に記憶されているアドレスと一致すると
きには、連携する冗長メモリエレメントの選択のために
冗長選択信号を生成するものであり、また、上記冗長回
路は組合せ回路手段を含み、該組合せ回路手段は上記ア
ドレス信号を供給され、及び不揮発性メモリレジスタに
抑止信号を供給し、該抑止信号は、上記アドレス信号が
プログラムされていない不揮発性メモリレジスタに記憶
されているアドレスと一致するときには、それぞれの冗
長選択信号の生成を抑止するものである集積回路におい
て、該集積回路はメモリデバイスの制御回路が生成する
制御信号により制御される多重化回路手段を有して成
り、該多重化回路手段は、上記制御信号が起動している
とき、上記冗長選択信号をメモリデバイスの出力パッド
に伝送するためのものであり、上記制御信号は上記組合
せ回路手段にも供給されて、上記抑止信号の生成が起動
している時にはそれを妨げるものであることを特徴とす
ることにより達成される。
【００１４】本発明により試験機としては、冗長回路の
プログラムされていない不揮発性メモリレジスタに記憶
されているアドレスと一致するアドレス形態を該メモリ
デバイスに供給することのみによって、且つメモリデバ
イスの出力パッドの論理状態を感知することによって、
メモリデバイスの「資源チェック」動作を実行すること
ができる。こうして「資源チェック」を実行するのに要
する時間は、あらゆる可能なアドレス形態をメモリデバ
イスに順次供給する必要がないのだから、大幅に減少す
る。既に述べたように「資源チェック」は冗長メモリエ
レメントの平均使用率に関する統計解析及びそれに基づ
く冗長メモリエレメント数の最適化のための欠陥生起の
技術的程度を評価するのに有益であり、局所的な臨界状
態の存在を解析するのにも有益である。
【００１５】
【実施例】以下に本発明の特徴を２つの特定の実施例に
ついて図面を用いて詳細に説明する。
【００１６】図１に本発明の１番目の実施例の半導体メ
モリデバイスを示す。これはメモリデバイス・チップ中
に集積されて複数の不揮発性メモリレジスタ１を含む冗
長回路を有し、該メモリレジスタの各々はそれぞれの冗
長メモリエレメント（図示されていない）に連携してい
る。
【００１７】冗長メモリエレメントの行（語のライン）
か又は列（ビットのライン）が存在するか、或いは行と
列との双方が存在する冗長度の実際の設定では、各不揮
発性メモリレジスタ１はそれぞれの冗長行か冗長列かに
連携している。しかしこのことは本発明には無関係であ
り、以下の記述では各不揮発性メモリレジスタ１は冗長
メモリエレメントに連携しているものとする。
【００１８】又やはり図１に示すように、各不揮発性メ
モリレジスタ１にはアドレス信号バスADD から受け取る
アドレス信号A0-An が供給される；アドレス信号バスAD
D は、メモリマトリクス中の特定のメモリエレメントを
選択するために（図示されていない）復号回路にもそれ
を供給している。
【００１９】図２に示すように、各不揮発性メモリレジ
スタ１は複数のプログラム可能型不揮発性メモリセルMC
0-MCn を有し、該セルMC0-MCn の各々にアドレス信号A0
-Anのうちの１つが供給される、また該セルMC0-MCn の
各々は図３に示すように既知のやり方で、少なくとも１
つのプログラム可能型不揮発性メモリエレメント６と、
該メモリエレメント６にプログラムするための１番目の
回路５と、不揮発性メモリエレメント６に記憶されてい
る情報を読み出すための２番目の回路７と、その情報を
それぞれのアドレス信号A0-An の現在の論理状態と比較
するための３番目の回路８とを有する。ある所与の不揮
発性メモリレジスタ１のすべてのメモリセルMC0-MCn に
は、メモリデバイスの制御回路４が供給する信号PGM
（図１には示されていない）も供給されてメモリエレメ
ント６のプログラミングができるようにしてある；異な
る不揮発性メモリレジスタ１にはそれぞれ異なる信号PG
M が供給されるので、１つのレジスタ１は一時にプログ
ラム可能である。各メモリセルMC0-MCn は１つの出力信
号CMP0-CMPn を持ち、該出力信号は、それぞれのアドレ
ス信号A0-An の現在の論理状態がセルMC0-MCn の不揮発
性メモリエレメント６に記憶されている論理状態と一致
する度ごとに起動する。
【００２０】各不揮発性メモリレジスタ１は更に冗長メ
モリエレメント選択回路２を有し、この回路２には信号
CMP0-CMPn がすべて供給されて、１つの冗長メモリエレ
メントを選択するため及び欠陥のある<defective> マト
リクス・メモリエレメントでそのアドレスが不揮発性メ
モリレジスタ１に記憶されているアドレス形態と一致す
るものを除外する<deselect>ために用いられる信号RSを
生成する。
【００２１】冗長回路はまた、アドレス信号A0-An の供
給される組合せ<combinatorial> 回路を有して信号DIS
を生成し、該信号DIS はNANDゲート９の１つの入力を形
成する；NANDゲート９の２番目の入力には制御回路４の
生成する信号CHKNが供給される。NANDゲート９の出力信
号DIS'が、不揮発性メモリレジスタ１の冗長メモリエレ
メント選択回路２のすべてに供給される。
【００２２】不揮発性メモリレジスタ１のすべての出力
信号RSは一纏め<grouped together>にして冗長選択信号
バスRSBUS を形成する；このバスは通常はメモリデバイ
ス中に設けられ、そこで不揮発性レジスタ１からメモリ
マトリクス10へとラン<run>してそれにより冗長メモリ
エレメントが物理的に得られる。
【００２３】冗長選択信号バスRSBUS は多重化<multipl
exing>回路11の１番目の入力チャネルにも供給する；多
重化回路11の２番目の入力チャネルは既知の感知<sensi
ng>回路12の生成するすべての信号を一纏めにしたデー
タ読み出しバスRDBUS によって供給される；感知回路12
は、メモリデバイスが読み出し動作のときにアドレスさ
れたメモリエレメント中に記憶されている情報を読み出
すために用いられる。多重化回路11の出力チャネルが出
力データバスODBUS に接続され、この出力データバスOD
BUS はバッファ回路13に供給する； ODBUS中の各信号は
バッファ回路13中のそれぞれの出力バッファに供給す
る；各出力バッファはメモリデータのそれぞれの出力パ
ッド17を駆動する。信号CHKNも多重化回路11のための制
御信号を構成する：CHKNが起動しているときには、多重
化回路11の出力チャネルは選択信号バスRSBUS がバッフ
ァ回路13に伝送されるように１番目の入力チャネルに接
続される；反対にCHKNが起動していないときには、多重
化回路11の出力チャネルはデータ読み出しバスRDBUS が
バッファ回路に伝送されるように２番目の入力チャネル
に接続される。
【００２４】メモリデバイスの製造工程の最後に、すべ
ての不揮発性メモリレジスタ１のメモリセルMC0-MCn 内
に含まれるプログラム可能型不揮発性メモリエレメント
６のすべてが、よく知られており明確に規定された論理
状態、すなわち処女状態或いはプログラムされていない
状態にある。
【００２５】メモリデバイスの試験の過程で、欠陥のあ
るマトリクス・メモリエレメントに対応するアドレス形
態が、それぞれの不揮発性メモリレジスタ１内へプログ
ラムされる；欠陥のあるマトリクス・メモリエレメント
に出会う度毎に試験機はメモリデバイスを、制御回路４
が１つの信号PGM を起動させて所与の不揮発性メモリレ
ジスタ１のメモリセルMC0-MCn のプログラミングが可能
となるような条件下に置く；上記欠陥のあるマトリクス
・メモリエレメントにアドレスしようとするすべての引
き続く意図は、このようなやり方で自動的に冗長メモリ
エレメントにアドレスされることとなろう。この局面の
最後に幾つかの冗長メモリエレメントは未使用のままで
ある可能性もあり、従ってそのとき連携する不揮発性メ
モリレジスタ１も未使用のままである。
【００２６】メモリが通常の読み出し状態で動作してい
るとき、制御回路４は信号CHKNを論理高のレベルに維持
する；そのような条件下では、NANDゲート９の出力にあ
る信号DIS'の論理状態は後で説明するように信号DIS の
論理状態に依存する；多重化回路11の出力チャネルは２
番目の入力チャネルに接続される、すなわち出力データ
バスODBUS はデータ読み出しバスRDBUS に接続され、従
ってアドレスされたマトリクス・メモリエレメントに記
憶され感知回路12の読み出すデータはバッファ回路13に
転送され、次いでそれぞれの出力パッド17に転送され
る。もし欠陥のあるマトリクス・メモリエレメントがア
ドレスされたら、試験中にそのアドレスがプログラムさ
れた不揮発性レジスタ１はそのようなアドレスを認識し
て信号RSを起動させ、該欠陥のあるマトリクス・メモリ
エレメントを除外し、同時に冗長メモリエレメントを選
択する。もしメモリデバイスに供給される現在のアドレ
ス形態がプログラムされていない不揮発性メモリレジス
タに記憶されているアドレスと一致するなら、組合せ回
路３がその事象を認識し信号DIS を起動する；次いでこ
れが信号DIS'を起動させて、すべての信号RSの起動を抑
制する。このことが、もしメモリデバイス中に２つ又は
それ以上のプログラムされていない不揮発性メモリレジ
スタ１が存在するならば連携する冗長メモリエレメント
の同時に選択されることを防止する。
【００２７】もしメモリデバイスに対して「資源チェッ
ク」<"resources check"> を実行することが望ましいな
らば、これを試験環境<testing environment> に投入し
なければならない；試験機はメモリデバイスを特定の試
験モードに置き、其処で制御回路４が信号CHKNを論理低
の状態に持って行く；それにより信号DIS'が信号DISの
状態とは無関係に論理低の状態にさせられ且つ多重化回
路11の出力チャネルが冗長選択信号バスRSBUS に接続さ
せられる。次いでメモリデバイスはプログラムされてい
ない不揮発性レジスタ１に記憶されている論理状態と一
致するアドレス形態A0-An を供給される。もし組合せ回
路３がそのようなアドレス形態を認識したとしても、信
号DIS'の起動は抑止される；従って、未使用の冗長メモ
リエレメントに連携するすべての不揮発性レジスタ１が
それぞれの信号RSを起動させるであろう；そうではな
く、欠陥のあるマトリクス・メモリエレメントと置き換
えるために既に利用された冗長メモリエレメントに連携
しているプログラムされた不揮発性レジスタ１は、それ
ぞれの信号RSを起動させないであろう。従って、バスRS
BUS 中で起動した信号の数は未使用の冗長メモリエレメ
ントの数に対応する。CHKN信号の起動が多重化回路11の
出力チャネルをバスRSBUS に接続させたのだから、これ
はバッファ回路13に伝送されるであろう、従って出力パ
ッド17に伝送されるであろう。それ故に、バスRSBUS 中
の各信号はそれぞれの出力パッド17に連携し、従って試
験機にとっては出力パッド17の論理状態を感知して、ど
れがメモリデバイス中に存在する未使用の冗長メモリエ
レメントで、それは幾つあるかを知ることができるので
ある。
【００２８】茲に述べた実施例では ODBUS中の信号の数
は RSBUS中の信号の数に少なくとも等しくなければなら
ない、すなわち冗長メモリエレメントの数に等しくなけ
ればならない。しかし僅かな変更によって、冗長メモリ
エレメントの数がメモリデバイスの ODBUS中で利用でき
る信号の数より多い場合にも、本発明の構造を利用する
ことができる；これは例えば RSBUSを２つの別個のバス
に分割し、３つの入力チャネルをもつ多重化回路を用い
ることにより可能である；どちらの入力チャネルを出力
チャネルに（従って ODBUSに）接続しなければならない
かという選択のために、制御回路４はこの場合、単一の
信号CHKNの代わりに２つの別個の信号を多重化回路に供
給しなければならない。「資源チェック」動作を実行す
るには、２つの冗長選択信号バスの信号が順次バッファ
回路13に供給される。
【００２９】図４に本発明の２番目の実施例が示され
る。これはメモリマトリクスが個別にアドレス可能なセ
クターに分割されているメモリデバイスに適するもので
ある：このようなアーキテクチャーは例えばフラッシュ
EEPROMデバイスで使用される。各セクターに冗長メモリ
エレメントが設けられる；欠陥のあるマトリクス・メモ
リエレメントの取り換え可能な最大数を示す補償<repar
ability>率を上げるため、従って工程歩留りを上げるた
めに、所与のセクター内の欠陥のあるマトリクス・メモ
リエレメントを冗長メモリエレメントと機能的に置き換
えることが、他のセクターの同一アドレスを持つ欠陥の
ないマトリクス・メモリエレメントも同時に置き換えさ
せることなく可能となる。これは各セクターにそれぞれ
の不揮発性メモリレジスタのセット14を設け、冗長メモ
リエレメントの選択をセクター・アドレスの復号に委ね
ることにより得られる。
【００３０】図４に示すように、各セット14は同数の不
揮発性メモリレジスタ１を有し、それにアドレス信号A0
-An が供給され、各セクター内の特定のマトリクス・メ
モリエレメントの選択のためにそれは更に復号回路（図
示されていない）にも供給される。所与のセットの不揮
発性メモリレジスタ１のすべての出力信号RSは一纏めに
して局所冗長選択信号バスRSBUS'を形成し、それは多重
化スイッチ16の入力チャネルに供給される；多重化スイ
ッチ16の出力チャネルは前の実施例の記述中に既に現れ
ている冗長選択信号バスRSBUS に接続される。各多重化
スイッチ16はセクター・アドレス復号及び選択回路15の
供給する信号SSにより制御され、該セクター・アドレス
復号及び選択回路15にはアドレス信号バスADD から受け
取るセクター・アドレス信号An+1-Ak が供給されるので
ある。
【００３１】「資源チェック」をしている間、制御回路
４は信号CHKNを論理低の状態に持って行き、従って信号
DIS'の起動は防止される；多重化回路11はバスRSBUS を
バスODBUS に接続し、従ってバッファ回路13に接続す
る。
【００３２】次いでメモリデバイスにはアドレス形態が
供給され、このアドレス形態では、アドレス信号A0-An
がプログラムされていない不揮発性レジスタ１に記憶さ
れている論理状態と同じ論理状態にある；従ってすべて
のセット14中のすべてのプログラムされていない不揮発
性レジスタ１はその出力信号RSを起動させる；セクター
・アドレス信号An+1-Ak は一時に別のセクターにアドレ
スするよう順次変更され、唯１つのRSBUS'のみがそれぞ
れの多重化スイッチ16を介してRSBUS に接続される。こ
うして出力パッド17の論理状態を感知することにより、
各セクター中の冗長メモリエレメントのうち、欠陥のあ
るマトリクス・メモリデバイスを置き換えるのに未だ使
用されていないのはどれで、それは幾つあるかを知るこ
とができるのである。
【図面の簡単な説明】
【図１】図１は、本発明の最初の実施例による集積回路
を持つ半導体メモリデバイスの一部の電気的概略系統図
である。
【図２】図２は、図１の半導体メモリデバイスの冗長回
路のための不揮発性メモリレジスタの電気的概略系統図
である。
【図３】図３は、図２の不揮発性メモリレジスタのメモ
リセルの概略系統図である。
【図４】図４は、本発明の２番目の実施例による集積回
路を持つ半導体メモリデバイスの一部の電気的概略系統
図である。
【符号の説明】
１ 不揮発性メモリレジスタ ２ 冗長メモリエレメント選択回路 ３ 組合せ回路 ４ 制御回路 ５ プログラム可能型不揮発性メモリエレメント６にプ
ログラムするための１番目の回路 ６ プログラム可能型不揮発性メモリエレメント ７ 不揮発性メモリエレメント６に記憶されている情報
を読み出すための２番目の回路 ８ 回路７の読み出す情報をそれぞれのアドレス信号の
現在の論理状態と比較するための３番目の回路 ９ NANDゲート 10 メモリマトリクス 11 多重化回路 12 感知回路 13 バッファ回路 14 不揮発性メモリレジスタのセット 15 セクター・アドレス復号及び選択回路 16 多重化スイッチ 17 出力パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ マッカローネ イタリア国 パビア イ−27030 パレス トロ ヴィア フォルナス ８

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリデバイス中の冗長メモリエ
    レメントの使用率をチェックするための、メモリエレメ
    ントのマトリクスと冗長回路とを有して成る集積回路で
    あって、 該冗長回路は複数のプログラム可能型不揮発性メモリレ
    ジスタ(1) を含み、該不揮発性メモリレジスタ(1) の各
    々は、マトリクス中の欠陥のあるメモリエレメント、す
    なわち不揮発性レジスタ(1) に連携する冗長メモリエレ
    メントで置き換えなければならないメモリエレメント、
    のアドレスを記憶するようにプログラムすることができ
    るものであり、且つ上記不揮発性レジスタの各々はアド
    レス信号(A0-An) を供給されて、該アドレス信号(A0-A
    n) が其処に記憶されているアドレスと一致するときに
    は、連携する冗長メモリエレメントの選択のために冗長
    選択信号(RS)を生成するものであり、 また、上記冗長回路は組合せ回路手段(3,9) を含み、該
    組合せ回路手段は上記アドレス信号(A0-An) を供給さ
    れ、及び不揮発性メモリレジスタ(1) に抑止信号(DIS')
    を供給し、該抑止信号(DIS')は、上記アドレス信号(A0-
    An) がプログラムされていない不揮発性メモリレジスタ
    (1) に記憶されているアドレスと一致するときには、そ
    れぞれの冗長選択信号(RS)の生成を抑止するものである
    集積回路において、 該集積回路は、メモリデバイスの制御回路(4) が生成す
    る制御信号(CHKN)により制御される多重化回路手段(11)
    を有して成り、 該多重化回路手段(11)は、上記制御信号(CHKN)が起動し
    ているとき、上記冗長選択信号(RS)をメモリデバイスの
    出力パッド(17)に伝送するためのものであり、 上記制御信号(CHKN)は上記組合せ回路手段(3,9) にも供
    給されて、上記抑止信号(DIS')の生成が起動している時
    にはそれを妨げるものであることを特徴とする集積回
    路。
  2. 【請求項２】 上記制御信号(CHKN)が停止していると
    き、上記多重化回路手段(11)は上記出力パッド(17)に、
    マトリクス中のメモリエレメントを読み出すために感知
    回路(12)が生成する信号(RDBUS) を伝送することを特徴
    とする請求項１に記載の集積回路。
  3. 【請求項３】 上記メモリエレメントのマトリクスは個
    別にアドレスすることのできるマトリクス・セクターに
    分割され、その各セクターには冗長回路中のそれぞれの
    不揮発性メモリレジスタ(1) に連携するそれぞれの冗長
    メモリエレメントが設けられている請求項１に記載の集
    積回路において、 該集積回路はセクター選択回路手段(15)を有して成り、 該セクター選択回路手段(15)は、セクター・アドレス信
    号(An+1-Ak) を供給され且つスイッチング手段(16)を制
    御するセクター選択信号(SS)を生成し、 該スイッチング手段(16)は上記冗長選択信号(RS)をすべ
    て供給され且つ現在アドレスされているセクターの冗長
    メモリエレメントに連携する不揮発性メモリレジスタ
    (1) の生成する１組の上記冗長選択信号(RS)を上記多重
    化回路手段(11)に供給することを特徴とする集積回路。
  4. 【請求項４】 各プログラム可能型不揮発性メモリレジ
    スタ(1) は、上記アドレス信号(A0-An) の数に等しい数
    のプログラム可能型メモリセル(MC0-MCn) を含み、 各メモリセル(MC0-MCn) は、上記アドレス信号の論理状
    態がメモリセル(MC0-MCn) に記憶されている論理状態に
    対応するときに、１つのアドレス信号が供給されて出力
    信号(CMP0-CMPn) を生成し、 各不揮発性メモリレジスタ(1) は更に選択回路手段(2)
    を含み、 該選択回路手段(2) は、上記冗長選択信号(RS)を生成す
    るために、メモリセル(MC0-MCn) の出力信号(CMP0-CMP
    n) を供給され、また、上記冗長選択信号(RS)の生成が
    起動している時にはそれを妨げる上記抑止信号(DIS')も
    供給されることを特徴とする請求項１又は２に記載の集
    積回路。
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