JPH07249360A

JPH07249360A - スイッチング装置を操作するための制御装置

Info

Publication number: JPH07249360A
Application number: JP6307212A
Authority: JP
Inventors: Klaus Bott; ボットクラウス; Bernd Schukraft; シュークラフトベルント
Original assignee: LANDIS and GEAR BUSINESS SAPOOTO AG; Landis and Gyr Bussiness Support AG
Current assignee: LANDIS and GEAR BUSINESS SAPOOTO AG; Electrowatt Technology Innovation AG
Priority date: 1993-12-24
Filing date: 1994-12-12
Publication date: 1995-09-26
Also published as: US5497380A; EP0660044B1; DE59302293D1; EP0660044A1

Abstract

(57)【要約】【目的】低電圧信号の形で印加される負荷をオンオフ
切り替えするスイッチング装置の状態に関する情報を簡
単かつ確実な方法で検出して処理し、制御論理装置へ伝
達する。【構成】信号線ＭＬ１、ＭＬ２上でアナログ低電圧信
号Ｖ１、Ｖ２の形で現れるスイッチング装置２．１、
２．２の状態に関する情報が回路ブロック４にパラレル
に供給され、所定の時点で所定の電圧レベルに従って
「０」または「１」の２値の値としてデジタル化され
て、シリアルに制御論理装置１へ伝達される。信号線は
それぞれカップリング素子３．１、３．２を介して回路
ブロック４と接続される。スイッチング装置の閉成状態
においては回路ブロックの対応する入力には交流波形の
信号電圧が、またスイッチング装置の開放状態において
は均一な形状の信号電圧が印加される。同期化装置８に
よって交流形状の信号電圧がゼロ点電圧Ｇと明瞭に区別
されるそれぞれの時点においてデジタル化が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スイッチング装置を操
作するための制御装置、更に詳細には、複数のスイッチ
ング装置を操作するためのタイマ装置および制御論理装
置を有する制御装置に関する。

【０００２】

【従来の技術】この種の装置は、例えばオイルおよびガ
ス燃焼装置のバーナーおよび点火装置を制御しかつ監視
するため、並びに燃料弁や換気フラップなどのアクチュ
エータのスイッチを監視するために使用されている。そ
の場合、マイクロプロセッサが回路電圧を導く信号線を
介して供給される情報を解析し、対応した制御命令を出
力する。特にオイルバーナーおよびガスバーナーの作動
時並びに運転時要求される安全性のために、例えば燃料
弁など安全技術上問題となる負荷を切り替えるスイッチ
ング装置をオフにできるかを頻繁に検査して、危険な状
況が発生する前に、スイッチング装置の誤動作を検出す
るようにしている。

【０００３】ＤＥ−ＰＳ３０４４０４７Ｃ２と優先日が
それより前のＤＥ−ＰＳ３０４１５２１Ｃ２からは請求
項１の前文に記載のオイルバーナ用の制御装置が知られ
ている。この制御装置においてはリレー接点およびセン
サ接点のスイッチング状態に関する情報が増幅器によっ
てマイクロプロセッサへ伝達される。リレー接点のスイ
ッチング状態は回路電圧を導く信号線を介してそれぞれ
増幅器へ供給され、増幅器の出力側はマイクロプロセッ
サの入力と接続されているので、マイクロプロセッサは
増幅器の数に相当する数の入力を持たなければならな
い。信号線とマイクロプロセッサを電気的（直流的）に
絶縁するために、絶縁素子、例えばオプトカプラまたは
トランスフォーマが使用される。その場合に信号電圧毎
に絶縁素子が設けられる。マイクロプロセッサは、複数
の検査を実施して、負荷が接続されたシステムが実際に
正しい方法で作動を開始するかの検査を行なうようにプ
ログラムされている。そのためにマイクロプロセッサが
信号を読み込んで、目標値と比較する。負荷の状態に誤
りがある場合には、マイクロプロセッサはその負荷を遮
断する。

【０００４】さらにＤＥ−ＯＳ４１３７２０４から知ら
れている装置においては交流スイッチを監視するため
に、回路電圧を導く信号線がオプトカプラを介して交流
電圧検出器の検査ユニットと接続されている。その場
合、信号線は、それぞれ抵抗とそれに直列に接続された
コンデンサとからなるローパスフィルタを介してオプト
カプラに接続されている。信号線を介して交流スイッチ
のスイッチング状態が検査されて格納される。検査ユニ
ットの後段に接続された処理ユニットにおいてスイッチ
ング状態が目標状態（開または閉）と比較されて、それ
に基づいて設けられているすべての交流スイッチに共通
な少なくとも一つの情報（故障あるいは故障なし）を含
むスイッチ状態信号が形成される。スイッチ状態信号か
らは、どの交流スイッチが場合によってはオフにできな
いかを検出することはできないので、シンプルな診断表
示は不可能である。

【０００５】監視されるシステムをマイクロプロセッサ
から絶縁する絶縁素子としては、例えばオプトカプラが
使用される。この種のオプトカプラの使用については専
門文献から知られている（ＴＩＯｐｔｏＫｏｃｈｂ
ｕｃｈ１９７５年、ＩＳＢＮ３８８０７８０００
５）。

【０００６】オプトカプラにはもちろん、故障の少ない
ものでないこと、および他の電子素子に比べて故障率が
高いという欠点があるので、安全技術上問題となる使用
例においてはアクティブな運転状態においても信号に誤
りがないかを検査しなければならない。さらにオプトカ
プラの数が増すにつれて電磁適合性、従って制御装置の
信頼性が減少する。回路電圧を導く複数の信号線を有す
るシステムにおいては、信号線毎にオプトカプラあるい
はトランスフォーマなどの高価な絶縁素子とマイクロプ
ロセッサの入力ピンを設けなければならない場合には、
大きなコストが発生する。

【０００７】

【発明が解決しようとする課題】本発明の課題は、負荷
をオンオフ接続させるスイッチング装置の状態に関する
低電圧信号の形の情報を簡単かつ確実な方法で検出して
処理し、かつ制御論理装置へ伝達することのできるよう
に構成された請求項１の前文に記載の制御論理回路を有
する制御装置を提供することである。

【０００８】

【課題を解決するための手段】上記の課題を解決するた
めに本発明によれば、複数のスイッチング装置（２．
１；２．２）を操作するためのタイマ装置および制御論
理装置（１）を有する制御装置であって、スイッチング
装置（２．１；２．２）が相（Ｐ）とゼロ点（Ｇ）間の
低電圧回路網においてスイッチング装置（２．１；２．
２）に対して直列に接続可能な負荷（Ｌ１；Ｌ２）への
電流供給を制御し、かつ、制御装置は回路ブロック
（４）を有し、この回路ブロックの入力側はスイッチン
グ装置（２．１；２．２）の開または閉の状態を検出す
るために用いられる並列に配置された信号線（ＭＬ１；
ＭＬ２）を介してスイッチング装置（２．１；２．２）
と関連する負荷（Ｌ１；Ｌ２）間の電流路に配置された
取り出し端子と接続され、またその出力側は制御論理装
置（１）と電気的に接続されている制御装置において、
信号線（ＭＬ１；ＭＬ２）にはカップリング素子（３．
１；３．２）が設けられており、回路ブロック（４）の
入力（４．１；４．２）の電圧（Ｕ１；Ｕ２）は、スイ
ッチング装置（２．１；２．２）の一つが開放状態にあ
る場合にはゼロ点（Ｇ）のレベルを有する電位を取り、
また閉成状態においては相（Ｐ）のゼロ点（Ｇ）に対す
る時間的な電圧波形に従って交代するあるいは均一な波
形でかつゼロ点（Ｇ）とは異なるレベルの電位をとり、
制御論理装置（１）は所定の時点でスイッチング装置
（２．１；２．２）の状態を検出する検査サイクルを実
施し、前記検査サイクルでは、制御論理装置（１）は回
路ブロック（４）の並列に配置された入力（４．１；
４．２）の電圧（Ｕ１；Ｕ２）を所定の電圧レベルに従
って「０」または「１」の２進の値として検出し、回路
ブロック（４）のシリアルの出力（ＤＡ）とシリアルの
データ線（６）を介し制御論理回路自身に伝送させ、そ
の場合、それぞれ数値「０」および「１」が開または閉
の状態の一方を示す構成が採用されている。

【０００９】

【作用】このような構成では、負荷をオンオフ接続させ
るスイッチング装置の状態に関する低電圧信号の形の情
報は簡単かつ確実な方法で検出されて、制御論理装置へ
伝達される。それによりスイッチング装置のオンオフ状
態を確実に検出することが可能になる。

【００１０】

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。

【００１１】図１は、マイクロプロセッサの形をしたタ
イマ装置（タイミング装置）と制御論理装置とを備えた
制御装置を示すものである。制御装置はさらに２つのス
イッチング装置２．１と２．２、２つのカップリング素
子３．１と３．２および回路ブロック４を有する。負荷
Ｌ１を相Ｐとゼロ点Ｇ間の回路電圧ＵPGに接続する第１
のスイッチング装置２．１は第１のカップリング素子
３．１の入力と接続され、一方他の負荷Ｌ２に回路電圧
ＵPGを供給する第２のスイッチング装置２．２の出力は
第２のカップリング素子３．２の入力と接続されてい
る。カップリング素子３．１と３．２の出力は回路ブロ
ック４のパラレルに配置された入力４．１と４．２に接
続されているので、スイッチング装置２．１ないし２．
２と負荷Ｌ１ないしＬ２間の取り出し端子に現れる低電
圧信号Ｖ１ないしＶ２が信号線ＭＬ１ないしＭＬ２を表
すカップリング素子３．１ないし３．２を介して回路ブ
ロック４に伝達されてそこで処理される。

【００１２】回路ブロック４は導線４ａを介してゼロ点
の導線Ｇと接続されている。さらに回路ブロック４は入
力４．１と４．２に現れる電圧レベルＵ１ないしＵ２を
マイクロプロセッサ１へ伝達するために２つの制御線５
ａおよび５ｂとシリアル出力ＤＡ並びにシリアルのデー
タ線６を介してマイクロプロセッサと接続されている。
制御装置は２つより多い、例えばｎ＝３２の負荷を制御
するように構成することもできる。また、他の負荷をそ
れに関連するスイッチング装置の状態を監視することな
くマイクロプロセッサ１によって制御することもでき
る。その場合には、これらの負荷は上述の負荷Ｌ１とＬ
２のように回路ブロック４とは接続されない。

【００１３】マイクロプロセッサ１は時間プログラムに
従って次のようにプログラムされている。即ち、例えば
ガスバーナの投入段階の間にスイッチング装置２．１と
２．２によって負荷Ｌ１とＬ２を所定の順序でオンオフ
し、例えば炎の形成など種々のプロセスを監視し、場合
によっては装置全体を遮断し、それによってどんな時点
においてもガスバーナが爆発の危険のある状況にはない
ようにプログラムされている。さらにマイクロプロセッ
サ１は連続運転時制御すべき装置の故障状態を識別する
監視プログラムを実行する。スイッチング装置２．１ま
たは２．２の状態（開または閉）を検出するために、マ
イクロプロセッサ１は後述する検査サイクルを実施す
る。

【００１４】検査サイクルの頻度は制御装置の使用目的
と対応する法律的な規則または規格に合わせられる。す
なわち規格ＥＮ２９８を満たす自動燃焼装置は故障をそ
の発生後３秒の期間内に検出しなければならない。従っ
て検査サイクルは代表的には２００ミリセカンド毎に行
われる。このようにして、検査サイクルの間にいずれか
のスイッチング装置２．１または２．２の状態が変化し
た場合でも、規定された３秒の間に確実に各スイッチン
グ装置２．１および２．２の状態を検出することが可能
になる。

【００１５】図１に示すように、スイッチング装置２．
１が閉成された状態においては電流はこのスイッチング
装置２．１とそれに関連する負荷Ｌ１に流れる。従って
カップリング素子３．１の入力には低電圧信号Ｖ１とし
て、ほぼ回路電圧ＵPGに対応する交流電圧が現れる。図
１に示すようにスイッチング装置２．２の開放状態にお
いては、カップリング素子３．２の入力には低電圧信号
Ｖ２としてゼロ点Ｇに対応する直流電圧が現れる。

【００１６】カップリング素子３．１と３．２は、公知
のように低電圧信号Ｖ１とＶ２を整流しまたそのレベル
制限をして回路ブロック４で処理可能な入力レベルに
し、更に電圧パルスまたは電流パルスによる回路ブロッ
ク４の破壊を防止するために過電圧をゼロ点電位Ｇに逃
す働きをする。そのために図示しない方法でゼロ点導線
Ｇと接続されている。従って入力４．１には信号電圧Ｕ
１が印加され、その信号電圧の形状および／又はレベル
はゼロ点レベルＧを有する入力４．２に印加される直流
電圧Ｕ２とは明瞭に相違している。

【００１７】スイッチング装置２．１と２．２の状態を
検出する検査サイクルでは、マイクロプロセッサ１は、
適当な時点に回路ブロック４の入力４．１と４．２の信
号レベルＵ１とＵ２を所定の信号レベルに従って２進の
数「０」と「１」としてパラレルに検出して、続いて回
路ブロック４のシリアルの出力ＤＡとシリアルのデータ
線６を介してマイクロプロセッサへ伝達させる。その場
合に数「０」は開の状態に、また数「１」は閉の状態に
対応する。

【００１８】上述の制御装置によって、関連するスイッ
チング装置２．１から２．ｍの接点位置を監視すべき負
荷Ｌ１からＬｍの数よりもずっと少ない数の入力を有す
る制御論理装置、特にマイクロプロセッサを使用するこ
とが可能になる。制御論理装置１を安全上の理由で回路
電圧ＵPGから電気的に絶縁しなければならない制御装置
においては、信頼性、電磁適合性およびコストに関して
次のことによって更に他の利点が得られる。すなわち、
制御論理装置１はわずかな絶縁素子だけで回路ブロック
４、従って回路電圧ＵPGから分離可能であるので、電気
的な絶縁素子をｍの数よりずっと少なくすることができ
る。スイッチング装置２．１から２．ｍに誤動作がある
場合には、簡単な表示が可能である。というのは各スイ
ッチング装置２．１から２．ｍの状態に関する情報は制
御論理装置１に存在しており、簡単な手段、例えば発光
ダイオードまたはＬＣＤディスプレイを用いて表示する
ことができるからである。

【００１９】この種の装置はスイッチング接点の位置を
検出して処理装置で表示する信号装置として使用するこ
とも可能である。

【００２０】マイクロプロセッサ１の代わりに制御論路
装置としてマイクロコントローラ、顧客固有の回路（ap
plication specific integrated circuit、ＡＳＩＣ）ま
たはプログラム可能な論理回路（programmable area lo
gic、ＰＡＬ）を使用することができる。この制御装置は
直流回路網並びに交流回路網における駆動に適してお
り、その場合、回路電圧ＵPGは２４Ｖの代表的な値を有
する小電圧領域にあるようにしてもよい。

【００２１】直流回路網において制御装置を駆動する場
合にはデータを検出するための同期化は不要であるが、
交流回路網で駆動する場合には必要である。図２および
３はｎ＝１６のスイッチング装置２．１から２．１６を
備えた交流回路網における運転用の制御装置、ないしは
一部後述する電圧ＵPG、Ｕ１、Ｕ２、ＵＲおよびＵSH／
LDの時間波形図を示している。

【００２２】制御装置は、２つのシフトレジスタ７．１
と７．２および同期化装置８から構成される回路ブロッ
ク４を有している。繁雑さを避けるために、スイッチン
グ装置２．１と２．２およびカップリング素子３．１、
３．２、３．８、３．９および３．１６のみが図示され
ている。シフトレジスタ７．１と７．２は８つのパラレ
ル入力４．１から４．８ないし４．９から４．１６並び
にシリアルデータ入力ＤＥとシリアルデータ出力ＤＡを
有する。制御線５ａと５ｂおよびデータ線６にはオプト
カプラ等の絶縁素子９、１０ないし１１が配置されてお
り、これらはマイクロプロセッサ１と回路電圧を有する
回路ブロック４間を電気的に絶縁するために用いられ
る。オプトカプラ９と１０の後段にはレベルを反転させ
るナンドゲート９ａないし１０ａが接続されている。

【００２３】シフトレジスタ７．１および７．２として
は、データ検出並びにデータ出力を制御するためにクロ
ック入力ＣＬ、クロック禁止入力ＩＮＨおよびシフト／
ロード入力ＳＨ／ＬＤを有するナショナルセミコンダク
タのＭＭ７４ＨＣ１６５を使用することができる。その
動作は、ナショナルセミコンダクタコーポレーションの
「ＭＭ７４ＨＣ／７４ＨＣハイスピードＣＭＯＳファミ
リーデータブックレット、１９８１」に記載されてい
る。

【００２４】同期化装置８は２つの入力８ａ、８ｂと１
つの出力８ｃを有する。入力８ａはナンド素子９ａの出
力並びにシフトレジスタ７．１および７．２の制御入力
ＩＮＨと接続されている。入力８ｂには回路電圧ＵPGが
印加される。出力８ｃはシフトレジスタ７．１および
７．２の入力ＳＨ／ＬＤと接続されている。制御線５ｂ
はシフトレジスタ７．１および７．２の入力ＣＬと接続
されている。第２のシフトレジスタ７．２のシリアルの
出力ＤＡは第１のシフトレジスタ７．１のシリアルの入
力ＤＥと接続されているので、カスケード回路が形成さ
れる。

【００２５】スイッチング装置２．１は閉成状態にある
ので、カップリング素子３．１の入力には低電圧信号Ｖ
１としてサイン形状の交流電圧が印加される。カップリ
ング素子３．１から３．１６は公知の方法で抵抗、コン
デンサ、ダイオードおよびＺダイオードの回路として構
成され、カップリング素子３．１の出力にはゼロ点Ｇに
対して数ボルト、例えば５．７Ｖのレベルで半波整流さ
れた矩形電圧Ｕ１が発生する。スイッチング装置２．２
は開放状態にあるので、カップリング素子３．２の入力
には低電圧信号Ｖ２として直流電圧が印加され、この電
圧は出力ではゼロ点レベルＧを有する直流電圧Ｕ２とし
て現れる。

【００２６】同期化装置８は、入力８ｂの後段に、カッ
プリング素子３．１から３．１６と同様に構成されたカ
ップリング素子８ｄを有しているので、カップリング素
子８ｄの出力には脈動する矩形電圧ＵＲが現れ、この矩
形電圧の相はシフトレジスタ７．１の入力４．１の矩形
電圧Ｕ１と時間的に同調されている。カップリング素子
８ｄの出力はナンド素子８ｅの一方の入力に、また制御
線５ａは入力８ａを介してナンド素子８ｅの他方の入力
へ導かれている。ナンド素子８ｅの出力は同期化装置８
の出力となっている。ナンド素子９ａ、１０ａおよび８
ｅの入力には好ましくはシュミットトリガ回路が設けら
れており、それによって所定のスイッチング特性を得る
ことができる。

【００２７】制御装置の通常の駆動状態においては、マ
イクロプロセッサ１の出力の制御線５ａと５ｂは低電位
にあるので、オプトカプラ９ないし１０はダーク状態に
あり、ナンド素子９ａないし１０ａの後方の制御線５ａ
および５ｂにはレベル反転によって高電位が現れる。従
って入力ＩＮＨには状態ハイが得られ、入力ＳＨ／ＬＤ
には矩形電圧ＵＲと相補形状の脈動する矩形電圧ＵSH/L
Dが現れる。矩形電圧ＵSH/LDがハイの電位からローの電
位へ交替する毎にシフトレジスタ７．１および７．２の
入力４．１から４．１６に印加される電圧レベルＵ１か
らＵ１６が論理状態値「０」ないし「１」として検出さ
れて、レジスタに格納される。矩形電圧Ｕ１に対する矩
形電圧ＵSH/LDの相はカップリング素子８ｄによって、
電圧Ｕ１がすでにハイになっている時に、それぞれ矩形
電圧ＵSH/LDがハイからローへ変化するように、同調さ
れているので、閉成状態にあるスイッチング装置２．１
の状態値として論理的に高い電位に対応して値「１」が
読み込まれる。一方スイッチング装置２．２は開放して
いるので、電圧Ｕ２は論理的に低い電位に対応して状態
値「０」として検出される。

【００２８】このようにしてスイッチング装置のうち１
つが閉成状態である場合には、ゼロ点レベルＧに対して
数ボルトの電圧レベルが、一方スイッチング装置の開放
状態においてゼロボルトの電圧レベルが入力４．１から
４．１６に現れる時点で常にシフトレジスタ７．１と
７．２へのパラレルなロードが行われる。継続的にデー
タを検出することによって、シフトレジスタ７．１およ
び７．２にはいつでもスイッチング装置２．１から２．
１６の現時点の状態が得られるという利点が得られる。
シフトレジスタ７．１と７．２から状態値を読み出すた
めにマイクロプロセッサ１は制御線５ａをハイの電位に
セットし、それによってＳＨ／ＬＤ入力にもハイの電位
が現れる。従ってシフトレジスタ７．１と７．２のデー
タ検出が阻止される。

【００２９】続いてマイクロプロセッサ１から制御線５
ｂを介してシフトパルスが送られる毎に検出された状態
値が１つだけシフトレジスタ７．１と７．２の出力ＤＡ
方向へシフトされる。第２のシフトレジスタ７．２の出
力ＤＡに現れた値は接続線を介して第１のシフトレジス
タ７．１のシリアル入力ＤＥへ伝達され、第１のシフト
レジスタ７．１の出力ＤＡに現れた値はシリアルのデー
タ線６とオプトカプラ１１を介してマイクロプロセッサ
１へ伝達される。従ってマイクロプロセッサ１の入力に
は最初のシフト命令によりスイッチング装置２．１の状
態値が発生し、２番目のシフト命令によりスイッチング
装置２．２の状態値が、そして１６番目のシフト命令に
よりスイッチング装置２．１６の状態値が発生する。従
ってマイクロプロセッサ１によって実施されるスイッチ
ング装置２．１から２．１６の状態を検出する検査サイ
クルは、データ検出のロックに必要な制御命令とシフト
レジスタ７．１および７．２を読み出すために必要な制
御命令から構成される。

【００３０】シフトレジスタ７．１と７．２を有する回
路構成は、市販の標準素子を使用することができ、それ
を用いて制御装置を簡単な方法で任意の数のスイッチン
グ装置のためのカスケード回路に拡大することができる
という利点を有する。同期化装置８の使用によって、半
波整流された矩形電圧のみを出力に発生させる必要のあ
るカップリング素子３．１から３．１６を簡単に構成す
ることが可能になる。検査サイクルをプログラミングす
るための必要メモリはわずかである。というのは検査サ
イクルは主要な点ではシフト命令から形成されているか
らである。

【００３１】同期化装置８は、信号電圧Ｕ１からＵ１６
に含まれるスイッチング装置２．１から２．１６の状態
に関する情報が正しく検出されることを保証するための
ハードウエア的手段である。これらの情報は、１つから
２つの回路網半波の期間内に多数回検出（多重検出）を
行って、時間的に連続して検出された値を分析すること
によってソフトウエア的に得ることも可能であり、その
場合には同期化装置８は不要になる。この種の実施例は
並行してヨーロッパ特許庁に出願された発明者ヨーゼフ
・レレ（ＪｏｓｅｆＬｅｌｌｅ）の特許出願「時間プ
ログラムに従ってスイッチング装置を操作するための制
御装置」（第93810909.7号）に記載されており、その記
載内容はこの出願の構成部分となっている。

【００３２】図４はｎ＝８までのスイッチング装置２．
１から２．８を制御するための他の実施例を示すもので
あって、シフトレジスタ７の入力カップリングエラー又
はハードウエアエラーを検出するためにテストチップ１
２の分だけ拡張されている。入力カップリングエラーは
例えば、入力４．２で読み込まれる状態値が入力４．２
の電圧レベルだけでなく、他の入力例えば４．５に印加
される電圧レベルにも関係する場合に、発生する。ハー
ドウエアエラーは、読み込まれる入力の状態値が印加さ
れる電圧レベルに関係なく常に論理値「０」（ゼロにス
タック）または論理値「１」（１にスタック）として現
れる場合である。

【００３３】テストチップ１２はシリアルのデータ入
力、クロック入力および出力１２．１から１２．８の状
態を制御する入力を有し、これらは導線１３、１４ない
し１５を介してマイクロプロセッサ１と接続されてい
る。パラレル出力１２．１から１２．８は導線１６．１
から１６．８を介してシフトレジスタ７の対応する入力
４．１から４．８と接続されている。出力１２．１から
１２．８は専門分野ではトライステート（ｔｒｉｓｔａ
ｔｅ）の概念で知られた高抵抗であり、導線１６．１か
ら１６．８の状態に影響を与えない状態に切り替え可能
である（例えばティーチェとシェンクの「半導体回路技
術」（Ｕ．Ｔｉｅｔｚｅ、Ｃｈ．Ｓｃｈｅｎｋ、Ｈａｌ
ｂｌｅｉｔｅｒｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ）
第５版、（ＳｐｒｉｎｇｅｒＶｅｒｌａｇＢｅｒｌ
ｉｎＨｅｉｄｅｌｂｅｒｇＮｅｗＹｏｒｋ、ＩＳＢ
Ｎ3-540-09848-8）。シフトレジスタ７の入力４．１か
ら４．８はカップリング素子３．１から３．８の出力と
も接続されており、その場合に繁雑さを避けるためにカ
ップリング素子３．１のみが図示されている。テストチ
ップ１２並びにシフトレジスタ７は両方ゼロ点の導線Ｇ
と接続されている。

【００３４】上述の装置は次のように動作する。

【００３５】通常駆動においてはテストチップ１２の出
力１２．１から１２．８はトライステート状態にあっ
て、入力４．１から４．８の電圧Ｕ１からＵ８には影響
を与えない。回路ブロック４によるデータ検出の信頼性
を検査するためにマイクロプロセッサ１は所定の時点で
テストサイクルを実施する。テストサイクルでは、マイ
クロプロセッサ１は８個の２進数「０」と「１」からな
るテストパターンをシリアルのデータ線１３を介してテ
ストチップ１２へ送信する。送信後この値は、マイクロ
プロセッサ１が制御線１５を介して出力１２．１から１
２．８を導通状態にセットしたときに、出力１２．１か
ら１２．８にハイあるいはローの電位として現れるの
で、予め送信されているテストパターンに従ってハイあ
るいはローの電位値を有する電圧レベルＵ１からＵ８が
シフトレジスタ７の入力４．１から４．８に印加され
る。

【００３６】マイクロプロセッサ１は今度はシフトレジ
スタ７にその入力４．１から４．８に印加されている電
圧レベルＵ１からＵ８を２進の値として検出するように
命令を発し、それをマイクロプロセッサに伝送させる。
その後マイクロプロセッサは返送された２値の値を送信
したテストパターンと比較する。マイクロプロセッサ１
は、選択された複数のテストパターンをテストチップ１
２へ送信し、シフトレジスタ７を介して再び読み込むよ
うにプログラムされているので、入力カップリングエラ
ーもハードウエアエラーも検出することができる。必要
に応じて制御線１３、１４および１５に絶縁素子を設け
ることができる。

【００３７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、低電圧信号の形で印加される負荷をオンオフ
切り替えするスイッチング装置の状態に関する情報を簡
単かつ確実な方法で検出して処理し、制御論理装置へ伝
達することができる。

【図面の簡単な説明】

【図１】複数のスイッチング装置を操作するための制御
装置を示すブロック図である。

【図２】シフトレジスタと同期化装置とを有する制御装
置を示すブロック図である。

【図３】信号電圧を示す波形図である。

【図４】テストチップを有する制御装置を示すブロック
図である。

【符号の説明】

１制御論理装置２スイッチング装置３カップリング素子４回路ブロック７シフトレジスタ８同期化装置１２テストチップ

Claims

【特許請求の範囲】

【請求項１】複数のスイッチング装置（２．１；２．
２）を操作するためのタイマ装置および制御論理装置
（１）を有する制御装置であって、スイッチング装置
（２．１；２．２）が相（Ｐ）とゼロ点（Ｇ）間の低電
圧回路網においてスイッチング装置（２．１；２．２）
に対して直列に接続可能な負荷（Ｌ１；Ｌ２）への電流
供給を制御し、かつ制御装置は回路ブロック（４）を有
し、この回路ブロックの入力側はスイッチング装置
（２．１；２．２）の開または閉の状態を検出するため
に用いられる並列に配置された信号線（ＭＬ１；ＭＬ
２）を介してスイッチング装置（２．１；２．２）と関
連する負荷（Ｌ１；Ｌ２）間の電流路に配置された取り
出し端子と接続され、またその出力側は制御論理装置
（１）と電気的に接続されている制御装置において、信号線（ＭＬ１；ＭＬ２）にはカップリング素子（３．
１；３．２）が設けられており、回路ブロック（４）の入力（４．１；４．２）の電圧
（Ｕ１；Ｕ２）は、スイッチング装置（２．１；２．
２）の一つが開放状態にある場合にはゼロ点（Ｇ）のレ
ベルを有する電位を取り、また閉成状態においては相
（Ｐ）のゼロ点（Ｇ）に対する時間的な電圧波形に従っ
て交代するあるいは均一な波形でかつゼロ点（Ｇ）とは
異なるレベルの電位をとり、制御論理装置（１）は所定の時点でスイッチング装置
（２．１；２．２）の状態を検出する検査サイクルを実
施し、前記検査サイクルでは、制御論理装置（１）は回
路ブロック（４）の並列に配置された入力（４．１；
４．２）の電圧（Ｕ１；Ｕ２）を所定の電圧レベルに従
って「０」または「１」の２進の値として検出し、回路
ブロック（４）のシリアルの出力（ＤＡ）とシリアルの
データ線（６）を介し制御論理回路自身に伝送させ、そ
の場合、それぞれ数値「０」および「１」が開または閉
の状態の一方を示すことを特徴とするスイッチング装置
を操作するための制御装置。
【請求項２】回路ブロック（４）は、１つまたはカス
ケード接続された複数のシフトレジスタ（７）を有する
ことを特徴とする請求項１に記載の制御装置。
【請求項３】回路ブロック（４）の入力（４．１から
４．１６）の電圧レベル（Ｕ１からＵ１６）の検出を回
路電圧（ＵPG）と同期化させる同期化装置（８）が設け
られていることを特徴とする請求項１または２に記載の
制御装置。
【請求項４】スイッチング装置（２．１；２．２）の
状態が、１から２の回路網の半波の期間の間に多重検査
によって得られる状態値から決定されることを特徴とす
る請求項１または２に記載の制御装置。
【請求項５】回路ブロック（４）と制御論理装置
（１）が絶縁素子（９；１０；１１）によって電気的に
絶縁されていることを特徴とする請求項１から４までの
いずれか１項に記載の制御装置。
【請求項６】制御論理装置（１）は、制御装置によっ
て制御されるシステムの連続運転時に故障を検出するた
めに、所定の時点でスイッチング装置（２．１；２．
２）の状態を検出する検査サイクルを実施することを特
徴とする請求項１から５までのいずれか１項に記載の制
御装置。
【請求項７】制御論理装置（１）がシリアルのデータ
入力と複数のパラレル出力（１２．１から１２．８）を
有するテストチップ（１２）と接続されており、テスト
チップ（１２）のパラレル出力（１２．１から１２．
８）が回路ブロック（４）のパラレル入力（４．１から
４．８）と接続されており、かつ前記パラレル出力（１
２．１から１２．８）が導通状態または高抵抗のトライ
ステート状態のいずれかに切り替え可能であることを特
徴とする請求項１から６までのいずれか１項に記載の制
御装置。
【請求項８】テストチップ（１２）が１つまたはカス
ケード接続された複数のシフトレジスタから構成される
ことを特徴とする請求項７に記載の制御装置。
【請求項９】制御論理装置（１）は、回路ブロック
（４）の入力カップリングエラーまたはハードウエアエ
ラーを検出するために、２進の値からなるテストパター
ンをシリアル導線を介してテストチップ（１２）へ書き
込み、テストチップ（１２）を導通状態にセットし、回
路ブロック（４）の入力（４．１から４．８）に印加さ
れている電圧レベル（Ｕ１からＵ８）を検出して制御論
理装置自体に伝送させ、送り返されたテストパターンを
送信したテストパターンと比較し、かつテストチップ
（１２）を再びトライステート状態にセットすることに
よって、所定の時点でテストサイクルを実施することを
特徴とする請求項７または８に記載の制御装置。
【請求項１０】制御論理装置（１）がマイクロプロセ
ッサであることを特徴とする請求項１から９までのいず
れか１項に記載の制御装置。