JPH07249001A - インターフェース装置 - Google Patents
インターフェース装置Info
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- JPH07249001A JPH07249001A JP4216894A JP4216894A JPH07249001A JP H07249001 A JPH07249001 A JP H07249001A JP 4216894 A JP4216894 A JP 4216894A JP 4216894 A JP4216894 A JP 4216894A JP H07249001 A JPH07249001 A JP H07249001A
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Abstract
(57)【要約】
【目的】同期式システムへの自己同期式サブシステムの
組み込みを容易とし、前記システム間のインターフェー
ス装置を小規模で実現する。 【構成】データ入力要求信号線（reqi）及びデータ入力
了解信号線（acki）が「０」の場合は、クロック（cloc
k ）が変化するとき、reqiが「１」となり、データ出力
線（ＤＣＫ）がＤＳＴＩとして自己同期側に入力され、
ackiが「１」となった後、clock が変化すると、reqiが
「０」となり、前記ＤＣＫがＤＳＴＩとして自己同期側
に入力され、ackiが「０」となると、上記初期状態に戻
り、acko及びreqoが「０」の場合は、reqoが「１」となる
と、自己同期側のＤＳＴがＤＣＫＩとして同期式側に入
力され、この状態でclock が変化すると、ackoが「１」
となり、reqoが「０」となると、前記ＤＳＴがＤＣＫＩ
として同期式側に入力され、この状態でclock が変化す
ると、ackoが「０」となる。
組み込みを容易とし、前記システム間のインターフェー
ス装置を小規模で実現する。 【構成】データ入力要求信号線（reqi）及びデータ入力
了解信号線（acki）が「０」の場合は、クロック（cloc
k ）が変化するとき、reqiが「１」となり、データ出力
線（ＤＣＫ）がＤＳＴＩとして自己同期側に入力され、
ackiが「１」となった後、clock が変化すると、reqiが
「０」となり、前記ＤＣＫがＤＳＴＩとして自己同期側
に入力され、ackiが「０」となると、上記初期状態に戻
り、acko及びreqoが「０」の場合は、reqoが「１」となる
と、自己同期側のＤＳＴがＤＣＫＩとして同期式側に入
力され、この状態でclock が変化すると、ackoが「１」
となり、reqoが「０」となると、前記ＤＳＴがＤＣＫＩ
として同期式側に入力され、この状態でclock が変化す
ると、ackoが「０」となる。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に用いら
れる同期式機能ブロックに自己同期式サブブロックを組
み込むためのインターフェースに関するもので、汎用マ
イクロプロセッサ，信号処理プロセッサ(ＤＳＰ)，通信
用プロセッサ等幅広いシステムＬＳＩへの適用が可能で
ある。同期式システム（synchronous system）と２−サ
イクル自己同期式システム（two-cycle-signalling sel
f-timed system）との間のインターフェースの構成に関
する。
れる同期式機能ブロックに自己同期式サブブロックを組
み込むためのインターフェースに関するもので、汎用マ
イクロプロセッサ，信号処理プロセッサ(ＤＳＰ)，通信
用プロセッサ等幅広いシステムＬＳＩへの適用が可能で
ある。同期式システム（synchronous system）と２−サ
イクル自己同期式システム（two-cycle-signalling sel
f-timed system）との間のインターフェースの構成に関
する。
【０００２】
【従来の技術】回路の集積技術の進歩に伴ってトランジ
スタのスイッチング速度の向上が著るしい。クロック中
心の設計方式は、クロックの分配に関する問題等のた
め、近い将来に現在の回路技術で得られる素子の高速性
を享受することができなくなると思われる。これに対し
て、近年、自己同期式（自己同期システム）が盛んに研
究され、マイクロプロセッサの設計まで試みられている
〔ディーン（M.E.Dean),“STRIP：ア セルフ タイム
ド リスク プロセッサ（A Self−Timed RISCProcesso
r）,”テクニカル リポート（Technical Report）No.
CSL-TR-92-543,スタンフォード大コンピュータシステム
研究所(Stanford University, ComputerSystems Labora
tory), July 1992）。
スタのスイッチング速度の向上が著るしい。クロック中
心の設計方式は、クロックの分配に関する問題等のた
め、近い将来に現在の回路技術で得られる素子の高速性
を享受することができなくなると思われる。これに対し
て、近年、自己同期式（自己同期システム）が盛んに研
究され、マイクロプロセッサの設計まで試みられている
〔ディーン（M.E.Dean),“STRIP：ア セルフ タイム
ド リスク プロセッサ（A Self−Timed RISCProcesso
r）,”テクニカル リポート（Technical Report）No.
CSL-TR-92-543,スタンフォード大コンピュータシステム
研究所(Stanford University, ComputerSystems Labora
tory), July 1992）。
【０００３】ところで、従来の技術では、全自己同期シ
ステムの実現がやや困難であると見做され、同期システ
ム内に自己同期式の機能ブロックを組み込む傾向が見ら
れている。このため、同期式システムと自己同期式シス
テムとの間のインターフェースが必要となる。このよう
なインターフェースとして技術論文「トレイラー他、
(R.Traylor and D.Dunning),“Routing Chip Set for I
ntel Paragon ParallelSupercomputer,”ホット チッ
プス IV シンポジウム レコード ペイジズ（Hot Ch
ips IV Symposium Record pages）7.1.1−7.1.13, Augu
st，1992」に報告されているＮＩＣ（Network Interfac
e Chip）チップが一つの例である。
ステムの実現がやや困難であると見做され、同期システ
ム内に自己同期式の機能ブロックを組み込む傾向が見ら
れている。このため、同期式システムと自己同期式シス
テムとの間のインターフェースが必要となる。このよう
なインターフェースとして技術論文「トレイラー他、
(R.Traylor and D.Dunning),“Routing Chip Set for I
ntel Paragon ParallelSupercomputer,”ホット チッ
プス IV シンポジウム レコード ペイジズ（Hot Ch
ips IV Symposium Record pages）7.1.1−7.1.13, Augu
st，1992」に報告されているＮＩＣ（Network Interfac
e Chip）チップが一つの例である。
【０００４】
【発明が解決しようとする課題】本発明に関するハンド
シェイクプロトコル及びそれに関連の回路については、
技術論文「上野洋一郎，南谷崇“２線２相２系方式によ
る自己同期式レジスタ間転送”電子情報通信学会技術研
究報告，ＦＴＳ９１−２３，ｐｐ.３１−３８，１９９
１」等に述べられている。しかし、同期システム内に自
己同期式の機能ブロックを組み込む傾向が最近のことで
あるため、前記システム間のインターフェースの役割を
果たすものについて述べられていない。また、上記トレ
イラー等の技術論文のものは、全ハンドシェイクプロト
コル用であるが、制御がインターフェース回路の入力及
び出力側に用いられるＦＩＦＯ（First-In-Firts-Out）
のフラグに基づいているため、前記インターフェース装
置の規模は大きく、既存の同期システムの一部を自己同
期にしてそのサブシステムとのインターフェースには用
いられない。
シェイクプロトコル及びそれに関連の回路については、
技術論文「上野洋一郎，南谷崇“２線２相２系方式によ
る自己同期式レジスタ間転送”電子情報通信学会技術研
究報告，ＦＴＳ９１−２３，ｐｐ.３１−３８，１９９
１」等に述べられている。しかし、同期システム内に自
己同期式の機能ブロックを組み込む傾向が最近のことで
あるため、前記システム間のインターフェースの役割を
果たすものについて述べられていない。また、上記トレ
イラー等の技術論文のものは、全ハンドシェイクプロト
コル用であるが、制御がインターフェース回路の入力及
び出力側に用いられるＦＩＦＯ（First-In-Firts-Out）
のフラグに基づいているため、前記インターフェース装
置の規模は大きく、既存の同期システムの一部を自己同
期にしてそのサブシステムとのインターフェースには用
いられない。
【０００５】本発明の目的は、小規模で自己同期式サブ
システムの組み込みが容易なインターフェース装置を提
供することにある。
システムの組み込みが容易なインターフェース装置を提
供することにある。
【０００６】
【課題を解決するための手段】本発明は、同期式側がク
ロックの一方の変化でしかデータを処理しない場合は、
同期式側から自己同期式側へのデータ入力を行うため
に、同期式側からのデータをラッチし、このデータを自
己同期式側へ出力するクロックの立上り及び立ち下がり
の両方で動作するフリップフロップＤＥＴＦＦ（Double
-Edge-TriggeredFlip-Flop)を設け、このフリップフロ
ップのクロック入力を自己同期式側へのデータ入力要求
信号reqiに接続し、reqi及び自己同期式側からのデータ
入力了解信号ackiの否定値をそれぞれ出力及びデータ入
力をし、同期式側のclock をクロック入力とするクロッ
クの立上り又は立ち下がりで動作するフリップフロップ
ＳＥＴＦＦ(Single-Edge-Triggered Flip-Flop）を設
け、reqi及びackiの両方が「０」の場合は、前記ＤＥＴ
ＦＦが既存のデータを保持し、この状態で同期式側のク
ロックclock が変化するとき、前記ＳＥＴＦＦがackiの
否定値「１」をｒｅｑｉにして前記ＤＥＴＦＦが自己同
期式側へのデータ入力を行い、前記ａｃｋｉが「１」と
なった状態で前記clock が前記に同一の変化をすると
き、前記ＳＥＴＦＦがackiの否定値「０」をreqiにして
前記ＤＥＴＦＦが再び自己同期式側へのデータ入力を行
い、前記ackiが「０」となると、前記同期式側からのデ
ータ入力の初期状態に戻り、自己同期式側から同期式側
へのデータ入力を行うために自己同期式側からのデータ
をラッチし、このデータを同期式側へ出力するクロック
の立上り及び立ち下がりの両方で動作するＤＥＴＦＦを
設け、このフリップフロップのクロック入力を自己同期
式側からのデータ入力要求信号reqoに接続し、reqo及び
自己同期式側へのデータ入力了解信号ackoをそれぞれデ
ータ入力及び出力をし、同期式側のclock をクロック入
力をするクロックの立上り又は立ち下がりで動作するＳ
ＥＴＦＦを設け、reqo及びackoの両方が「０」の場合
は、前記ＤＥＴＦＦが既存のデータを保持し、この状態
で自己同期式側のreqoが「１」となると、前記ＤＥＴＦ
Ｆが同期式側へのデータ入力を行い、クロックclock が
変化するとき、前記ＳＥＴＦＦがreqoの「１」をackoに
し、これに対してreqoが「０」となると、前記ＤＥＴＦ
Ｆが再び同期式側へのデータ入力を行い、前記clock が
前記に同一の変化をするとき、前記ＳＥＴＦＦがreqoの
「０」をackoにし、前記自己同期式側からのデータ入力
の初期状態に戻り、また、同期式側がクロックの両方の
変化でデータを処理する場合は、前記のＳＥＴＦＦをＤ
ＥＴＦＦに置き換え、前記の動作をし、制御するように
したものである。
ロックの一方の変化でしかデータを処理しない場合は、
同期式側から自己同期式側へのデータ入力を行うため
に、同期式側からのデータをラッチし、このデータを自
己同期式側へ出力するクロックの立上り及び立ち下がり
の両方で動作するフリップフロップＤＥＴＦＦ（Double
-Edge-TriggeredFlip-Flop)を設け、このフリップフロ
ップのクロック入力を自己同期式側へのデータ入力要求
信号reqiに接続し、reqi及び自己同期式側からのデータ
入力了解信号ackiの否定値をそれぞれ出力及びデータ入
力をし、同期式側のclock をクロック入力とするクロッ
クの立上り又は立ち下がりで動作するフリップフロップ
ＳＥＴＦＦ(Single-Edge-Triggered Flip-Flop）を設
け、reqi及びackiの両方が「０」の場合は、前記ＤＥＴ
ＦＦが既存のデータを保持し、この状態で同期式側のク
ロックclock が変化するとき、前記ＳＥＴＦＦがackiの
否定値「１」をｒｅｑｉにして前記ＤＥＴＦＦが自己同
期式側へのデータ入力を行い、前記ａｃｋｉが「１」と
なった状態で前記clock が前記に同一の変化をすると
き、前記ＳＥＴＦＦがackiの否定値「０」をreqiにして
前記ＤＥＴＦＦが再び自己同期式側へのデータ入力を行
い、前記ackiが「０」となると、前記同期式側からのデ
ータ入力の初期状態に戻り、自己同期式側から同期式側
へのデータ入力を行うために自己同期式側からのデータ
をラッチし、このデータを同期式側へ出力するクロック
の立上り及び立ち下がりの両方で動作するＤＥＴＦＦを
設け、このフリップフロップのクロック入力を自己同期
式側からのデータ入力要求信号reqoに接続し、reqo及び
自己同期式側へのデータ入力了解信号ackoをそれぞれデ
ータ入力及び出力をし、同期式側のclock をクロック入
力をするクロックの立上り又は立ち下がりで動作するＳ
ＥＴＦＦを設け、reqo及びackoの両方が「０」の場合
は、前記ＤＥＴＦＦが既存のデータを保持し、この状態
で自己同期式側のreqoが「１」となると、前記ＤＥＴＦ
Ｆが同期式側へのデータ入力を行い、クロックclock が
変化するとき、前記ＳＥＴＦＦがreqoの「１」をackoに
し、これに対してreqoが「０」となると、前記ＤＥＴＦ
Ｆが再び同期式側へのデータ入力を行い、前記clock が
前記に同一の変化をするとき、前記ＳＥＴＦＦがreqoの
「０」をackoにし、前記自己同期式側からのデータ入力
の初期状態に戻り、また、同期式側がクロックの両方の
変化でデータを処理する場合は、前記のＳＥＴＦＦをＤ
ＥＴＦＦに置き換え、前記の動作をし、制御するように
したものである。
【０００７】
【作用】本発明においては、上記のようにクロックcloc
k が変化するとき、reqiの変化の後、ackiが変化して同
期式側から自己同期式側へのデータ入力が２−サイクル
のハンドシェイクに従って行われ、また、クロックcloc
k が前記に同一の変化をするとき、reqoの変化の後、ac
koが変化して自己同期式側から同期式側へのデータ入力
も２−サイクルのハンドシェイクに従って行われる。従
って、上記の装置が２−サイクルのハンドシェイクに従
い同期式システムと自己同期式システムとの間のインタ
ーフェースの役割を果たすことが確認できる。
k が変化するとき、reqiの変化の後、ackiが変化して同
期式側から自己同期式側へのデータ入力が２−サイクル
のハンドシェイクに従って行われ、また、クロックcloc
k が前記に同一の変化をするとき、reqoの変化の後、ac
koが変化して自己同期式側から同期式側へのデータ入力
も２−サイクルのハンドシェイクに従って行われる。従
って、上記の装置が２−サイクルのハンドシェイクに従
い同期式システムと自己同期式システムとの間のインタ
ーフェースの役割を果たすことが確認できる。
【０００８】
【実施例】本発明の一般の構成図を図１に示す。本実施
例の装置では、同期システム側にデータ出力線（ＤＣ
Ｋ），クロックclock の入力線及びデータ入力線（ＤＣ
ＫＩ）を持ち、自己同期式システム側にデータ入力線
（ＤＳＴＩ），データ入力要求信号線（reqi），データ
入力了解信号線（acki），データ出力線（ＤＳＴ），デ
ータ出力要求信号線（reqo）及びデータ出力了解信号線
(acko)を持つ。そして前記クロックclock が変化すると
き、自己同期式側のreqi信号が変化し、同期式側のデー
タＤＣＫがＤＳＴＩとして自己同期式側に入力され、自
己同期式側のacki信号が変化した後、前記クロックcloc
k が変化すると、前記のreqi信号が変化して初期状態に
戻り、同期式側のデータＤＣＫがＤＳＴＩとして自己同
期式側に入力され、自己同期式側のacki信号が初期状態
に戻り、一方、自己同期式側のreqo信号が変化すると
き、自己同期式側からのデータＤＳＴがＤＣＫＩとして
同期式側に入力され、前記クロックclock が変化する
と、自己同期式側のacko信号が変化し、自己同期式側の
reqo信号が変化するとき、自己同期式側からのデータＤ
ＳＴがＤＣＫＩとして同期式側に入力され、前記クロッ
クclock が変化すると、前記のacko信号が変化し、前記
の自己同期式側から同期式側へのデータ入力及び前記の
同期式側から自己同期式側へのデータ入力のサイクルを
繰返す。
例の装置では、同期システム側にデータ出力線（ＤＣ
Ｋ），クロックclock の入力線及びデータ入力線（ＤＣ
ＫＩ）を持ち、自己同期式システム側にデータ入力線
（ＤＳＴＩ），データ入力要求信号線（reqi），データ
入力了解信号線（acki），データ出力線（ＤＳＴ），デ
ータ出力要求信号線（reqo）及びデータ出力了解信号線
(acko)を持つ。そして前記クロックclock が変化すると
き、自己同期式側のreqi信号が変化し、同期式側のデー
タＤＣＫがＤＳＴＩとして自己同期式側に入力され、自
己同期式側のacki信号が変化した後、前記クロックcloc
k が変化すると、前記のreqi信号が変化して初期状態に
戻り、同期式側のデータＤＣＫがＤＳＴＩとして自己同
期式側に入力され、自己同期式側のacki信号が初期状態
に戻り、一方、自己同期式側のreqo信号が変化すると
き、自己同期式側からのデータＤＳＴがＤＣＫＩとして
同期式側に入力され、前記クロックclock が変化する
と、自己同期式側のacko信号が変化し、自己同期式側の
reqo信号が変化するとき、自己同期式側からのデータＤ
ＳＴがＤＣＫＩとして同期式側に入力され、前記クロッ
クclock が変化すると、前記のacko信号が変化し、前記
の自己同期式側から同期式側へのデータ入力及び前記の
同期式側から自己同期式側へのデータ入力のサイクルを
繰返す。
【０００９】図２には２−サイクルのハンドシェイク
（全ハンドシェイクも呼ばれる）プロトコルが示されて
いる。図１の同期式側から自己同期式側への転送を実現
する一実施例を図３に示す。また、図１の自己同期式側
から同期式側への転送を実現する一実施例を図５に示
す。なお、同期式側のクロック方式は単一クロック位相
のもので、図３及び図５のＳＥＴＦＦがクロックの立上
りで動作するフリップフロップであると仮定する（他の
ケースについては以下でも説明する）。
（全ハンドシェイクも呼ばれる）プロトコルが示されて
いる。図１の同期式側から自己同期式側への転送を実現
する一実施例を図３に示す。また、図１の自己同期式側
から同期式側への転送を実現する一実施例を図５に示
す。なお、同期式側のクロック方式は単一クロック位相
のもので、図３及び図５のＳＥＴＦＦがクロックの立上
りで動作するフリップフロップであると仮定する（他の
ケースについては以下でも説明する）。
【００１０】まず、図３の回路について説明する。図３
の同期式側から自己同期式側への転送を実現する回路が
DETFF300及びSETFF400からなる。前記ＤＥＴＦＦは、例
えば技術論文「M.Afghahi and J.Yuan, “Double Edge-
Triggered DーFlipーFlops forHighーSpeed CMOS Circuit
s，”アイイーイーイー ジャーナル オブ ソリッド
ステート サーキッツ（IEEE Journal of Solid-State
Circuits), Vol.26, No.8, pp.1168−1170, August，19
91」に報告されているもので実現ができ、その構造を図
７に示す。また、図３のＳＥＴＦＦは、同期式側からの
clock が図８に示すように図７の回路の上の半分で実現
することができる。
の同期式側から自己同期式側への転送を実現する回路が
DETFF300及びSETFF400からなる。前記ＤＥＴＦＦは、例
えば技術論文「M.Afghahi and J.Yuan, “Double Edge-
Triggered DーFlipーFlops forHighーSpeed CMOS Circuit
s，”アイイーイーイー ジャーナル オブ ソリッド
ステート サーキッツ（IEEE Journal of Solid-State
Circuits), Vol.26, No.8, pp.1168−1170, August，19
91」に報告されているもので実現ができ、その構造を図
７に示す。また、図３のＳＥＴＦＦは、同期式側からの
clock が図８に示すように図７の回路の上の半分で実現
することができる。
【００１１】図３の回路で、reqi及びackiの両方が
「０」の場合は、DETFF300が既存のデータを保持する。
この状態で同期式側のクロックclockが「１」となると
き、SETFF４００がackiの否定値「１」をreqiにしてDET
FF300が自己同期式側へのデータ入力を行い、ackiが
「１」となった状態でclock が「１」となると、SETFF4
00がackiの否定値「０」をreqiにしてDETFF300が再び自
己同期式側へのデータ入力を行い、ackiが「０」となる
と、図３の回路が初期状態に戻る。
「０」の場合は、DETFF300が既存のデータを保持する。
この状態で同期式側のクロックclockが「１」となると
き、SETFF４００がackiの否定値「１」をreqiにしてDET
FF300が自己同期式側へのデータ入力を行い、ackiが
「１」となった状態でclock が「１」となると、SETFF4
00がackiの否定値「０」をreqiにしてDETFF300が再び自
己同期式側へのデータ入力を行い、ackiが「０」となる
と、図３の回路が初期状態に戻る。
【００１２】図４に図３の制御用信号clock ，reqi，Ｄ
及びackiとの間の遷移の関係を示す。
及びackiとの間の遷移の関係を示す。
【００１３】図５では、reqo及びackoの両方が「０」の
場合は、DETFF ３０１が既存のデータを保持する。この
状態で自己同期式側のreqoが「１」となると、DETFF ３
０１が同期式側へのデータ入力を行い、クロックclock
が「１」となると、SETFF401がreqoの「１」をackoにす
る。これに対してreqoが「０」となると、DETFF301が再
び同期式側へのデータ入力を行い、clock が「１」とな
ると、SETFF401がreqoの「０」をackoにして図５の回路
を初期状態に戻す。
場合は、DETFF ３０１が既存のデータを保持する。この
状態で自己同期式側のreqoが「１」となると、DETFF ３
０１が同期式側へのデータ入力を行い、クロックclock
が「１」となると、SETFF401がreqoの「１」をackoにす
る。これに対してreqoが「０」となると、DETFF301が再
び同期式側へのデータ入力を行い、clock が「１」とな
ると、SETFF401がreqoの「０」をackoにして図５の回路
を初期状態に戻す。
【００１４】図６に図５の制御用信号clock ，reqo及び
ackoとの間の遷移の関係を示す。
ackoとの間の遷移の関係を示す。
【００１５】図３及び図５のＳＥＴＦＦが同期式側のcl
ock の立ち下がりで動作する場合（例えば、同期式側が
二位相のクロック方式を使用するとき）は、図９及び図
１０の回路を用いることができる。
ock の立ち下がりで動作する場合（例えば、同期式側が
二位相のクロック方式を使用するとき）は、図９及び図
１０の回路を用いることができる。
【００１６】図９の回路で、reqi及びackiの両方が
「０」の場合は、DETFF303が既存のデータを保持する。
この状態で同期式側のクロックclock が「０」となると
き、SETFF403がackiの否定値「１」をreqiにしてDETFF3
03が自己同期式側へのデータ入力を行い、ackiが「１」
となった状態でclock が「０」となると、SETFF403がac
kiの否定値「０」をreqiにしてDETFF303が再び自己同期
式側へのデータ入力を行い、ackiが「０」となると、図
９の回路が初期状態に戻る。
「０」の場合は、DETFF303が既存のデータを保持する。
この状態で同期式側のクロックclock が「０」となると
き、SETFF403がackiの否定値「１」をreqiにしてDETFF3
03が自己同期式側へのデータ入力を行い、ackiが「１」
となった状態でclock が「０」となると、SETFF403がac
kiの否定値「０」をreqiにしてDETFF303が再び自己同期
式側へのデータ入力を行い、ackiが「０」となると、図
９の回路が初期状態に戻る。
【００１７】図１０の回路では、reqo及びackoの両方が
「０」の場合は、DETFF304が既存のデータを保持する。
この状態で自己同期式側のreqoが「１」となると、DETF
F304が同期式側へのデータ入力を行い、クロックclock
が「０」となると、SETFF404がreqoの「１」をackoにす
る。これに対してreqoが「０」となると、DETFF304が再
び同期式側へのデータ入力を行い、clock が「０」とな
ると、SETFF404がreqoの「０」をackoにし、図１０の回
路が初期状態に戻る。
「０」の場合は、DETFF304が既存のデータを保持する。
この状態で自己同期式側のreqoが「１」となると、DETF
F304が同期式側へのデータ入力を行い、クロックclock
が「０」となると、SETFF404がreqoの「１」をackoにす
る。これに対してreqoが「０」となると、DETFF304が再
び同期式側へのデータ入力を行い、clock が「０」とな
ると、SETFF404がreqoの「０」をackoにし、図１０の回
路が初期状態に戻る。
【００１８】なお、図９及び図１０のＳＥＴＦＦは、図
７の回路の下の半分で実現することができる。
７の回路の下の半分で実現することができる。
【００１９】図１の同期式側がclock の両方のエドジで
データを処理する場合は、図１１及び図１２の回路を用
いることができる。
データを処理する場合は、図１１及び図１２の回路を用
いることができる。
【００２０】図１１の回路で、reqi及びackiの両方が
「０」の場合は、DETFF305が既存のデータを保持する。
この状態で同期式側のクロックclock が立ち上がる又は
立ち下がるとき、DETFF306がackiの否定値「１」をreqi
にしてDETFF305が自己同期式側へのデータ入力を行い、
ackiが「１」となった状態でclock が立ち上がる又は立
ち下がると、DETFF306がackiの否定値「０」をreqiにし
てDETFF305が再び自己同期式側へのデータ入力を行い、
ackiが「０」となると、図１１の回路が初期状態に戻
る。
「０」の場合は、DETFF305が既存のデータを保持する。
この状態で同期式側のクロックclock が立ち上がる又は
立ち下がるとき、DETFF306がackiの否定値「１」をreqi
にしてDETFF305が自己同期式側へのデータ入力を行い、
ackiが「１」となった状態でclock が立ち上がる又は立
ち下がると、DETFF306がackiの否定値「０」をreqiにし
てDETFF305が再び自己同期式側へのデータ入力を行い、
ackiが「０」となると、図１１の回路が初期状態に戻
る。
【００２１】図１２の回路では、reqo及びackoの両方が
「０」の場合は、DETFF307が既存のデータを保持する。
この状態で自己同期式側のreqoが「１」となると、DETF
F307が同期式側へのデータ入力を行い、クロックclock
が立ち上がる又は立ち下がるとき、DETFF308がreqoの
「１」をackoにする。これに対してreqoが「０」となる
と、DETFF307が再び同期式側へのデータ入力を行い、cl
ock が立ち上がる又は立ち下がると、DETFF308がreqoの
「０」をackoにし、図１２の回路が初期状態に戻る。
「０」の場合は、DETFF307が既存のデータを保持する。
この状態で自己同期式側のreqoが「１」となると、DETF
F307が同期式側へのデータ入力を行い、クロックclock
が立ち上がる又は立ち下がるとき、DETFF308がreqoの
「１」をackoにする。これに対してreqoが「０」となる
と、DETFF307が再び同期式側へのデータ入力を行い、cl
ock が立ち上がる又は立ち下がると、DETFF308がreqoの
「０」をackoにし、図１２の回路が初期状態に戻る。
【００２２】
【発明の効果】本発明は、構成が簡単で柔軟性を持つた
め、同期式システムへの自己同期システムの組み込みを
容易にし、回路面積の視点で有利である。
め、同期式システムへの自己同期システムの組み込みを
容易にし、回路面積の視点で有利である。
【図１】本発明の一実施例の構成図。
【図２】２−サイクル（全ハンドシェイク）プロトコル
のタイムダイアグラム。
のタイムダイアグラム。
【図３】本発明の同期式側から自己同期式側への入力を
行うための一実施例の説明図。
行うための一実施例の説明図。
【図４】図３の回路の制御部に対するタイムダイアグラ
ム。
ム。
【図５】本発明の自己同期式側から同期式側への入力を
行うための一実施例の説明図。
行うための一実施例の説明図。
【図６】図５の回路の制御部に対するタイムダイアグラ
ム。
ム。
【図７】図３及び図５のＤＥＴＦＦの実現例を示す回路
図。
図。
【図８】図３及び図５のＳＥＴＦＦの実現例を示す回路
図。
図。
【図９】本発明のもう一つの一実施例の説明図。
【図１０】本発明のもう一つの一実施例の説明図。
【図１１】本発明のもう一つの一実施例の説明図。
【図１２】本発明のもう一つの一実施例の説明図。
reqi…自己同期式側へのデータ入力要求信号、acki…自
己同期式側へのデータ入力了解信号、reqo…自己同期式
側からデータ出力要求信号、acko…自己同期式側からデ
ータ出力了解信号、ＤＳＴＩ，ＤＣＫＩ…出力用のデー
タ、ＤＳＴ，ＤＣＫ…入力データ、clock …クロック、
ＶＤＤ…電源、ＧＮＤ…グランド、１００〜１１４…ｐ
型ＭＯＳトランジスタ、２００〜２１５…ｎ型ＭＯＳト
ランジスタ、３００〜３０８…ＤＥＴＦＦ（Double Edg
e Triggered Flip-Flop)、４００〜４０４…ＳＥＴＦＦ
（Single Edge Triggered Flip-Flop）。
己同期式側へのデータ入力了解信号、reqo…自己同期式
側からデータ出力要求信号、acko…自己同期式側からデ
ータ出力了解信号、ＤＳＴＩ，ＤＣＫＩ…出力用のデー
タ、ＤＳＴ，ＤＣＫ…入力データ、clock …クロック、
ＶＤＤ…電源、ＧＮＤ…グランド、１００〜１１４…ｐ
型ＭＯＳトランジスタ、２００〜２１５…ｎ型ＭＯＳト
ランジスタ、３００〜３０８…ＤＥＴＦＦ（Double Edg
e Triggered Flip-Flop)、４００〜４０４…ＳＥＴＦＦ
（Single Edge Triggered Flip-Flop）。
Claims (4)
- 【請求項１】同期システム側にデータ出力線（ＤＣ
Ｋ），クロックclock の入力線及びデータ入力線（ＤＣ
ＫＩ）を持ち、自己同期式システム側にデータ入力線
(ＤＳＴＩ)，データ入力要求信号線（reqi），データ入
力了解信号線（acki），データ出力線（ＤＳＴ），デー
タ出力要求信号線（reqo）及びデータ出力了解信号線(a
cko)を持ち、前記クロックclock が変化するとき、自己
同期式側のreqi信号が変化し、同期式側のデータＤＣＫ
がＤＳＴＩとして自己同期式側に入力され、自己同期式
側のacki信号が変化した後、前記クロックclock が変化
すると、前記のreqi信号が変化して初期状態に戻り、同
期式側のデータＤＣＫがＤＳＴＩとして自己同期式側に
入力され、自己同期式側のacki信号が初期状態に戻り、
一方、自己同期式側のreqo信号が変化するとき、自己同
期式側からのデータＤＳＴがＤＣＫＩとして同期式側に
入力され、前記クロックclock が変化すると、自己同期
式側のacko信号が変化し、自己同期式側のreqo信号が変
化するとき、自己同期式側からのデータＤＳＴがＤＣＫ
Ｉとして同期式側に入力され、前記クロックclock が変
化すると、前記のacko信号が変化し、前記の自己同期式
側から同期式側へのデータ入力及び前記の同期式側から
自己同期式側へのデータ入力のサイクルを繰返すことを
特徴とする同期式と自己同期式システムとの間のインタ
ーフェース装置。 - 【請求項２】請求項第１項に記載の同期式側から自己同
期式側へのデータ転送を行うために、前記clock 及びac
kiの否定値をそれぞれ、クロック信号の立上り又は立ち
下がりで動作するフリップフロップＳＥＴＦＦのクロッ
ク入力ck及びデータ入力Ｄに接続し、前記フリップフロ
ップの出力Ｑを前記のreqiに接続し、前記の出力Ｑを、
クロック信号の立上り及び立ち下がり両方の変化で動作
するフリップフロップＤＥＴＦＦのクロック入力ckに接
続し、同期式側からのデータ入力を前記のＤＥＴＦＦの
データ入力Ｄに接続し、ＤＥＴＦＦの出力Ｑを自己同期
式側へのデータ出力に接続し、１個のＳＥＴＦＦ及び１
個のＤＥＴＦＦからなることを特徴とする同期式と自己
同期式システムとの間のインターフェース装置。 - 【請求項３】請求項第１項に記載の自己同期式側から同
期式側へのデータ転送を行うために、前記clock 及びac
koをそれぞれ、クロック信号の立上り又は立ち下がりで
動作するフリップフロップＳＥＴＦＦのクロック入力ck
及び出力Ｑに接続し、前記フリップフロップのデータ入
力Ｄを前記のreqoに接続し、前記のデータ入力Ｄを、ク
ロック信号の立上り及び立ち下がり両方の変化で動作す
るフリップフロップＤＥＴＦＦのクロック入力ckに接続
し、自己同期式側からのデータ入力を前記のＤＥＴＦＦ
のデータ入力Ｄに接続し、ＤＥＴＦＦの出力Ｑを同期式
側へのデータ出力に接続し、１個のＳＥＴＦＦ及び１個
のＤＥＴＦＦからなることを特徴とする同期式と自己同
期式システムとの間のインターフェース装置。 - 【請求項４】請求項第１項に記載の同期式側はクロック
の立上り及び立ち下がりでデータを処理する場合は、同
期式側から自己同期式側へのデータ転送を行うために、
前記clock 及びackiの否定値をそれぞれ、クロック信号
の立上り及び立ち下がり両方で動作する第１のフリップ
フロップＤＥＴＦＦのクロック入力ck及びデータ入力Ｄ
に接続し、前記フリップフロップの出力Ｑを前記のreqi
に接続し、前記の出力Ｑを、第２のフリップフロップＤ
ＥＴＦＦのクロック入力ckに接続し、同期式側からのデ
ータ入力を第２のＤＥＴＦＦのデータ入力Ｄに接続し、
第２のDETFF の出力Ｑを自己同期式側へのデータ出力に
接続し、自己同期式側から同期式側へのデータ転送を行
うために、前記clock 及びackoをそれぞれ、第３のフリ
ップフロップＤＥＴＦＦのクロック入力ck及び出力Ｑに
接続し、前記第３のフリップフロップのデータ入力Ｄを
前記のreqoに接続し、前記第３のフリップフロップのデ
ータ入力Ｄを、第４のフリップフロップＤＥＴＦＦのク
ロック入力ckに接続し、自己同期式側からのデータ入力
を前記第４のＤＥＴＦＦのデータ入力Ｄに接続し、第４
のＤＥＴＦＦの出力Ｑを同期式側へのデータ出力に接続
し、４個のDETFF からなることを特徴とする同期式と自
己同期式システムとの間のインターフェース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216894A JPH07249001A (ja) | 1994-03-14 | 1994-03-14 | インターフェース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216894A JPH07249001A (ja) | 1994-03-14 | 1994-03-14 | インターフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249001A true JPH07249001A (ja) | 1995-09-26 |
Family
ID=12628448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216894A Pending JPH07249001A (ja) | 1994-03-14 | 1994-03-14 | インターフェース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249001A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005518018A (ja) * | 2002-02-12 | 2005-06-16 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期及び同期領域間の変換を促進する手法 |
| JP2007525922A (ja) * | 2004-03-01 | 2007-09-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 互いに同期しない回路モジュールを備える回路 |
-
1994
- 1994-03-14 JP JP4216894A patent/JPH07249001A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005518018A (ja) * | 2002-02-12 | 2005-06-16 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期及び同期領域間の変換を促進する手法 |
| JP2007525922A (ja) * | 2004-03-01 | 2007-09-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 互いに同期しない回路モジュールを備える回路 |
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