JPH07244540A

JPH07244540A - 高精度時計装置

Info

Publication number: JPH07244540A
Application number: JP6033374A
Authority: JP
Inventors: Atsushi Funaki; 淳船木; Shoji Tenma; 尚二天満
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-03
Filing date: 1994-03-03
Publication date: 1995-09-19
Also published as: US5546363A

Abstract

(57)【要約】【目的】温度変化等の影響を受け易い市販の時計用ＩＣ
をそのまま使用し、簡単に高精度の時計用ＩＣとして機
能させる。【構成】計時用ＩＣである時計回路手段２０の他に高精
度発振手段２８を設け、高精度発振手段２８からのクロ
ック信号をもとに高精度時計制御手段２６で一定時間、
例えば１分を計測する。この一定時間の計測毎に高精度
制御手段２６から時計用ＩＣである時計回路手段２０に
補正信号を送出し、時刻情報の補正動作を行わせる。こ
れによって高精度発振手段２８の精度で時計回路手段２
０を動作させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、小型の計算機システム
で使用する年月日時分秒の時刻情報を生成する時計装置
に関し、特に、高い精度で継続して時刻情報を生成でき
る精度時計装置に関する。

【０００２】

【従来の技術】従来、大型の計算機システムでの時刻デ
ータの表示は、６４ビット程度のバイナリカウンタを用
いて行っている。このバイナリカウンタの初期値を例え
ば１９９０年１月１日００時００分００秒とし、そこか
らの差分により年月日時分秒の時刻データを算出してい
る。

【０００３】このような大型の計算機システムにあって
は、バイナリカウンタの精度を高めることにより、時刻
データの高精度化が図れるが、時刻データの算出にソフ
トウェアの介在が不可欠であり、ワークステーションや
サーバのような小型の計算機システムにおいて、この方
法は一般的でない。一方、パーソナルコンピュータ等の
安価な計算機における時刻データの表示は、時計用ＩＣ
を用いるのが一般的である。この時計用ＩＣは発振器を
内蔵しており、年月日時分秒の時刻データをＢＣＤコー
ドにより表示する。さらに、うるう年の算出も時計用Ｉ
Ｃによって行われ、低価格でありながら高機能である。

【０００４】またこれらの時計用ＩＣは、汎用ＣＰＵと
のインタフェースを備えている。従って、市販の計時用
ＩＣと汎用ＣＰＵをＣＰＵバスで接続することで、安価
で高機能な時刻データの表示ができる。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
発振器を内蔵した計時用ＩＣにあっては、内部の発振器
が温度変化等の影響を受け易く、安定した発振周波数を
維持することが困難で、低精度であるという欠点があ
る。このような状況のもとに、近年増加しているワーク
ステーションやサーバマシン等の小型の計算機システム
では、ファイルの管理等に大型計算機システムと同様な
高精度の時計装置が要求されはじめている。しかし、低
価格の時計用ＩＣを使用したのでは、高精度というニー
ズに対応できない。また大型計算機と同様なビット数の
バイナリカウンタを使用し、ソフトウェアにより時刻デ
ータを算出することは、小型の計算機システムでは実用
的でないという問題があった。

【０００６】本発明の目的は、低精度の時計用ＩＣをそ
のまま使用し、簡単に高精度の時計用ＩＣとして機能で
きるようにした高精度時計装置を提供する。

【０００７】

【課題を解決するための手段】図１は本発明の原理説明
図である。本発明は、第１の発振手段を内蔵した計時用
ＩＣである時計回路手段２０の他に高精度の第２の発振
手段２８を設け、第２の発振手段２８からのクロック信
号をもとに高精度時計制御手段２６で一定時間、例えば
１分を計測する。この一定時間の計測毎に高精度制御手
段２６から計時用ＩＣである時計回路手段２０に補正信
号を送出し、時刻情報の補正動作を行わせる。これによ
って第２の発振手段２８の精度で時計回路手段２０を動
作させることができる。

【０００８】即ち、市販の時計用ＩＣで実現できる時計
回路手段２０は、温度変化の影響を受け易い内蔵した第
１の発振器のクロック信号に基づいて時刻情報を生成す
ると共に、外部からの補正信号に基づき時刻情報を補正
する。例えば時計回路手段２０は、外部から補正信号に
基づき時刻情報の内の秒の値を補正する。即ち、外部か
ら補正信号を受けた場合、時刻情報の中の秒の値が０秒
以上３０秒未満のときは、時刻情報の秒の値を零に補正
する。３０秒以上５９秒以下のときは、１分の値を桁あ
がりさせて秒の値を零に補正する。時計回路手段２０と
しては、発振器を外付けするタイプのものでもよい。

【０００９】新たに設けた第２の発振手段２８は、発振
回路部を恒温構造のパッケージに収納する。高精度時計
制御手段２６は、第２の発振手段２８からクロック信号
に基づいて所定の単位時間の計測を繰り返し、単位時間
の計測完了毎に時計回路手段２０に補正信号を出力して
時刻情報を補正させる。高精度時計制御手段２６は、同
期制御手段と、補正信号送出手段を内蔵する。同期制御
手段は、外部からの同期化指示信号を受けた際に、高精
度発振手段２８からのクロック信号に基づく時刻情報と
時計回路手段２０での時刻情報を同期させる。同期の方
法は、時計回路手段２０から出力される所定単位時間毎
の時間割込信号、例えば１分割込信号で、時刻情報を作
成しているカウンタ手段（１分カウンタ）をリセットさ
せて、時計回路手段２０の時刻情報に同期させる。

【００１０】補正信号送出手段は、同期制御手段による
同期完了後に、高精度発振手段２８からのクロック信号
に基づいて所定単位時間、例えば１分間の計測を繰り返
し、単位時間の計測完了毎に補正信号を時計回路手段２
０に送出してその時刻情報を補正させる。更に、計算機
装置１０からのコマンドにより高精度時計制御手段２６
に同期化指示信号を送出する同期割込発生手段２２が設
けられる。同期割込発生手段２２は、計算機装置１０の
電源投入に伴う初期化コマンドを解読して高精度時計制
御手段２６に同期化指示信号を送出する。

【００１１】また高精度時計選択手段２４は、コマンド
により高精度時計制御手段２６に時計回路手段２０に対
する補正信号の送出を許容する。例えば、ＡＣ電源によ
る動作時は高精度時計制御手段２６に選択信号を送出
し、高精度時計として機能させる。一方、バッテリー電
源による動作時には、高精度時計制御手段２６に対する
選択信号の送出を抑止して時計回路手段２０のみを動作
させ、消費電力を節減する。

【００１２】

【作用】このような本発明の高精度時計装置によれば、
時計用ＩＣの他に設けた高精度発振器からのクロック信
号をもとに、高精度時計制御回路で一定時間を計測し、
一定時間の計測毎に得られた信号で時計用ＩＣの補正動
作を行わせる。この結果、市販の時計用ＩＣを、簡単な
構成で高精度発振器の精度で動作できる。

【００１３】

【実施例】図２は本発明の時計装置を備えた計算機シス
テムの実施例を示す。図２において、ＣＰＵ１０に対し
てはアドレスバス１２とデータバス１４が設けられる。
ここで、ＣＰＵ１０としては例えばモトローラ製ＭＣ６
８０００を使用している。アドレスバス１２はＡ２２〜
Ａ０の２３ビット、データバス１２はＤ１５〜Ｄ００の
１６ビットで構成される。アドレスバス１２およびデー
タバス１４に対してはＲＡＭ１６およびＲＯＭ１８が接
続されている。

【００１４】本発明の時計装置は、市販の時計用ＩＣを
用いた第１の発振手段が内蔵された時計回路２０、高精
度時計制御回路２６および第２の発振手段としての高精
度発振器２８で構成される。時計回路２０は、バスドラ
イバ２１を介してＣＰＵ１０のアドレスバス１２に接続
される。バスドライバ２１は、アドレスバス１２の下位
４ビットを取り出して時計回路２０にアドレスＡ３〜Ａ
０を供給する。

【００１５】また時計回路２０は、バスレシーバ２３を
介してＣＰＵ１０のデータバス１４に接続される。バス
レシーバ２３は、時計回路２０からの時刻データＤ３〜
Ｄ０の４ビットをデータバス１４の下位４ビットに送出
し、ＣＰＵ１０への時刻データの取込みを可能とする。
更に、時計回路２０は１分割込信号出力端子２０−１と
補正信号入力端子２０−２を備える。１分割込信号出力
端子２０−１は、時計回路２０で１分間の計測が行われ
るごとに１分割込信号Ｅ３を出力する。補正信号入力端
子２０−２は外部から１分補正信号を入力すると、内蔵
した１分カウンタ回路で形成している秒の値に応じた補
正動作を行う。即ち、１分補正信号が入力したときの秒
の値が０秒以上で３０秒未満であれば、秒の値を０にリ
セットする。一方、秒の値が３０秒以上で５９秒以下で
あれば、１分の値の桁上がりを行うと同時に秒の値を０
にリセットする。

【００１６】図３のフローチャートは、図２の時計回路
２０における補正処理を示している。図３において、ま
ずステップＳ１で補正信号入力端子２０−１に対する外
部からの１分補正信号の入力の有無をチェックしてい
る。外部から１分補正信号が入力すると、ステップＳ２
に進み、現在、カウントしている秒の値が０秒以上で３
０秒未満か否かチェックしている。

【００１７】現在の秒の値が０秒以上３０秒未満であれ
ば、ステップＳ３に進み、秒の値を０にリセットする。
これに対し、現在の秒の値が３０秒以上で５９秒未満で
あった場合には、ステップＳ４に進み、１分の値を形成
している所謂１分カウンタの桁上げを行い、同時に秒の
値を形成している秒カウンタの値を０にリセットする。

【００１８】このような外部からの１分補正信号による
補正機能および１分カウンタによる１分間の計数ごとに
１分割込信号を出力する機能を備えた時計回路２０とし
ては、例えばエプソン製ＲＴＣ６３４２３ＡＡのリアル
タイムクロックモジュールが使用できる。再び図２を参
照するに、高精度時計制御回路２６に対しては高精度発
振器２８が設けられている。高精度発振器２８として
は、温度補償付き水晶発振器、恒温槽付き水晶発振器等
を用いる。温度補償付き水晶発振器は、サーミスタ等の
感温素子と抵抗を組合せ、水晶振動子の温度特性を打ち
消すように構成されている。このような温度補償付き水
晶発振器としては、例えば東洋通信機製のデジタル水晶
発振器ＴＣＯ−１１１Ａがある。

【００１９】また恒温槽付き水晶振動子は、恒温槽によ
って水晶振動子の周囲温度を一定に保ち、温度特性を向
上させている。図４は高精度発振器２８に用いる恒温槽
付き水晶発振器の構造と回路を示している。高精度発振
器２８はパッケージ１５０に収納されており、パッケー
ジ１５０の内部には断熱材１５２が設けられ、断熱材１
５２の内側に発振部１５４とバッファアンプ１５６を内
蔵している。発振部１５４は例えば１６ＭＨｚの発振出
力を生ずる。

【００２０】断熱材１５２は発振部１５４およびバッフ
ァアンプ１５６の収納部分を密閉し、外部における温度
変化の影響を受けにくい断熱構造としている。このた
め、発振部１５４は周囲温度の影響をそれほど受けるこ
となく、安定した発振動作を行うことができる。即ち、
断熱材１５２を用いることでパッケージ１５０の内部を
恒温槽とすることができる。尚、断熱材１５２を用いた
恒温槽の代わりに、発振部１５４の収納部分を真空にし
て温度変化の影響を受けにくい構造としてもよい。この
ような恒温槽付き水晶発振器としては、例えば日本電波
工業製のＯＣＸＯ９１６１Ａがある。

【００２１】再び図２を参照するに、高精度時計制御回
路２６は時計回路２０から出力される１分割込信号Ｅ３
を入力しており、また時計回路２０に対し１分補正信号
Ｅ４を出力している。時計回路２０からの１分割込信号
Ｅ３は、計算機システムの電源投入に伴うパワーオンリ
セットで時計回路２０と高精度時計制御回路２６に設け
ているカウンタの計数動作を同期化させるために用いら
れる。

【００２２】高精度時計制御回路２６は時計回路２０と
の同期が済むと、高精度発振器２８からの１６ＭＨｚク
ロック信号Ｅ５に基づいた１分間の計測動作を行い、１
分間の計測動作を完了すると時計回路２０に対し１分補
正信号Ｅ４を出力する。この高精度時計制御回路２６か
らの１分補正信号Ｅ４により時計回路２０の補正動作が
行われ、時計回路２０は高精度発振器２８に従った高精
度の時刻データを生成することができる。

【００２３】高精度時計制御回路２６に対しては、更に
同期割込発生回路２２、高精度時計選択回路２４および
パワーオンリセット回路２５が設けられている。パワー
オンリセット回路２５は電源投入に伴うタイマ動作によ
りリセット信号Ｅ７を時計回路２０および高精度時計制
御回路２６に出力して、初期化リセットを行わせる。同
期割込発生回路２２はＣＰＵ１０に設けられたタイマ同
期制御部３０からのコマンドを解読し、高精度時計制御
回路２６に対し同期化指示信号としてのトリガ信号Ｅ２
を出力する。高精度時計制御回路２６は、このトリガ信
号Ｅ２を受けて時計回路２０からの１分割込信号Ｅ３の
入力を有効とし、同期化の処理動作を行う。

【００２４】高精度時計選択回路２４はＣＰＵ１０に設
けられた時刻管理部３２からのコマンドを受け、高精度
時計制御回路２６による１分補正信号Ｅ４の出力の有無
を選択するイネーブル信号Ｅ１を供給する。このイネー
ブル信号Ｅ１の出力の有無は、例えば本発明の計算機装
置で使用する電源の種別に応じて行われる。例えばＡＣ
電源で動作している場合には、高精度時計選択回路２４
はイネーブル信号Ｅ１を出力し、高精度時計制御回路２
６による１分補正信号Ｅ４の出力を許容して、時計回路
２０を高精度発振器２８で決まる高精度で動作する。こ
れに対し、ＡＣ電源から内蔵したバッテリ電源に切り替
えた場合には、イネーブル信号Ｅ１の送出を禁止し、時
計回路２０を、内蔵する低精度の発振器のみで動作さ
せ、高精度時計装置としての機能を停止させる。

【００２５】なお、同期割込発生回路２２および高精度
時計選択回路２４は、ＣＰＵ１０に対する計算機システ
ムのファームウエアの機能の一部を使用している。例え
ば、同期割込発生回路２２はアドレスバス１２とデータ
バス１４をデコードして必要な制御信号を出力するもの
で、その１つの機能として高精度時計制御回路２６の同
期化指示信号としてのトリガ信号Ｅ２を出力する。

【００２６】また高精度時計選択回路２４はＲＡＭ１６
およびＲＯＭ１８の制御を行うファームウェアであり、
その一部の機能として高精度時計制御回路２６からの１
分補正信号Ｅ４の出力を許容するるイネーブル信号Ｅ１
の選択出力を行っている。図５は図２の高精度時計制御
回路２６の実施例を示す。図５において、高精度時計制
御回路２６は４分周回路３４、トリガ同期回路３６、１
分割込同期回路３８、時計制御同期回路４０、１２５Ｈ
ｚカウンタ回路４２、１秒カウンタ回路４４、１分カウ
ンタ回路４６、１分補正信号送出回路４８および１秒パ
ルス発生回路５０で構成される。

【００２７】４分周回路３４は高精度発振器２８からの
１６ＭＨｚ信号Ｅ５を入力し、４分の１に分周した４Ｍ
Ｈｚ信号Ｅ８を出力する。この４ＭＨｚ信号Ｅ８は、高
精度時計制御回路２６に設けている各回路部の基準クロ
ック信号となる。また４分周回路３４に対しては、外部
より抑止信号Ｅ６とリセット信号Ｅ７が供給され、これ
らは同様に他の回路部にも供給されている。尚、２分の
１に分周した８ＭＨｚ信号Ｅ９も出力している。

【００２８】トリガ同期回路３６は外部に設けた同期割
込発生回路２２からのトリガ信号Ｅ２を入力し、これを
ラッチして書込信号Ｅ１０を出力する。また１分割込同
期回路３８は、外部の時計回路２０からの１分割込信号
Ｅ３を入力してラッチし、１分信号Ｅ１１を出力する。
時計制御同期回路４０はトリガ同期回路３６のラッチ出
力となる書込信号Ｅ１０、および１分割込同期回路３８
のラッチ出力となる１分信号Ｅ１１の両方が入力したタ
イミングで、まず割込リセット信号Ｅ１３を出力し、続
いて同期信号Ｅ１２を出力する。時計制御同期回路４０
からの割込リセット信号Ｅ１３は、１２５Ｈｚカウンタ
回路４２、１秒カウンタ回路４４、１分カウンタ回路４
６、１分補正信号送出回路４８および１秒パルス発生回
路５０に出力され、割込リセット動作を行わせる。

【００２９】１２５Ｈｚカウンタ回路４２は、４分周回
路３４からの４ＭＨｚ信号Ｅ９を計数し、１２５Ｈｚ周
期の１２５Ｈｚ信号Ｅ１４を出力する。即ち、１２５Ｈ
ｚ信号Ｅ１４は、１秒の計数の基準クロックとなる０．
００８秒周期のクロック信号を発生する。１秒カウンタ
回路４４は１２５Ｈｚカウンタ回路４２からの１２５Ｈ
ｚ信号Ｅ１４を計数して、１秒信号Ｅ１５を出力する。
１分カウンタ回路４６は１秒カウンタ回路４４からの１
秒信号Ｅ１５を計数して、１分信号Ｅ１６を出力する。

【００３０】１分補正信号送出回路４８は外部からのイ
ネーブル信号Ｅ１と、時計制御同期回路４０からの同期
信号Ｅ１２、１２５Ｈｚカウンタ回路４２からの１２５
Ｈｚ信号Ｅ１４、および１分カウンタ回路４６からの１
分信号Ｅ１６を入力し、時計回路２０との同期化が完了
した後に、１分カウンタ回路４６からの１分信号Ｅ１６
に同期した１分補正信号Ｅ４を送出する。

【００３１】なお、１秒パルス発生回路５０は本発明の
高精度時計装置に直接関係しないが、１秒カウンタ回路
４４からの１秒信号Ｅ１５に同期して、１２５Ｈｚカウ
ンタ回路４２からの１２５Ｈｚ信号のパルス幅をもつ１
秒パルス信号を作り出している。図６は図２に示した時
計回路２０と高精度時計制御回路２６におけるパワーオ
ンスタート直後の時刻同期化制御と、同期化終了後の補
正制御を示している。

【００３２】図６において、まずステップＳ１〜Ｓ３が
時計回路２０と高精度時計制御回路２６の時刻同期化制
御である。この時刻同期化制御は、まずステップＳ１
で、高精度時計制御回路２６がＣＰＵ１０からの同期化
制御コマンドに基づく同期割込発生回路２２からのトリ
ガ信号Ｅ２が入力したか否かを検出している。トリガ信
号Ｅ２の入力を検出すると、ステップＳ２に進み、時計
回路２０から１分割込信号Ｅ３が入力するか否かを検出
している。

【００３３】ステップＳ２で、時計回路２０からの１分
割込信号Ｅ３の入力を検出すると、ステップＳ３に進
み、高精度時計制御回路２６内に設けている１分間の計
測を行っている各回路部の初期化処理を行う。具体的に
は、図５に示した時計制御同期回路４０が割込リセット
信号Ｅ１３を出力し、１２５Ｈｚカウンタ回路４２、１
秒カウンタ回路４４、１分カウンタ回路４６および１分
補正信号送出回路４８のそれぞれをリセットする。

【００３４】これによって、高精度時計制御回路２６内
の１分間の計測を行う回路部分が、時計回路２０内にお
いて１分間の計測を行っている回路部と同期した時刻計
測を行う同期化状態となる。ステップＳ１〜Ｓ３の時刻
同期化制御が済むと、ステップＳ４〜Ｓ６に示す時刻の
補正制御が繰り返される。まずステップＳ４で、時刻同
期制御の完了の有無をチェックし、完了を確認すると、
ステップＳ５に進み、１分間の計測が完了したか否かチ
ェックする。即ち、高精度時計制御回路２６に内蔵して
いる１分カウンタ回路４６から１分信号Ｅ１６が出力さ
れたか否かチェックする。１分カウンタ出力が得られる
と、ステップＳ６に進み、時計回路２０に対し１分補正
信号Ｅ４を出力する。

【００３５】図７は図６に示した時計回路２０と高精度
時計制御回路２６の間の時刻同期化制御とその後の補正
制御を示したタイミングチャートである。図７（Ａ）の
トリガ信号Ｅ２が入力すると、高精度時計制御回路２６
内に設けているトリガ同期回路３６（図５参照）からの
書込信号Ｅ１０が有効となる。図７（Ｃ）は高精度時計
制御回路２６に設けている１分カウンタ回路４６の計数
動作を示しており、縦軸に示す００秒から６０秒までの
計数動作を繰り返している。

【００３６】一方、図７（Ｅ）は時計回路２０に内蔵し
ている１分カウント機能の計数動作を示したもので、同
様に００秒から６０秒の計数動作を繰り返している。し
かし、図７（Ｃ）の１分カウンタ回路４６と同図（Ｅ）
の時計回路２０側の１分カウント機能は、電源投入直後
の初期状態にあっては、図示のように同期していない。

【００３７】トリガ信号Ｅ２の出力により書込信号Ｅ１
０が有効になると、高精度時計制御回路２６において時
計回路２０からの図７（Ｆ）に示す１分割込信号Ｅ３の
受け入れを許容する。したがって、図７（Ｅ）の時計回
路２０における１分計数機能で６０秒に達して１分割込
信号Ｅ３が出力されると、この１分割込信号Ｅ３を高精
度時計制御回路２６が取り込み、図７（Ｃ）の１分カウ
ンタ回路４６のリセット動作を強制的に行う。

【００３８】この時点で、図７（Ｃ）の１分カウンタ回
路４６の計数動作と、図７（Ｅ）の時計回路２０におけ
る１分計数機能とが同期する。同期制御が完了すると、
図７（Ｄ）に示す高精度時計制御回路２６からの１分補
正信号Ｅ４の出力が開始される。即ち、図７（Ｃ）に示
す高精度時計制御回路２６における１分カウンタ回路４
６の１分間の計測完了で、同図（Ｄ）に示す１分補正信
号Ｅ４が出力される。

【００３９】ここでは図７（Ｅ）に示すように時計回路
２０側の１分計数機能が遅れて、ΔＴだけ長くなってい
る。したがって、１分補正信号Ｅ４の出力で時計回路２
０の１分カウント機能が６０秒を計数する前に、強制的
に１分カウンタ回路４６による１分間の計数完了でリセ
ットされ、時計回路２０の時刻データが高精度発振器２
８からの１６ＭＨｚに基づいた精度の高い時刻データと
なる。

【００４０】なお、図７の場合は、説明の都合上、１分
間の計測における時計回路２０のずれを極端に大きくし
て示しており、実際には秒以下の誤差に止まることか
ら、時計回路２０は高精度時計制御回路２６の１分カウ
ンタに完全に同期した計数動作を行うことになる。図８
は図５に示した高精度時計制御回路２６に設けている４
分周回路３４の実施例を示す。図８において、４分周回
路３４はＤ−ＦＦ５４，５８を２段接続した分周回路を
構成している。１段目のＤ−ＦＦ５４のクロック端子Ｃ
ＬＫに対しては、ＡＮＤゲート５２を介して高精度発振
器２８からの１６ＭＨｚ信号Ｅ５が入力されている。こ
のため、Ｄ−ＦＦ５４は１６ＭＨｚ信号Ｅ５を２分の１
に分周した８ＭＨｚ信号Ｅ８を出力する。

【００４１】８ＭＨｚ信号Ｅ９は、２段目のＤ−ＦＦ５
８のクロック端子ＣＬＫにＡＮＤゲート５６を介して入
力されている。このため、２段目のＤ−ＦＦ５８は８Ｍ
Ｈｚ信号Ｅ９を２分の１に分周した４ＭＨｚ信号Ｅ８を
出力する。ＡＮＤゲート５２，５６は外部からの抑止信
号Ｅ６によりＤ−ＦＦ５４，５８に対するクロック入力
を禁止することができる。

【００４２】また外部からのパワーオンスタートに伴う
リセット信号Ｅ７は、Ｄ−ＦＦ５４，５８のリセット端
子ＲＳＴに与えられている。更に、１段目のＤ−ＦＦ５
４からの８ＭＨｚ信号Ｅ８は、他の回路部に対するクロ
ックとして出力されている。図９は図５の高精度時計制
御回路２６に設けたトリガ同期回路３６の実施例を示
す。図９において、トリガ同期回路３６はＤ−ＦＦ６
０，６２，６４を３段に接続し、最終的にＡＮＤゲート
６６でＤ−ＦＦ６４の＋Ｑ出力とＤ−ＦＦ６２の−Ｑ出
力との反転論理積によって書込信号Ｅ１０を出力してい
る。１段目のＤ−ＦＦ６０のＤ端子には外部からのトリ
ガ信号Ｅ２が入力される。またＤ−ＦＦ６０，６２，６
４のクロック端子ＣＬＫには４ＭＨｚ信号Ｅ８が入力さ
れ、またリセット端子ＲＳＴにはリセット信号Ｅ７が共
通に入力されている。

【００４３】この図９に示すトリガ同期回路３６は、４
ＭＨｚ信号Ｅ８に同期して外部からのトリガ信号Ｅ２を
Ｄ−ＦＦ６０，６２および６４の順番に順次ラッチし、
トリガ信号Ｅ２の入力から４ＭＨｚ信号Ｅ８の３クロッ
ク目で書込信号Ｅ１０を出力する。またトリガ信号Ｅ２
はＣＰＵ１０に同期した信号であり、高精度時計制御回
路２６とは非同期の信号である。そのためトリガ同期回
路３６をＤ−ＦＦ６０，６２，６４の３段構成として高
精度時計制御回路２６の動作クロックとの同期化を行っ
ている。

【００４４】図１０は図５の高精度時計制御回路２６に
設けた１分割込同期回路３８の実施例を示す。図１０に
おいて、１分割込同期回路３８はＤ−ＦＦ６８，７０，
７２の３段構成をもち、最終段にＮＡＮＤゲート７４を
設けている。この回路構成は図９のトリガ同期回路３６
と同じであり、１分割込信号Ｅ１が１段目のＤ−ＦＦ６
８のＤ端子に入力している点が異なる。

【００４５】図１１は図５の高精度時計制御回路２６に
おける時計制御同期回路４０の実施例を示す。図１１に
おいて、時計制御同期回路４０は＋Ｑ端子より同期信号
Ｅ１２を出力するＤ−ＦＦ７６を備える。Ｄ−ＦＦ７６
のＤ端子には、ＮＡＮＤゲート７８，８０，８４および
インバータ８２でなる論理回路によって、書込信号Ｅ１
０と１分信号Ｅ１１に基づく信号が入力している。ま
た、インバータ８２、ＡＮＤゲート８６，８８によって
割込リセット信号Ｅ１３を出力する回路が構成される。

【００４６】勿論、Ｄ−ＦＦ７６のクロック端子ＣＬＫ
には４ＭＨｚ信号Ｅ８が入力され、またリセット端子Ｒ
ＳＴにはリセット信号Ｅ７が入力されている。この図１
１に示す時計制御同期回路４０は、書込信号Ｅ１０が最
初に入力すると、ＮＡＮＤゲート７８を介してＮＡＮＤ
ゲート８０を許容状態とし、同時にＡＮＤゲート８８も
許容状態とする。この状態で１分信号Ｅ１１が入力する
と、インバータ８２およびＮＡＮＤゲート８４、更にＮ
ＡＮＤゲート８０を介して、Ｄ−ＦＦ７６のＤ端子に信
号入力が行われ、Ｄ−ＦＦ７６の反転動作で＋Ｑ出力が
１となって、同期信号Ｅ１２が出力される。

【００４７】同時に、１分信号Ｅ１１はインバータ８２
で反転された後、ＡＮＤゲート８６，８８を介して割込
リセット信号Ｅ１３として出力される。図１２は図５の
高精度時計制御回路２６に設けた１２５Ｈｚカウンタ回
路４２の実施例を示す。図１２において、１２５Ｈｚカ
ウンタ回路４２は４ビットカウンタ９０，９２，９４，
９６とＡＮＤゲート９８を備える。４ビットカウンタ９
０，９２，９４，９６のクロック端子ＣＬＫには、４Ｍ
Ｈｚ信号Ｅ８が入力されている。またリセット端子−Ｌ
には割込リセット信号Ｅ１３が入力されている。

【００４８】１段目の４ビットカウンタ９０の出力＋Ｃ
０は、２段目の４ビットカウンタ９２の入力端子＋ＣＩ
に接続される。２段目の４ビットカウンタ９２の出力端
子＋ＣＯは、３段目の４ビットカウンタ９４の入力端子
＋ＣＩに接続される。更に、３段目の４ビットカウンタ
９４の出力端子＋ＣＯは、４段目の４ビットカウンタ９
６の入力端子＋ＣＩに接続される。

【００４９】３段目の４ビットカウンタ９４のカウンタ
ビット出力＋ＱＣ，＋ＱＤ，−ＱＡ，−ＱＢは、最終段
のＡＮＤゲート９８に入力される。また４段目の４ビッ
トカウンタ９６のカウントビット出力＋ＱＡ，＋ＱＢ，
＋ＱＣおよび−ＱＤも、ＡＮＤゲート９８に入力され
る。ＡＮＤゲート９８は３段目と４段目の４ビットカウ
ンタ出力９４，９６の内の入力接続した全ビット、およ
び４ビットカウンタ９２の出力＋ＣＯが全て１になる
と、１２５Ｈｚ信号Ｅ１４を出力する。

【００５０】即ち、ＡＮＤゲート９８は４ＭＨｚ信号Ｅ
８を３２０００個カウントすると、１２５Ｈｚ信号を出
力する。ＡＮＤゲート９８から論理レベル１となる１２
５Ｈｚ信号Ｅ１４が出力されると、そのパルス幅はイン
バータ１００，１０４およびＮＡＮＤゲート１０２を備
えたリセット回路部による４ビットカウンタ９４，９６
のリセットで解除され、再度、計数動作を繰り返す。

【００５１】図１３は図５の高精度時計制御回路２６に
設けた１秒カウンタ回路４４の実施例を示す。図１３に
おいて、１秒カウンタ回路４４は４ビットカウンタ１０
６，１０８、ＡＮＤゲート１１０およびインバータ１１
２，１１６、ＮＡＮＤゲート１１４を備えたリセット回
路部で構成される。４ビットカウンタ１０６，１０８の
クロック端子ＣＬＫには４ＭＨｚ信号Ｅ８が入力され
る。

【００５２】また、１段目の４ビットカウンタ１０６の
入力端子＋ＣＩには１２５Ｈｚ信号Ｅ１４が入力され
る。１段目の４ビットカウンタ１０６の出力端子＋ＣＯ
は、２段目の４ビットカウンタ１０８の４ビットカウン
タ１０８の入力端子＋ＣＩに接続される。１段目の４ビ
ットカウンタ１０６のカウントビット出力＋ＱＣ，＋Ｑ
Ｄ，−ＱＡ，−ＱＢ、および２段目の４ビットカウンタ
１０８のカウントビット出力＋ＱＡ，＋ＱＢ，＋ＱＣお
よび−ＱＤは、ＡＮＤゲート１１０に入力される。

【００５３】また１２５Ｈｚ信号Ｅ１４も入力される。
ＡＮＤゲート１１０は１２５Ｈｚ信号Ｅ１４の計数が１
２５カウント行われると、出力を１として１秒信号Ｅ１
５を出力する。この１秒信号Ｅ１５は、インバータ１１
２、ＮＡＮＤゲート１１４およびインバータ１１６によ
るリセット回路部で帰還的にリセットされて、再び０に
戻る。

【００５４】図１４は図５の高精度時計制御回路２６に
設けた１分カウンタ回路４６を示す。この１分カウンタ
回路４６は４ビットカウンタ１１８，１２０、ＡＮＤゲ
ート１２２およびインバータ１２４，１２８、ＮＡＮＤ
ゲート１２６を備えたリセット回路部で構成され、基本
的には図１３の１秒カウンタ回路と同じである。ＡＮＤ
ゲート１２２は４ビットカウンタ１１８，１２０による
１秒信号Ｅ１５の６０カウントを判別して、１分アジャ
スト信号Ｅ１６を出力する。

【００５５】図１５は図５の高精度時計制御回路２６に
示した１分補正信号送出回路４８を示す。この１分補正
信号送出信号４８は、Ｄ−ＦＦを有する。Ｄ−ＦＦ１３
０のＤ入力端子に対しては、ＡＮＤゲート１３２，１３
６、ＮＡＮＤゲート１３４，１４２、およびインバータ
１３８，１４０を備えた入力回路部が設けられ、更に１
８ビットカウンタ１４４を設けている。またＤ−ＦＦ１
３０の出力段にはＡＮＤゲート１４６とインバータ１４
８を用いた出力回路部が設けられる。

【００５６】Ｄ−ＦＦ１３０のＤ端子に対しては、書込
信号Ｅ１１および同期信号Ｅ１２が得られている状態で
１分アジャスト信号Ｅ１６が入力し、且つ１８ビットカ
ウンタ１１４より１分間の計数出力が得られたときに有
効な入力が行われ、＋Ｑ出力が１となり、ＡＮＤゲート
１４６およびインバータ１４８を介して１分補正信号Ｅ
４を出力する。

【００５７】尚、時計回路２０は、発振器内蔵タイプと
しているが、発振器を外付けするタイプであってもよ
い。外付けタイプでは、ＣＲ分の調整が必要になる。ま
た、本発明の時計装置はワークステーションやサーバマ
シンなどの小型の計算機システムに限定されず、更に安
価なパーソナルコンピュータや、逆に大型の汎用計算機
システムの高精度時計装置として使用してもよいことは
勿論である。

【００５８】

【発明の効果】以上説明してきたように本発明によれ
ば、比較的安価で高機能な時計用ＩＣを簡単なハードウ
ェアの付加により高精度で動作させることができ、計算
機システムに用いる高精度の時計装置を容易に得ること
ができる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】本発明の実施例を示したブロック図

【図３】時計回路の補正処理を示したフローチャート

【図４】図２の高精度発振器の実施例を示した説明図

【図５】図２の高精度時計制御回路の実施例を示したブ
ロック図

【図６】図２の高機能時計制御回路と時計回路の同期化
処理と補正処理を示したフローチャート

【図７】図２の高機能時計制御回路と時計回路の同期化
処理と補正処理を示したタイミングチャート

【図８】図５の４分周回路の実施例を示したブロック図

【図９】図５のトリガ同期回路の実施例を示したブロッ
ク図

【図１０】図５の１分割込み同期回路の実施例を示した
ブロック図

【図１１】図５の時計制御同期回路の実施例を示したブ
ロック図

【図１２】図５の１２５Ｈｚカウンタ回路の実施例を示
したブロック図

【図１３】図５の１秒カウンタ回路の実施例を示したブ
ロック図

【図１４】図５の１分カウンタ回路の実施例を示したブ
ロック図

【図１５】図５の１分補正信号送出回路の実施例を示し
たブロック図

【符号の説明】

１０：ＣＰＵ（計算機装置）１２：アドレスバス１４：データバス１６：ＲＡＭ１８：ＲＯＭ２０：時計回路（市販の時計用ＩＣ）２２：同期割込発生回路２４：高精度時計選択回路２６：高精度時計制御回路２８：高精度発振器３０：タイマ同期制御部３２：時刻管理部３４：４分周回路３６：トリガ同期回路３８：１分割込同期回路４０：時計制御同期回路４２：１２５Ｈｚカウンタ回路４４：１秒カウンタ回路４６：１分カウンタ回路４８：１分補正信号送出回路５０：１秒パルス発生回路５２，５６，８６，８８，９８，１１０，１２２，１３
２，１３６，１４６：ＡＮＤゲート５４，５８，６０，６２，６４，６８，７０，７２，７
６，１３０：Ｄ−ＦＦ６６，７４，７８，８０，８４，１０２，１１４，１２
６，１３４，１４２：ＮＡＮＤゲート８２，１００，１０４，１１２，１１６，１２４，１２
８，１３８，１４０，１４８：インバータ９０，９２，９４，９６，１０６，１０８，１１８，１
２０：４ビットカウンタ１４４：１８ビットカウンタ１５０：パッケージ１５２：断熱材１５４：発振部１５６：バッファアンプ

Claims

【特許請求の範囲】

【請求項１】第１の発振手段のクロック信号に基づいて
時刻情報を生成すると共に、外部からの補正信号に基づ
き前記時刻情報を補正する時計回路手段（２０）と、周囲温度の変化に対し安定した周波数のクロック信号を
発信する第２の発振手段（２８）と、前記第２の発振手段（２８）からのクロック信号に基づ
いて所定の単位時間の計測を繰り返し、該単位時間の計
測完了毎に前記時計回路手段（２０）に補正信号を出力
して前記時刻情報を補正させる高精度時計制御手段（２
６）と、を備えたことを特徴とする高精度時計装置。
【請求項２】請求項１記載の高精度時計装置に於いて、
前記時計回路手段（２０）は、外部から補正信号に基づ
き前記時刻情報の内の秒の値を補正することを特徴とす
る高精度時計装置。
【請求項３】請求項２記載の高精度時計装置に於いて、
前記時計回路手段（２０）は、外部から補正信号を受け
た場合、前記時刻情報の中の秒の値が０秒以上３０秒未
満のときは、前記時刻情報の秒の値を零に補正し、３０
秒以上５９秒以下のときは、１分の値を桁あがりさせて
秒の値を零に補正することを特徴とする高精度時計装
置。
【請求項４】請求項１記載の高精度時計装置に於いて、
前記第２の発振手段（２８）は、発振回路部を恒温構造
のパッケージに収納したことを特徴とする高精度時計装
置。
【請求項５】請求項１記載の高精度時計装置に於いて、
前記高精度時計制御手段（２６）は、外部からの同期化
指示信号を受けた際に、前記第２の発振手段（２８）か
らのクロック信号に基づく時刻情報と、前記時計回路手
段（２０）での時刻情報とを同期させる同期制御手段を
備えたことを特徴とする高精度時計装置。
【請求項６】請求項５記載の高精度時計装置に於いて、
前記同期制御手段は、前記時計回路手段（２０）から出
力される所定単位時間毎の時間割込信号で、前記時刻情
報を生成しているカウンタ手段をリセットさせて、前記
時計回路手段（２０）の時刻情報に同期させることを特
徴とする高精度時計装置。
【請求項７】請求項５記載の高精度時計装置に於いて、
前記高精度時計制御手段（２６）は、前記同期制御手段
による同期完了後に、前記高精度発振手段（２８）から
のクロック信号に基づいて所定単位時間の計測を繰り返
し、該単位時間の計測完了毎に補正信号を前記時計回路
手段（２０）に送出してその時刻情報を補正させる補正
信号送出手段を備えたことを特徴とする高精度時計装
置。
【請求項８】請求項１記載の高精度時計装置に於いて、
更に、計算機装置（１０）からのコマンドにより前記高精度時
計制御手段（２６）に同期化指示信号を送出する同期割
込発生手段（２２）と、前記計算機装置（１０）からのコマンドにより前記高精
度時計制御手段（２６）からの補正信号の送出を許容す
る高精度時計選択手段（２４）とを備えたことを特徴と
する高精度時計装置。
【請求項９】請求項８記載の高精度時計装置に於いて、
前記同期割込発生手段（２２）は、前記計算機装置（１
０）の電源投入に伴う初期化コマンドを解読して前記高
精度時計制御手段（２６）に同期化指示信号を送出する
ことを特徴とする高精度時計装置。
【請求項１０】請求項８記載の高精度時計装置に於い
て、前記高精度時計選択手段（２４）は、ＡＣ電源によ
る動作時は前記高精度時計制御手段（２６）に選択信号
を送出し、内蔵したバッテリー電源による動作時には、
前記高精度時計制御手段（２６）に対する選択信号の送
出を抑止して前記時計回路手段（２０）のみを動作させ
ることを特徴とする高精度時計装置。