JPH0723690Y2 - 磁気エンコーダの信号処理回路 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、電動機の速度センサに用いられる磁気エンコ
ーダの信号処理回路に関する。

［従来の技術］ 電動機の可変速ドライブは、マイクロプロセッサによる
デジタル制御が主流となっているため、電動機の速度セ
ンサはデジタル出力のロータリーエンコーダが一般的で
あり、特に工作機械の主軸ドライブなど油，埃など環境
の悪い所では磁気エンコーダが用いられる。

磁気エンコーダは、第３図に示すように、外周上にNSが
交互に着磁されたロータスディスク21と、磁気抵抗素子
（以下MR素子と称す）22を組合わせたセンサ部23から成
る。ロータディスク21が回転すると、着磁ピッチ毎に、
磁束が反転し、MR素子22の抵抗もそれに応じて変化す
る。したがって、MR素子22の抵抗変化を検出して回転角
の検出ができ、その時間変化を速度信号として取り出す
ことができる。磁気センサに印加される磁界は正弦波と
みなされるため、MR素子22の抵抗値の変化は、抵抗値が Ｒ＝R₀＋rcos^２θ R₀：θ＝90°の時の抵抗値、 r:抵抗の変化分、 θ：電流方向と磁化方向の角度、 で表わされるから、第４図のようになる。第５図に示す
ようにこのMR素子24,25と着磁ピッチの1/2ずれた位置に
配したMR素子26,27をブリッジ接続し、両端に直流電圧2
9を印加して、信号を差動増幅器28で取り出せば検出信
号Ａが得られる。更に、MR素子24〜27と磁極ピッチの1/
4ずれた位置に配したMR素子30〜33から同様に差動増幅
器34を通して電気角で90°ずれた検出信号Ｂが得られ
る。この波形を第６図に示す。この検出信号A,Bはコン
パレータで論理信号に変換されて出力される。

［考案が解決しようとする課題］ 一方、最近では磁気エンコーダに対する要求も厳しくな
り、高速でのパルス応答性はそのままで、低速での高分
解能が必要となっている。すなわち、磁気センサから得
られた信号と、これを逓倍した信号が必要である。

特に、工作機械の主軸ドライブでは、電動機を主軸に内
蔵するようになり、電動機の速度検出用エンコーダの信
号が位置制御に用いられるため、制御安定性上、速度検
出信号には４倍の分解能を持つ信号が必要である。

しかし、磁気エンコーダの検出信号A,Bは、光学式エン
コーダと異なり第６図（５）に示すように正弦波電圧で
はないので、２相の検出信号A,Bの重み付け加算では４
逓倍信号が得られない。

本考案の目的は、２相の４逓倍信号が得られる、磁気エ
ンコーダの信号処理回路を提供することである。

［課題を解決するための手段］ 本考案の、磁気エンコーダの信号処理回路は センサ部の信号から第１の検出信号、第１の検出信号か
ら90°位相の遅れた第２の検出信号をそれぞれ出力する
第1,2の差動増幅器と、 それぞれ第1,第２の検出信号をOVと比較し、２相の第1,
第２の論理信号をそれぞれ出力する第1,第２のコンパレ
ータと、 第１の検出信号と第２の検出信号を加算する第１の加算
器と、 第１の検出信号から第２の検出信号を減算する第２の加
算器と、 それぞれ第1,2の加算器の出力信号をOVと比較し、２相
の第3,第４の論理信号をそれぞれ出力する第3,第４のコ
ンパレータと、 第１〜第４の論理信号の排他的論理和をとり、第１相の
４逓倍信号を出力する排他的論理和回路と、 第３の加算器と、 第１の差動増幅器の出力端と第３の加算器の第１の入力
端の間に設けられ、第１の論理信号がロウレベルの間導
通する第１のアナログスイッチと、 第２の差動増幅器の出力端と第３の加算器の第２の入力
端の間に設けられ、第２の論理信号がハイレベルの間導
通する第２のアナログスイッチと、 第３の加算器の出力信号を２倍増幅する２倍増幅回路
と、 第１の加算器の出力信号から２倍増幅回路の出力信号を
減算する第４の加算器と、 第４の加算器の出力信号の絶対値を出力する絶対値回路
と、 絶対値回路の出力信号からバイアスレベルを減算する第
５の加算器と、 第５の加算器の出力信号をOVと比較して、第２相の４逓
倍信号を出力する第５のコンパレータとを有する。

［作用］ 電気角で90°の位相差に配置された磁気抵抗素子から得
られた検出信号を２相の論理信号として出力すると共
に、この２相の検出信号を加算，減算することにより、
45°位相のずれた２相信号を発生させ、これらの信号を
コンパレータで２相の論理信号に変換し、４相の論理信
号の排他的論理和で１相分の４逓倍信号が得られる。こ
れと同時に、磁気抵抗素子から得られた検出信号をアナ
ログスイッチで切換えて得た検出信号の２倍の周波数の
信号を更に絶対値回路で全波整流して４倍の周波数の信
号に変換し、コンパレータを通することにより、他の１
相の４逓倍信号が得られる。

［実施例］ 次に、本考案の実施例について図面を参照して説明す
る。

第１図は本考案の一実施例の磁気エンコーダの信号処理
回路のブロック図、第２図は第１図の回路の各部の信号
の波形図である。

コンパレータ1,2はそれぞれ第５図の差動増幅器28,34か
ら出力された検出信号A,BをOVと比較することにより、
第２図（２），（３）に示す90°位相差の２相の論理信
号PA,PBを出力する。加算器６は検出信号ＡとＢを加算
し、第２図（４）に示す信号Ｃを出力する。加算器７は
検出信号Ａから検出信号Ｂを減算し、第２図（５）に示
す信号Ｄを出力する。信号ＣとＤの位相はそれぞれ検出
信号B,Aに対して45°ずれている。コクパレータ3,4はそ
れぞれ信号C,DをOVと比較し、第２図（６），（７）に
示す90°位相差の２相の論理信号PC,PDを出力する。排
他的論理和回路８は論理信号PAとPBの排他的論理和をと
り、排他的論理和回路９は論理信号PCとPDの排他的論理
和をとり、排他的論理和回路10は排他的論理和回路８と
９の出力信号の排他的論理和をとる。論理信号PAは論理
信号PBに対して90°位相が進み、論理信号PCは論理信号
PDに対して90°位相が遅れているので、排他的論理和回
路10の出力P4Aは論理信号PA（PB,PC,PD）を４逓倍した
信号となる。インバータ18は論理信号PAを反転する。ア
ナログスイッチ11,12はそれぞれ差動増幅器28の出力端
と加算器13の第１の入力端、差動増幅器34の出力端と加
算器13の第２の入力端の間に設けられ、それぞれ論理信
号PB,PAがハイレベル（“H"と略す）、ロウレベル（以
下“L"と略す）のとき導通する。加算器13はアナログス
イッチ11,12をそれぞれ通過した信号を加算する。２倍
増幅回路19は加算器13の出力信号を２倍に増幅する。加
算器14は加算器６の出力信号Ｃから２倍増幅回路19の出
力信号を減算する。加算器14の出力信号Ｅは、アナログ
スイッチ11,12と２倍増幅回路19の動作により、次のよ
うに表わされる。

（１）論理信号PAが“H"、論理信号PBが“L"の時 Ｅ＝Ｃ＝Ａ＋Ｂ （２）論理信号PAが“H"、論理信号PBが“H"の時 Ｅ＝Ｃ−2B＝Ａ−Ｂ （３）論理信号PAが“L"、論理信号PBが“H"の時 Ｅ＝Ｃ−2A＝−Ａ＋Ｂ （４）論理信号PAが“L"、論理信号PBが“L"の時 Ｅ＝Ｃ−（2A＋2B）＝−Ａ−Ｂ これを図に示すと第２図（９）のようになる。絶対値回
路16は信号Ｅの絶対値をとり、これは第２図（９）の破
線で表わされる。加算器15は信号|E|から第２図（９）
一点鎖線で表わされたバイアスレベル（コンパレータバ
イアス電圧源17の電圧）を減算する。コンパレータ５
は、この信号を入力し、OVと比較して、４逓倍信号P4B
を出力する。

以上、検出信号A,Bが歪波である場合について説明した
が、正弦波信号に対しても４逓倍することが可能である
ことは勿論である。

［考案の効果］ 以上説明したように本考案は、コンパレータ、加算器、
アナログスイッチ、排他的論理和回路、絶対値回路等を
組合わせることにより、歪波である磁気センサの検出信
号を正確に４逓倍できるという効果がある。

【図面の簡単な説明】

第１図は本考案の一実施例の磁気エンコーダの信号処理
回路の回路図、第２図は第１図の回路の各部の信号の波
形図、第３図は磁気エンコーダの構成図、第４図はMR素
子の特性図、第５図は実際のエンコーダのMR素子による
信号検出部の回路図、第６図は第５図の各部の波形図で
ある。 １〜５……コンパレータ、6,7,13〜15……加算器、８〜
10……排他的論理和回路、11,12……アナログスイッ
チ、16……絶対値回路、17……コンパレータバイアス電
圧源、18……インバータ、19……２倍増幅回路。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】外周上にN,Sが着磁されたロータディスク
   と、電気角で90°の位相差に配置された複数の磁気抵抗
   素子を組合わせたセンサ部からなる磁気エンコーダの信
   号処理回路であって、 センサ部の信号から第１の検出信号、第１の検出信号か
   ら90°位相の遅れた第２の検出信号をそれぞれ出力する
   第1,第２の差動増幅器と、 それぞれ第1,第２の検出信号をOVと比較し、２相の第1,
   第２の論理信号をそれぞれ出力する第1,第２のコンパレ
   ータと、 第１の検出信号と第２の検出信号を加算する第１の加算
   器と、 第１の検出信号から第２の検出信号を減算する第２の加
   算器と、 それぞれ第1,第２の加算器の出力信号をOVと比較し、２
   相の第3,第４の論理信号をそれぞれ出力する第3,第４の
   コンパレータと、 第１〜第４の論理信号の排他的論理和をとり、 第１相の４逓倍信号を出力する排他的論理和回路と、 第３の加算器と、 第１の差動増幅器の出力端と第３の加算器の第１の入力
   端の間に設けられ、第１の論理信号がロウレベルの間導
   通する第１のアナログスイッチと、 第２の差動増幅器の出力端と第３の加算器の第２の入力
   端の間に設けられ、第２の論理信号がハイレベルの間導
   通する第２のアナログスイッチと、 第３の加算器の出力信号を２倍増幅する２倍増幅回路
   と、 第１の加算器の出力信号から２倍増幅回路の出力信号を
   減算する第４の加算器と、 第４の加算器の出力信号の絶対値を出力する絶対値回路
   と、 絶対値回路の出力信号からバイアスレベルを減算する第
   ５の加算器と、 第５の加算器の出力信号をOVと比較して、第２相の４逓
   倍信号を出力する第５のコンパレータとを有する、磁気
   エンコーダの信号処理回路。