JPH07236056A - 画像改良回路 - Google Patents

Abstract

(57)【要約】 【目的】 より大きな数のより大きなテンプレートに用
いられ得る異なる構成を有する回路を提供する。 【構成】 ９つの完全な走査線がＦＩＦＯ１０内に記憶
され、且つ画素が現在画素を囲む９×９ビットのウィン
ドウ内に現れる画像ビットがシフター１２へロードさ
れ、これらの８１ビットの状態がテンプレートマッチン
グ論理１３へ並列に入力され、ウィンドウ表示された画
像が多くのテンプレートと比較され、突合わせがあれ
ば、９ビットのビデオ制御信号がＲＡＭ１４へ出力され
る。画像とあらゆるテンプレートに突合わせがなけれ
ば、論理１５は現在画素を元の黒又は白の状態で出力す
るために回路を制御し、現在画素が処理された後で、次
の列へ対応する９ビットがＦＩＦＯ１０からシフタ１２
へ移動される。シフタは次に処理される画素を囲むため
に全体のウィンドウを右へ一画素移動し、最後に現在画
素の一つのラインが処理されると、走査メモリ制御は次
のラスタをＦＩＦＯにロードし、且つ次のラインの画素
に対して処理を繰り返す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】レーザ・ラスタ出力スキャナ（Ｒ
ＯＳ）の印刷品質を向上させるために改善された回路に
係り、特に、各々が多数のビットを有する多数のテンプ
レートを、ビデオ補正信号を生成するために補正すべき
画素を囲む画像領域と比較するのに求められるコンパレ
ータ回路の数を減少するためのアーキテクチュアに関す
る。

【０００２】

【従来の技術】一般的なレーザ駆動ラスタ出力スキャナ
（ＲＯＳ）においては、出力画素は黒又は白である。よ
り低コストのプリンタによって生じる問題は、少ない数
の画素／インチ（インチ当たり）を有する画像におい
て、比較的大きな画素が各後続のラスタへ加算され又は
各後続のラスタから減算されることによって、複数の対
角線がギザギザに見えることである。これによって、直
線として見えるべきものの中で階段状のアーチファクト
（生成物）が生じる。この問題は、本明細書中に参照す
ることによって組み込まれている米国特許第5,005,139
号に明確に示されている。この特許（明細書）の図３
（本明細書中の図１１）の左中心において、垂直ラスタ
で対角線をプリントしようと試みた結果、及びその結果
生じたギザギザの外観が示されている。

【０００３】この問題に対する一つの共通の解決法はよ
り高い解像度へ移行することである。従って、アーチフ
ァクトが２００スポット（点）／インチ（インチ当た
り）では目立つが、６００又はそれより多くのスポット
／インチではそれほど目立たない。

【０００４】低コストのオプションとしては、同じ解像
度は保持するが、ラスタエンジンの直前に介入して、ス
ポットの形状及び／又はサイズを変えてしまう。組み込
まれている特許明細書の図３（本明細書の図１１）の円
７１内の上部の一つ又は二つの画素が、例えば、左へわ
ずかに移動されることができ、且つ下部の一つ又は二つ
の画素が右へわずかに移動することができる場合、その
外観はかなり改良されるであろう。

【０００５】これは、図１１の中心７５に示したよう
に、ドットを主要ドットの右又は左に対してそれらの通
常濃度の一部分でプリントすることによって、及び／又
は主要ドットをそれらの全濃度の一部分でプリントする
ことによって達成され得る。近接したレーザドットは凝
集する傾向があるので、結果的にドットの位置が右又は
左へ移動され、これによって画像の外観を改良する。

【０００６】部分ドットをプリントすべきか否かの決定
は、周辺画像の画素を一組のテンプレートと比較するこ
とによって行われる。突き合わせが見つかった場合、中
心画素に対して補正が行われる。これは図１１の右側に
示されている。例えば、参照番号８１に示した不規則な
形状のテンプレート内の画素はライン７５の上部ドット
を取り囲む画像と比較される。この場合、突合わせがあ
り、このテンプレートに対するテーブルルックアップ
（表検索）は半濃度より大きく全濃度より小さい濃度の
ドットがプリントされるべきであると命令する。同様
に、下部画素を囲む画像はテンプレート８７と突合わせ
し、且つ半濃度より小さい濃度の画素が生成される。従
来の市販されているプリンタにおいて、テンプレート当
たりの多数のビットは４９であり、且つ多数のテンプレ
ートは数百個であると考えられる。

【０００７】現代のデザイン装置において、ソフトウェ
アツールが、この突合わせ（マッチング）処理のための
回路用ゲートのマトリックスをデザインするために使わ
れる。とりわけ、入力及び出力の数並びに各伝達関数が
指定され、且つこのツールはタスクを実行するゲート回
路をデザインする。

【０００８】

【発明が解決しようとする課題】このシステムを用いた
場合、テンプレートの数とサイズ（大きさ）が線形に上
昇し、ゲートの数、及び得られた回路が動作するのにか
かる時間が、複合速度で、そして上記の例で提供された
サイズより相当大きなサイズで、増大するので、市販品
に簡単に適用可能できる回路のデザインは不可能とな
る。より多数のより大きなテンプレートに対して使用さ
れ得る異なるコンフィギュレーション（構成）を有する
回路が必要とされる。

【０００９】

【課題を解決するための手段】本発明は、必要とされる
ゲートの数を減少するパイプライン方式の２段マトリッ
クス（格子）又は論理ブロックを使用する。結果的に、
追加ゲートの数はテンプレートの数とサイズが大きく増
大するのに対して、適度に増加するにすぎない。

【００１０】第１のマトリックス又は論理ブロック段
（ステージ）は元の画像ウィンドウを多数の小さな画像
セグメントへ分割し且つ第１の比較を行うために多数の
マトリックスを並列に使用する。この場合、各マトリッ
クスは、元の数の入力線の一部分を有し、且つその中で
可能である突合わせの数を示すより小さな数の出力線を
有する。数の例を取れば、テンプレートのサイズを９×
９ビットであると仮定する。これは、各セグメントのサ
イズが３×３ビットであり９ビットの入力を有する９個
のセグメントへ分割され得る。このシステムが合計５０
０個のテンプレートを有していた場合、各セグメント内
の突合わせの平均の数は約４５乃至６０であり、ゆえに
６ビットの数字で表され得る。従って、解像されるビッ
トの合計数は、元の９×９＝８１から下がって４５乃至
６０まで減少した。

【００１１】第２段は、従来の技術におけるような他の
マトリックスであるが、減少した数の入力ビットを有
し、且つ生成され得るグレイレベルの数を表す多数の出
力ビットを有する。従って、この例を使用してさらに続
けると、５１２通りのグレイレベルの可能性がある場
合、９個の出力ビットと、上記のように、５４個の入力
ビットが存在しなければならない。本発明のシステムを
用いた場合、両マトリックスにおけるゲートの合計数
は、サイズが、それぞれ９×９ビットの２１６個のテン
プレート当たり、約２，２００個であり、且つゲートの
数はより大きなテンプレートのより大きな数に対して低
速で成長するので、各９×９ビットの数千個までのテン
プレートが商業的に実行可能である。

【００１２】これらの２段がパイプライン方式であるの
で、より低速のマトリックス（第２の）の速度が決定さ
れる。これはマトリックスの速度がその中のゲート数で
決定されるからであり、且つマトリックスの第１のセッ
トは多数の小さなマトリックスを並列で備えている。本
明細書中に組み込まれている特許は、４９ビット×数百
（テンプレート）のビットマトリックスを使用した。上
記の例は、ほぼ同一サイズの第２のマトリックス５４×
２００を使用し、且つこれによって同数のより大きな
（９×９ビット）テンプレートを処理するためにほぼ同
一速度でランする。

【００１３】一般に、各々のサイズが大きい多数のテン
プレートを用いた回路に対して、本発明はより少ない数
のゲートを用いて出力を生成し且つより速い速度でラン
する。超大のシステムに対して、本発明は、従来の技術
の方法では商業的に実行可能な解決法が簡単には提供さ
れないような有用なデザインを提供する。

【００１４】１１×１１ビット又はそれより大きな超大
のテンプレートに対しては、上記の２段システムより３
段システムを用いる方が効率的であるかもしれない。

【００１５】本発明の態様は、ビデオ画素の多数ｎの走
査線を受け取り、且つｎが奇数整数であるｎ×ｎ個の画
素ウィンドウごとに、その画素に対して行われるべき補
正を示す複数ｙの出力ビットを生成して、最終画像を改
良するための回路であって、画素のｎ個の走査線を記憶
する手段と、前記記憶手段から、１個のｎ×ｎの画素セ
グメントを受け取り且つ記憶するためのバッファと、各
々が複数の入力及び出力画素を有するｍ個の論理ブロッ
クと、を備え、組み合わされた前記論理ブロックの全て
に対する入力の合計がｎ×ｎ個であり且つ前記バッファ
内に記憶された画素の全てに応答し、且つ前記ｍ個の論
理ブロックから合計ｘビットの出力が生成され、前記ｙ
ビットの出力を生成するために前記ｍ個の論理ブロック
の前記ｘ出力ビットに応答するｘ個の入力を有する突合
わせ論理ブロックと、を備える画像改良回路である。

【００１６】

【実施例】図１は完成したシステムの全体的なブロック
図である。９つの完全な走査線がＦＩＦＯ（先入れ先出
し）１０内に記憶され、且つ画素がその瞬時に処理され
る現在画素を取り囲む９×９ビットのウィンドウ内に現
れる画像ビットが、シフター１２へロードされる。これ
らの８１ビットの状態はテンプレート突合わせ論理１３
へ並列に入力され、この論理内でウィンドウ表示された
画像が多くのテンプレートと比較される。突合わせがあ
れば、９ビット（概して、２ⁿ がＮに等しいｎビットで
あり、ここでＮはテンプレート数である。従って約１，
０００個のテンプレートに対して、ｎ＝１０ビットであ
る）のビデオ制御信号が、この実施例においては、ＲＡ
Ｍ（ランダムアクセスメモリ）１４へ出力され、且つこ
のＲＡＭが８ビット（一般に４乃至８ビット）の出力補
正数を生成する。この補正数は、図１に示したようにグ
レイレベルであってもよいが、ＲＯＳ（ラスタ出力スキ
ャナ）によって出力される最終画素の形状及び暗みを変
える、画素内のパルス、デューティサイクル記述、又は
他のあらゆるパルス配列の構成（コンフィギュレーショ
ン）を表す数であってもよい。これはパラレル−シリア
ルコンバータ（並列−直列変換器）（図示しない）へ送
られて、４乃至８ビットの補正数をシリアル化し且つこ
のシリアルビットを出力レーザビームの濃度を制御する
ためにＲＯＳへ送る。画像とあらゆるテンプレートの間
に突合わせがなければ、テンプレート突合わせなし論理
１５が回路を制御して、現在画素をその元の黒又は白の
状態で出力する。境界１／０パッダ１６はウィンドウが
ページのエッジに有る時にウィンドウを埋め込むために
１又は０を供給し、且つ画像境界は全セットの画素が中
央の画素からあらゆる方向へ移動するのを許容しない。
現在画素を処理した後で、次のコラム（列）に対応して
いる９ビットはＦＩＦＯ１０からシフタ１２へ移動さ
れ、このシフタ１２は処理すべき次の画素を取り囲むた
めに全体のウィンドウを右へ一画素移動し、且つこの処
理を繰り返し行う。最後に、現在画素の一つのラインが
処理されると、走査メモリ制御は次のラスタをＦＩＦＯ
にロードし、且つ次のラインの画素に対してこの処理を
繰り返す。

【００１７】本発明におけるシフタ１２は多数のサブエ
リア（副領域）へ分割される。９個のサブエリアに分割
された９×９ビットのマトリックスに対するいくつかの
可能性が図２乃至図５に示されている。サブエリアは同
じ形状やサイズである必要はない。さらに、９個より多
いか又は少ないサブエリアが存在し得る。図３に示した
ような分割は、本発明のこれ以降の開示において実施例
として用いられる。

【００１８】図６、図７、及び図８においては、種々の
サブ・テンプレートを有する図３のサブエリアＡが示さ
れている。テンプレートが特定ビットが１でなければな
らないことを要求した場合、テンプレートは１個の１を
含む。テンプレートが１個の０を要求すると、それは１
個の０として示される。「ドント・ケア（どちらでもよ
い）（"don't care"）」は×で示される。

【００１９】図６、図７、及び図８のこれらのパターン
は、９個のサブ・テンプレートの内の１個についてのパ
ターンに過ぎないので、これにより、このサブエリアに
対する突合わせは結果的に多数の完全なパターンに対し
て生じ得ることになる。シミュレーションによって、開
示されている実施例に関しては、サブエリアＡにおい
て、最大で３２個の全テンプレートに対して突合わせが
生じ、従って５ビットが出力ビットとして除去されたこ
とが決定された。図６は、１番目、７番目、１５番目、
１０１番目その他のテンプレートに対して突合わせが発
生することを述べることによって、この複数の突合わせ
を示す。同様に、図７と図８は、最も大きい３２ケース
（一般的なケースにおいてそれより多いか又は少ない）
の次の二つのケースである。

【００２０】図９の左側はサブテンプレートの全体のセ
ットＡ乃至Ｉを示し、且つ各セットから出力されたライ
ンの数を示す。このケースにおけるラインの合計は４０
であるが、あらゆる特定のアプリケーションに対しては
３５乃至４５までは容易に変化し得る。ここで、サブマ
トリックスのセットの入力から出力までのラインが８１
から４０まで正味で減少しているのが理解されよう。こ
れは二つのファクタによる。第１に、突合わせの可能な
数を制限する多数の「ドントケア」ビットがあり、且つ
第２に、各サブエリアの内容が等しいか又は共用されて
いる多数のパターンがあるからである。これらの冗長
（余分）の全てが除去された時、第１のマトリックスの
出力線の数は入力線の数のほぼ半分である。

【００２１】この新しく且つ減少したセットのラインは
第２の突合わせ論理マトリックス２１へ用いられ、この
マトリックス２１はこの実施例においては９ビットであ
るテンプレート突合わせ出力を生成する。

【００２２】図９における論理ブロックの全てはＡＳＩ
Ｃ（エーシック（特定用途向けＩＣ））ゲートアレイで
ある。左側上の各アレイは６乃至１０個の入力と３乃至
６個の出力を有する。右側の大きなゲートアレイは３５
乃至４５個の入力と９個の出力を有する。４個の入力と
２個の出力を有するゲートアレイの実施例を図１０に示
す。

【００２３】

【発明の効果】本発明はより大きなテンプレートのより
大きな数に対して使用され得る異なるコンフィギュレー
ション（構成）を有する回路を提供する。

【図面の簡単な説明】

【図１】本発明のシステムを示す全体的ブロック図であ
る。

【図２】ウィンドウの可能な分割の実施例を示す図であ
る。

【図３】ウィンドウの可能な分割の実施例を示す図であ
る。

【図４】ウィンドウの可能な分割の実施例を示す図であ
る。

【図５】ウィンドウの可能な分割の実施例を示す図であ
る。

【図６】１セグメント当たりの実施例を示す図である。

【図７】１セグメント当たりの実施例を示す図である。

【図８】１セグメント当たりの実施例を示す図である。

【図９】突合わせ回路を詳細に示す図である。

【図１０】パターン突合わせ論理ブロックを簡単に示す
図である。

【図１１】従来のパターン突合わせテンプレートを示す
線図である。

【符号の説明】

１０ ＦＩＦＯ １２ シフター １３ テンプレート突合わせ論理 １４ ＲＡＭ １５ テンプレート突合わせなし論理

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ビデオ画素の多数ｎの走査線を受け取
   り、且つｎが奇数整数であるｎ×ｎ個の画素ウィンドウ
   ごとに、その画素に対して行われるべき補正を示す複数
   ｙの出力ビットを生成して、最終画像を改良するための
   回路であって、 画素のｎ個の走査線を記憶する手段と、 前記記憶手段から、１個のｎ×ｎの画素セグメントを受
   け取り且つ記憶するためのバッファと、 各々が複数の入力及び出力画素を有するｍ個の論理ブロ
   ックと、 を備え、 組み合わされた前記論理ブロックの全てに対する入力の
   合計がｎ×ｎ個であり且つ前記バッファ内に記憶された
   画素の全てに応答し、且つ前記ｍ個の論理ブロックから
   合計ｘビットの出力が生成され、 前記ｙビットの出力を生成するために前記ｍ個の論理ブ
   ロックの前記ｘ出力ビットに応答するｘ個の入力を有す
   る突合わせ論理ブロックと、 を備える画像改良回路。