JPH06149223A

JPH06149223A - 表示装置とその関連装置、及び画像表示方式

Info

Publication number: JPH06149223A
Application number: JP4293151A
Authority: JP
Inventors: Kenichi Nishikawa; 健一西川; Yasuo Kurosu; 康雄黒須; Nobuaki Izuno; 信明伊豆野; Masaaki Fujinawa; 雅章藤縄; Seiichi Kanema; 誠一金間
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-10-30
Filing date: 1992-10-30
Publication date: 1994-05-27

Abstract

(57)【要約】【目的】ディザ画像に対する高画質の中間調画像表示
を表示速度の低下を起こさずに実現する。【構成】偶数ラインフレームメモリ１０１と奇数ライ
ンフレームメモリ１０３には、各々ディザ画像の偶数ラ
インのデータ，奇数ラインのデータが格納され、同一ラ
インが２回ずつ続くように、各ラインが順に読み出され
て表示ラインラッチ部１１３，参照ラインラッチ部１１
４に供給されるが、セレクタ１０８，１１０により、参
照ラインラッチ部１１４には、表示ラインラッチ部１１
３に供給されるラインよりも１つ前のラインが供給され
る。表示ラインラッチ部１１３，参照ラインラッチ部１
１４から画素演算部１２５に、夫々連続する３回の読出
しのデータが同時に供給され、画素演算部１２５はかか
るデータを演算して表示画素データを平滑化する。この
表示画素データがディスプレイ１０５に供給される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データを表示する
表示装置に係り、特に、ディザ画像を高画質に表示する
表示装置やそのための装置，それを用いた装置に関す
る。

【０００２】

【従来の技術】近年、メモリの大容量化，低価格化や、
高性能のＣＰＵ、専用ハードウェアの登場等により、パ
ソコンやワークステーション等の小型のコンピュータに
おいても、画像データを扱えるようになってきた。ま
た、取り扱う画像も文字，線図形中心のものから、中間
調を含む写真等へと広がってきている。従来では、モノ
クロ写真の中間調は、通常、ディザと呼ばれる一定面積
中の黒画素数によって表現している。このディザ方式で
表現された画像を通常のＣＲＴディスプレイで表示する
ものとして、例えば特開平２−２９１６１号公報に記載
の例があり、ここでは、ディザ画像をそのままＣＲＴデ
ィスプレイに表示している。

【０００３】

【発明が解決しようとする課題】しかしながら、上記特
開平２−２９１６１号公報に記載の従来技術では、ＣＲ
Ｔディスプレイの精細度という点までは考慮されておら
ず、通常のＣＲＴディスプレイにディザで表現された画
像を表示する場合、画質が劣化してしまうという問題点
がある。

【０００４】ディザ方式は印刷等の用途に向けて開発さ
れたものである。ここでは、各画素のドットが細かく、
人間の目には各画素を判別できないというのが前提とな
っている。ところが、通常のＣＲＴディスプレイでは、
そのドットがそれほど細かくないため、人間の目によっ
て各画素を個々に判別することができてしまう。例え
ば、６４０×４８０の表示画素を持つディスプレイの場
合、６０ｃｍ程度の距離までは各画素を判別することが
可能である。従って、ディザ表現された画像が通常のＣ
ＲＴディスプレイで表示されたとき、その画像の各画素
のオンオフが目立ってしまい、人間の目には中間調とし
て映らない。また、ＲＧＢの各プレーンをディザ処理し
た画像でフルカラー画像を表現する場合においても、デ
ィスプレイの精細度が粗いため、ディザのパターンが各
プレーン間でずれていると、個々のドットが目立ってし
まって表現したい色をＲＧＢのディザ画像の混色で表現
できない。

【０００５】このような問題点は、画像の中間調をディ
ザで表現する方式を採らずに、各画素に対してフレーム
メモリの階調数を増やし、各画素を中間調で表現するこ
とにより、解決できる。しかしながら、そのような方式
を採る場合、フレームメモリのメモリ量が増加してしま
うし、また、表示用画像のデータ量が増加してしまい、
かかる画像データを磁気ディスクに記憶している場合等
では、この画像データを磁気ディスクから読み出してフ
レームメモリに書き込むのに要する時間が増加してしま
う。このため、異なる表示画像に切り替えるとき等で
は、そのために要する表示時間が増加してしまうという
問題点がある。

【０００６】本発明の目的は、かかる問題を解消し、簡
単な処理によって高画質のディザ画像を表示することが
できるようにした表示装置とその関連装置、及び画像表
示方式を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明による表示装置は、フレームメモリから一連
の表示画素のデータからなる表示用データを読み出し、
読み出された該表示画素のデータを画像表示手段に供給
して画像表示するものであって、表示画素のデータとと
もに該表示画素の周辺画素のデータをも同時に該フレー
ムメモリから読み出す手段と、該表示画素のデータと周
辺画素のデータとを演算することにより該表示画素のデ
ータが処理された新たな表示画素のデータを生成する画
素演算手段とを有し、該新たな画素のデータを該画像表
示手段に供給する上記表示画素のデータとする。

【０００８】また、上記表示装置に関連する本発明によ
る表示用画像データを蓄積するフレームメモリは、ｋ個
（但し、ｋは２以上の整数）の分離したメモリセルから
なり、表示画面における（ｎｋ＋ｉ）番目（但し、０＜
ｉ≦ｋで、かつｉは整数。ｎは０及び自然数）の表示ラ
インの画素データをｉ番目の該メモリセルに格納し、画
像表示手段に表示しようとする表示ラインの上側、下側
の（ｋ−１）本のラインを周辺ラインとし、該表示ライ
ン上の表示画素のデータと、該表示画素の周辺画素とし
ての該周辺ライン上の画素データとを同時に読み出すよ
うにする。

【０００９】さらに、上記表示装置に関連する本発明に
よる表示制御回路は、画像表示手段に対して水平同期信
号，垂直同期信号及びドットクロック等の表示制御信号
を生成し、これと同時に、該表示制御信号に同期してフ
レームメモリに蓄積されている表示画像用データを読み
出して、画像表示手段の表示画素のデータを生成するも
のであって、該フレームメモリで複数ラインにわたるデ
ータのアドレスを制御することにより、表示ライン上の
所定個数の画素のデータと該表示ラインに近接する周辺
ライン上の所定個数の画素のデータとを同時に読み出す
手段と、該表示ライン上の読み出された該画素を表示画
素とし、該表示ラインと該周辺ラインから読み出されて
該表示画素以外の画素のデータを用いて該表示画素のデ
ータを演算処理する手段とを有し、該手段の処理データ
を該画像表示手段の前記表示画素のデータとする。

【００１０】さらに、上記表示装置に関連する本発明に
よる画像ファイリング装置は、上記表示装置と、中間調
入力画像に対してディザ処理を可能とする画像データ入
力手段と、画像データ蓄積手段と、該画像データ蓄積手
段での画像データの蓄積，読出しに際して該画像データ
の圧縮伸長処理や拡大縮小処理等を行なう画像処理手段
と、該画像データを印刷する画像印刷手段と、ワーク用
メモリとを備えている。

【００１１】さらにまた、上記表示装置に関連する本発
明によるグラフィックディスプレイは、一連の画素のデ
ータからなる表示用画像データを蓄えるフレームメモリ
と、図形コマンドを解読し一連の画素のデータからなる
表示用画像データに展開して該フレームメモリに書き込
む図形コマンド解読手段と、該フレームメモリに書き込
まれた該表示用画像データを順次読み出す表示データ読
出手段と、読み出された該表示用画像データを表示する
表示手段を備えたものであって、該図形コマンド解読手
段で展開された図形の表示用画像データにディザ処理を
施すディザ化手段と、ディザ処理された該表示画像デー
タを該フレームメモリに書き込む手段と、ディザ処理さ
れた該表示用画像データに対して表示画素のデータと周
辺画素のデータとの演算処理を行ない、該表示画素のデ
ータに対して新たな表示画素のデータを生成する手段と
を設け、該新たな表示画素のデータを該表示手段で表示
するための前記表示用画像データの表示画素のデータと
する。

【００１２】

【作用】本発明による表示装置では、フレームメモリか
らは、画像表示手段で表示対象となる表示画素のデータ
とともに、これと同時に、この表示画素の周辺画素が読
み出され、これらを画素演算手段で演算処理される結
果、得られる新たな表示画素のデータは周辺画素のデー
タによって平滑化されたものとなる。ここで、フレーム
メモリに格納されている表示用画像データがディサ処理
された画像のデータであるときには、かかる新たな表示
用画素のデータは多値の画素データであり、これは周辺
画素のデータによって平滑化されている。

【００１３】このディサ処理された画像は白か黒かの画
素の集まりであり、上記の周辺画素のデータとの演算処
理により、得られる新たな表示画素のデータは白と黒の
間の中間調を表わすデータであって、しかも、水平，垂
直方向に隣接する画素との間の濃度の差が小さくなる。
即ち、平滑化されていることになる。

【００１４】かかる画素平滑化処理は画像表示手段への
表示画素のデータの転送途中に行なわれるので、画像デ
ータのフレームメモリへの書込み時には、ディザ処理さ
れた画像データに対して特別な処理を必要としない。そ
のため、表示画像を別な画像に切り替えるとき等の表示
速度性能へは影響を与えない。

【００１５】また、本発明によるフレームメモリでは、
連続するｋ個のラインがフレームメモリの別々のメモリ
セルに書き込まれるようにして、画像データがこのフレ
ームメモリに蓄積されることになり、これらメモリセル
毎に画像データの読出しを同時に同期して行なうことに
より、画面上隣合うｋ個のラインを同時に同期して読み
出すことができる。このため、遅延手段等の別個の手段
を用いることなく、１つの表示ラインと（ｋ−１）個の
周辺ラインとを得ることができる。

【００１６】さらに、本発明による表示制御回路では、
フレームメモリから同時に読み出されてくるデータから
表示ライン上の画素を表示画素とし、表示ライン上の該
表示画素以外の画素及び該表示ラインに近接する所定数
の周辺ライン上の画素を周辺画素とし、該表示画素のデ
ータを該周辺画素のデータを用いて演算処理し、平滑化
する。かかる処理は、表示ラインとされる夫々のライン
上の画素に対して行なわれる。

【００１７】以上の演算処理において、演算結果がフレ
ームメモリのプレーン数より多い種類の値を取るような
演算を採用することにより、プレーン数よりも多い同時
表示可能色を実現できる。

【００１８】さらに、本発明による画像ファイリング装
置では、画像データ入力手段からの中間調入力画像はデ
ィザ処理され、画像処理手段で圧縮されて画像データ蓄
積手段に蓄積されるから、この画像データ蓄積手段に蓄
積される画像データの量は少なくてすみ、また、画像デ
ータ蓄積手段から画像データを読み出して表示する場合
には、画像処理手段で伸長された後、ディザ処理された
画像のままで上記表示手段に供給して平滑化表示をする
ものであるから、画像データのフレームメモリへの書込
み時には、ディザ処理された画像データに対して特別な
処理を必要としない。そのため、表示画像を別な画像に
切り替えるとき等の表示速度性能へは影響を与えない。

【００１９】さらに、上記表示装置を利用可能な本発明
によるグラフィックディスプレイでは、図形コマンドを
図形コマンド解読手段で展開された図形の表示用画像デ
ータにディザ処理を施すことにより、少ないプレーン数
でフレームメモリに書き込むことが可能となり、また、
表示に際しては、このフレームメモリから読み出された
画像データが平滑化される。

【００２０】また、画像データを部分的にディザ処理す
る場合でも、ディザ処理された部分に対し、画素単位で
ディザ処理されていることを判定することができ、ディ
ザ処理された部分に対して確実に平滑処理がなされる。

【００２１】

【実施例】以下、本発明の実施例を図面により説明す
る。

【００２２】図１は本発明による表示装置の一実施例を
示すブロック図であって、１００は表示制御装置、１０
１は偶数ラインフレームメモリ、１０２は偶数ラインカ
ウンタ、１０３は奇数ラインフレームメモリ、１０４は
奇数ラインカウンタ、１０５はディスプレイ（表示手
段）、１０６は水平方向カウンタ、１０７は垂直方向カ
ウンタ、１０８〜１１２はセレクタ、１１３は処理ライ
ンラッチ系、１１４は参照ラインラッチ系、１１５，１
１６はラッチ部、１１７，１１８はエッジトリガタイプ
のフリップフロップ、１１９〜１２４はラッチ部、１２
５は画素演算部、１２６はパラレルシリアル変換部、１
２７はモードレジスタである。

【００２３】この実施例においては、表示処理の対象と
なる画素（即ち、表示画素）を、その表示画素の左右の
画素とこの表示画素を含むラインの１つ前のラインの画
素とを参照画素とし、平滑処理するものとする。従っ
て、偶数ラインと奇数ラインとが同時に必要であり、こ
のため、フレームメモリが偶数ラインのデータと奇数ラ
インのデータとを別々に記憶する２つのメモリセルから
構成されることになる。

【００２４】図１において、フレームメモリは偶数ライ
ンフレームメモリ１０１と奇数ラインフレームメモリ１
０３の２つのメモリセルに分割されている。この実施例
は、これら偶数ラインフレームメモリ１０１と奇数ライ
ンフレームメモリ１０３と、表示制御回路１００とから
構成されている。

【００２５】表示制御回路１００は全体の表示制御を行
なうものである。偶数ラインフレームメモリ１０１は表
示画面の偶数ラインのデータを格納するものである。偶
数ラインカウンタ１０２は表示画面の縦方向の偶数ライ
ンをカウントし、偶数ラインフレームメモリ１０１のア
ドレス等を制御するものである。奇数ラインフレームメ
モリ１０３は表示画面の奇数ラインのデータを格納する
ものである。奇数ラインカウンタ１０４は表示画面の縦
方向の奇数ラインをカウントし、奇数ラインフレームメ
モリ１０３に格納されている奇数ラインを指定するもの
である。

【００２６】ディスプレイ１０５は、偶数ラインフレー
ムメモリ１０１及び奇数ラインフレームメモリ１０３に
蓄積された表示画面のデータを表示するものである。水
平方向カウンタ１０６はドットクロックをカウントし、
ディスプレイ１０５の水平同期信号Ｈsyncを発生するも
のである。垂直方向カウンタ１０７は水平同期信号Ｈsy
ncをカウントし、ディスプレイ１０５の垂直同期信号Ｖ
syncを発生するものである。

【００２７】セレクタ１０８はラッチ部１１５，１１６
の出力データのいずれかを選択し、セレクタ１０９は奇
数ラインフレームメモリ１０３の出力データか初期値か
のいずれかを選択する。セレクタ１１０はラッチ部１１
５，１１６いずれかの出力データを選択するが、選択す
るデータはセレクタ１０８とは逆となる。セレクタ１１
１はフリップフロップ１１７，１１８の非反転出力のい
ずれかを選択する。セレクタ１１２はフリップフロップ
１１７の入力，反転非反転出力の３つのデータのうちの
１つを選択する。なお、セレクタ１１１，１１２はとも
にモードレジスタ１２７の出力によって制御され、セレ
クタ１０８，１１０は夫々セレクタ１１１，１１２の出
力によって制御される。

【００２８】ここで、ラッチ部１１５，１１６はエッジ
トリガタイプのフリップフロップで構成され、夫々偶数
ラインフレームメモリ１０１の出力データ、セレクタ１
０９の出力をラッチする。また、エッジトリガタイプの
フリップフロップ１１７，１１８は、夫々、水平方向カ
ウンタ１０６，垂直方向カウンタ１０７からの水平同期
信号Ｈsync，垂直同期信号Ｖsyncをクロックとし、自己
の非反転出力をサンプルホールドする。

【００２９】処理ラインラッチ系１１３はラッチ部１１
９〜１２１によって構成され、セレクタ１０８からの処
理画素のデータが入力される。参照ラインラッチ系１１
４はラッチ部１２２〜１２４によって構成され、セレク
タ１１０から出力される処理画素の前ラインの画素のデ
ータが入力される。これらラッチ部１１９〜１２４はエ
ッジトリガタイプのフリップフロップで構成されてい
る。画素演算部１２５は処理ラインラッチ系１１３から
の処理画素をその周囲の画素である参照ラインラッチ系
１１４からの画素で演算して平滑化する。この画素演算
部１２５から出力されるパラレルの画素データがパラレ
ルシリアル変換部１２６でシリアルの画素データに変換
されてディスプレイ１０５に供給される。また、同時
に、水平方向カウンタ１０６からの水平同期信号Ｈsync
と垂直方向カウンタ１０７からの垂直同期信号Ｖsyncが
ディスプレイ１０５に供給される。

【００３０】モードレジスタ１２７は、外部のＣＰＵ等
からの表示モード設定データを格納し、上記のようにセ
レクタ１１１，１１２を制御するとともに、画素演算部
１２５を制御して表示モードの設定を行なう。

【００３１】次に、この実施例の動作について説明す
る。ディスプレイ１０５がノンインターレース方式であ
る場合：図２に、この場合の偶数ラインカウンタ１０２
及び奇数ラインカウンタ１０４の指定するラインの番号
と，表示対象ラインの番号と，表示画素を平滑化を行な
うために参照するラインの番号とを示す。

【００３２】ディスプレイ１０５がノンインターレース
方式である場合には、ディスプレイ１０５は表示画面を
上から下へ順番にライン走査して表示を行なう。従っ
て、表示画面の画像データは上のラインのものから順番
に読み出され、ライン番号０，１，２の順に画像データ
が表示される。この実施例では、表示画素が１ライン前
の画素を参照するので、図２に示すように、ライン１を
表示しているときには、ライン０を参照し、ライン２を
表示しているときには、ライン１を参照する。従って、
各ラインの画素は１画面走査中に２回読み出される。つ
まり、偶数ラインカウンタ１０２，奇数ラインカウンタ
１０４は、夫々２Ｈ期間（但し、Ｈは水平同期信号Ｈsy
ncの１周期）に、偶数ラインフレームメモリ１０１，奇
数ラインフレームメモリ１０２の同一ライン番号を２回
指定する。また、偶数ラインカウンタ１０２と奇数ライ
ンカウンタ１０４とのカウントアップするタイミングは
１Ｈ分ずれる。

【００３３】次に、ディスプレイ１０５がノンインター
レース方式である場合での図１の各部の動作手順につい
て説明する。

【００３４】まず、外部のＣＰＵの制御手段により、モ
ードレジスタ１２７にディスプレイ１０５がノンインタ
ーレース方式であることが指定される。また、偶数ライ
ンフレームメモリ１０１には、ノンインターレース方式
によって表示される画像の偶数番目のラインの画像デー
タが、奇数ラインフレームメモリ１０３には、同じく奇
数番目のラインの画像データが夫々記憶されている。こ
こで、これら偶数ラインフレームメモリ１０１，奇数ラ
インフレームメモリ１０３に記憶されている画像データ
は、ディサ画像のデータである。

【００３５】水平方向カウンタ１０２がドットクロック
をカウントして得られる水平同期信号Ｈsyncがフリップ
フロップ１１７で２分周され、その分周出力がモードレ
ジスタ１２７の出力信号によって制御されるセレクタ１
１２で選択されて、カウントアップ信号として偶数ライ
ンカウンタ１０２と奇数ラインカウンタ１０４に供給さ
れる。なお、このとき、セレクタ１１２はフリップフロ
ップ１１７の非反転出力と反転出力とを選択しており、
非反転出力が偶数ラインカウンタ１０２に、反転出力が
奇数ラインカウンタに夫々供給される。このため、偶数
ラインカウンタ１０２と奇数ラインカウンタ１０４とは
２Ｈ期間に１回カウントアップし、かつこれら偶数ライ
ンカウンタ１０２と奇数ラインカウンタ１０４とがカウ
ントアップするタイミングは１Ｈ期間分ずれる。

【００３６】これら偶数ラインカウンタ１０２，奇数ラ
インカウンタ１０４のカウント値は夫々偶数ラインフレ
ームメモリ１０１，奇数ラインフレームメモリ１０３で
の記憶されているライン番号を指定するのであるが、こ
れら偶数ラインフレームメモリ１０１，奇数ラインフレ
ームメモリ１０３は、夫々、水平方向カウンタ１０６か
ら水平同期信号Ｈsyncが供給される毎に偶数ラインカウ
ンタ１０２，奇数ラインカウンタ１０４を取り込む。従
って、偶数ラインフレームメモリ１０１，奇数ラインフ
レームメモリ１０３は、夫々、２Ｈ期間で同一ラインの
画像データを２回読み出す。

【００３７】偶数ラインフレームメモリ１０１から読み
出された偶数ラインのデータは１画素毎にラッチ部１１
５でラッチされ、セレクタ１０８，１１０に供給され
る。また、奇数ラインフレームメモリ１０３から読み出
された奇数ラインのデータも、セレクタ１０９を介して
１画素毎にラッチ部１１６でラッチされ、セレクタ１０
８，１１０に供給される。但し、偶数ラインフレームメ
モリ１０１で最初のライン指定が行なわれるときには、
奇数ラインフレームメモリ１０３ではライン指定が行な
われず、画像データが読み出されないから、セレクタ１
０９は初期値（初期データ）を選択し、ラッチ部１１６
に供給する。

【００３８】このとき、セレクタ１１１はフリップフロ
ップ１１７の非反転出力を選択しており、これにより、
セレクタ１０８は２Ｈ毎に交互にラッチ部１１５の出力
データとラッチ部１１６の出力データとを選択し、同様
に、セレクタ１１０も２Ｈ毎に交互にラッチ部１１５の
出力データとラッチ部１１６の出力データとを選択する
が、これらセレクタ１０８，１１０の一方がラッチ部１
１５の出力データを選択しているときには、他方はラッ
チ部１１６の出力データを選択する。但し、ラッチ部１
１５，１１６には夫々同一ラインのデータが２回ずつ供
給されるが、セレクタ１０８，１１０は、夫々、ラッチ
部１１５，１１６のデータを１ライン分選択すると、次
の１ライン分では、反対側のラッチ部１１６，１１５の
データを選択する。

【００３９】セレクタ１０８で選択されたデータは表示
ラインラッチ系１１３に供給され、セレクタ１１０で選
択されたデータは参照ラインラッチ系１１４に供給され
る。このとき、セレクタ１０８，１１０は上記のように
選択動作するから、表示ラインラッチ系１１３に供給さ
れる画像データに対し、参照ラインラッチ系１１４に供
給される画像データは１ライン前の画像データとなる。
即ち、いま、セレクタ１０８がラッチ部１１５からライ
ン２の画像データを選択して表示ラインラッチ系１１３
に供給しているとすると、セレクタ１１０はラッチ部１
１６からライン１の画像データを選択して参照ラインラ
ッチ系１１４に供給しており、次の１Ｈ期間でセレクタ
１０８がラッチ部１１６からライン３の画像データを選
択して表示ラインラッチ系１１３に供給するようになる
と、セレクタ１１０はラッチ部１１５からライン２の画
像データを選択して参照ラインラッチ系１１４に供給す
るようになる。

【００４０】表示ラインラッチ系１１３では、ラッチ部
１１９，１２０，１２１により、フレームメモリ１０
１，１０３から読み出された各画素データが順次で転送
され、時系列的に連続した画素データが夫々ラッチ部１
１９，１２０，１２１にホールドされることになる。こ
れらラッチ部１１９，１２０，１２１にホールドされた
画素データが同タイミングで画素演算部１２５に供給さ
れる。参照ラインラッチ系１１４においても同様であ
り、ラッチ部１２２〜１２４により、セレクタ１１０か
ら新たな画素データが供給される毎に、これとこれより
１つ前に読み出された画素データとさらにそれより１つ
前に読み出された画素データとが同タイミングで画素演
算部１２５に供給される。

【００４１】画素演算部１２５では、モードレジスタ２
７から画素データの平滑処理が指示されているとき、表
示ラインラッチ系１１３のラッチ部１２０からの画素デ
ータを表示画素データとし、これと同タイミングで入力
されるラッチ部１１９，１２１，１２２，１２３，１２
４からの画素データを用いて演算処理して、表示画素デ
ータを平滑化する。平滑化された表示画素データは、パ
ラレルシリアル変換部１２６でシリアルなデータに変換
された後、ディスプレイ１０５に供給されて表示され
る。画素演算部１２５で平滑処理が指定されていない場
合には、画素演算部１２５は、表示ラインラッチ系１１
３におけるラッチ部１２０からの表示画素データのみを
そのままパラレルシリアル変換部１２６に出力する。

【００４２】ディスプレイ１０５がインターレース方式
である場合：図３は、この場合の偶数ラインカウンタ１
０２，奇数ラインカウンタ１０４夫々が指定するライン
の番号と、表示対象ラインの番号とこのラインの表示画
素の平滑化に用いる参照するラインの番号を示す図であ
る。

【００４３】ディスプレイ１０５がインターレース方式
である場合、画像表示は１ラインおきに行われる。つま
り、最初の垂直同期信号Ｖsyncの周期の期間では、偶数
ラインか奇数ラインのいずれか一方のラインのみが表示
対象ラインとなって順次表示され、次の垂直同期信号Ｖ
syncの周期の期間で、他方のラインのみが表示対象ライ
ンとなって前回の垂直同期信号Ｖsyncの周期の期間に表
示されたラインの間に順次表示される。この場合、表示
対象とならない方のラインは、参照ラインとして使用さ
れる。図３では、偶数ラインが表示対象ラインとして表
示されている場合を示すものであり、従って、奇数ライ
ンが参照ラインとして読み出される。このために、偶数
ラインカウンタ１０２と奇数ラインカウンタ１０４は、
水平同期信号Ｈsyncの周期で同時にカウントアップす
る。

【００４４】次に、ディスプレイ１０５がインターレー
ス方式である場合のこの実施例の動作を説明する。図１
において、まず、モードレジスタ１２７にディスプレイ
１０５がインターレース方式であることが指定される。
この場合、偶数ラインフレームメモリ１０１には、ディ
ザ画像の偶数ラインの画素データが格納されており、奇
数ラインフレームメモリ１０３には、ディザ画像の奇数
ラインの画素データが格納されている。そこで、このモ
ードレジスタ１２７からの信号により、セレクタ１１２
は水平方向カウンタ１０６から出力される水平同期信号
Ｈsyncを選択し、これを偶数ラインカウンタ１０２と奇
数ラインカウンタ１０４とにカウントアップ信号として
供給する。これにより、偶数ラインカウンタ１０２と奇
数ラインカウンタ１０４とは、水平同期信号Ｈsyncの周
期で同時にカウントアップする。

【００４５】垂直方向カウンタ１０４から出力される垂
直同期信号Ｖsyncはフリップフロップ１１８で２分周さ
れる。垂直同期信号Ｖsyncの２周期に等しい周期のこの
分周信号は、モードレジスタ１２７からの信号によって
セレクタ１１２で選択され、選択信号としてセレクタ１
０８，１０９に供給される。これにより、最初の垂直同
期信号Ｖsyncの周期の期間に、セレクタ１０８が偶数ラ
インフレームメモリ１０１から読み出される偶数ライン
のデータを選択して表示ラインラッチ系１１３に、セレ
クタ１１０が奇数ラインフレームメモリ１０３から読み
出される奇数ラインのデータを先端して参照ラインラッ
チ系１１４に夫々供給し、次の垂直同期信号Ｖsyncの周
期の期間に、セレクタ１１０が偶数ラインフレームメモ
リ１０１から読み出される偶数ラインのデータを選択し
て参照ラインラッチ系に、セレクタ１０８が奇数ライン
フレームメモリ１０３から読み出される奇数ラインのデ
ータを選択して表示ラインラッチ系に夫々供給する。こ
のようにして、セレクタ１０８，１１０は、垂直同期信
号Ｖsyncの周期毎に選択するラインを交互に切り換え
る。従って、垂直同期信号Ｖsyncの周期の期間毎に、画
面上では、１ラインおきに順次表示が行われる。

【００４６】表示ラインラッチ系１１３，参照ラインデ
ータラッチ系１１４，画素演算部１２５等の処理動作は
ディスプレイ１０５がノンインターレース方式である場
合と同様であり、表示画素データが平滑化されてディス
プレイ１０５に表示される。

【００４７】以上のように、この実施例では、表示画素
とその周囲の画素との画素演算を行なうことにより、表
示画素の平滑化を行なうことができる。

【００４８】また、表示制御回路１００と偶数ラインフ
レームメモリ１０１と奇数ラインフレームメモリ１０３
との組合せを３組備え、各組のラインフレームメモリに
ディザ処理されたＲ，Ｇ，Ｂ画像の画像データを格納す
るようにし、水平同期信号Ｈsync，垂直同期信号Ｖsync
及びドットクロック等の制御信号をこれらの組の１つの
表示制御回路１００で生成するようにし、かかる制御信
号でもって各組の表示制御回路１００を同期して動作さ
せることにより、ディザ処理されたＲ，Ｇ，Ｂの各画像
データを平滑化して表示するようにすることができる。

【００４９】さらに、この実施例では、上記参照ライン
を表示ラインの上側のラインとしたが、下側のラインと
することこともでき、セレクタ１０８，１０９や偶数ラ
インカウンタ１０２，奇数ラインカウンタ１０４の動作
を調整することにより、簡単に実現できる。

【００５０】さらにまた、この実施例では、フレームメ
モリを偶数ラインフレームメモリ１０１と奇数ラインフ
レームメモリ１０３との２個のメモリセルに区分し、こ
れによって参照ラインを１ラインとしたが、フレームメ
モリをこれよりも多くの個数のメモリセルに分割して構
成し、これに応じて参照ラインラッチ系の個数を増や
し、これらラインフレームメモリ１０１，１０３から多
くのラインの画像データを同時に読み出して夫々の参照
ラインラッチ系に供給するようにすることにより、画像
の縦方向の参照ライン本数を増やすことができる。

【００５１】一般に、フレームメモリがｋ個（但し、ｋ
は２以上の整数）の分離したメモリセルからなる場合、
表示画面における（ｎｋ＋ｉ）番目（但し、０＜ｉ≦ｋ
で、かつｉは整数。ｎは０及び自然数）の表示ラインの
画素データをｉ番目の該メモリセルに格納し、これらメ
モリセルから同時に読出しを行なうようにすると、画像
表示手段に表示しようとする表示ラインの上側、下側の
（ｋ−１）本のラインを周辺ラインとすることができ
る。

【００５２】さらにまた、モードレジスタ１２７の代わ
りに、各画素単位で画素データの平滑化表示を行なうか
どうかを示すフラグを格納するフラグ格納用フレームメ
モリを設け、以下に示すように動作させることにより、
画素単位に平滑化表示を行なうかどうかを制御するよう
にすることもできる。

【００５３】まず、各画素毎に平滑化表示を行なうか否
かを示すフラグデータをフラグ格納用フレームメモリに
書き込む。そして、表示画素データと同期してこのフラ
グ格納用フレームメモリから対応するフラグデータを読
み出し、読み出された表示画素データを平滑化表示する
か否かを決める切替信号とする。これにより、画素単位
で平滑化表示を行なうか否かの制御をする表示装置が実
現できる。

【００５４】さらにまた、偶数ラインフレームメモリ１
０１と奇数ラインフレームメモリ１０３とを複数プレー
ンで構成し、各種ラッチ部や画素演算部１２５等が多値
データを取り扱えるものとすることにより、オン・オフ
の２値状態しか持ち得ないディザ画像のみでなく、各画
素が２値より多い値を取り得る多値のディザ画像に対し
て平滑化表示を行なうようにすることもできる。

【００５５】図４は図１での画素演算部１２５の一具体
例をその周辺回路とともに示すブロック図であって、４
００，４０１，４０２，４０３はマスク加算器、４０
４，４０５，４０６，４０７はセレクタであり、図１に
対応する部分には同一符号をつけている。

【００５６】ここでは、図１に示した表示制御回路１０
０が偶数ラインフレームメモリ１０１，奇数ラインフレ
ームメモリ１０３夫々から複数ずつ表示対象画素を同時
に（即ち、並列に）読み出し、これら複数の表示対象画
素を並列に平滑処理する場合について説明するが、この
並列処理単位を４画素とする。

【００５７】そこで、図４においては、表示ラインラッ
チ系１１３のラッチ部１１９，１２０と参照ラインラッ
チ系１１４のラッチ部１２２，１２３は４ビット構成と
しており、後述することから、表示ラインラッチ系１１
３のラッチ部１２１と参照ラインラッチ系１１４のラッ
チ部１２２は２ビット構成としている。マスク加算器４
００，４０１，４０２，４０３は、後述するように、表
示ラインラッチ系１１３や参照ラインラッチ系１１４か
らの画素データにマスク係数を乗じてからそれらを加算
し、表示画素を平滑化する。セレクタ４０４，４０５，
４０６，４０７は、夫々マスク加算器４００，４０１，
４０２，４０３での演算処理によって平滑処理された表
示画素のデータとかかる処理が行わない表示画素のデー
タとのいずれかを選択する。

【００５８】マスク加算器４００〜４０３において、上
半分に図示するマスク係数「４」，「８」，「１９」，
「８」，「４」が乗ぜられる入力データは表示ラインラ
ッチ系１１３からの５つの画素データであって、マスク
係数「１９」が乗ぜられる画素データが表示画素のデー
タとし、他のマスク係数が乗ぜられる４つの画素は表示
画素と同じライン上にあって、表示画素の左右２つずつ
の周辺画素となる。そして、これら５つの画素データに
夫々上記のマスク係数を乗じて加算することにより、デ
ィザ画像の表示画素がその左右の周辺画素のによって平
滑化される。また、下半分に図示するマスク係数
「２」，「４」，「８」，「４」，「２」が乗ぜられる
入力データは参照ラインラッチ系１１４からの５つの画
素データであって、これらに夫々上記のマスク係数を乗
じ、先のマスク係数「４」，「８」，「１９」，
「８」，「４」が乗ぜられた５つの画素データの加算値
に加算することにより、ディザ画像の表示画素データが
２つのライン上の周辺画素データによって平滑多値化さ
れたことになる。

【００５９】ここで、図示するように、表示ラインラッ
チ系１１３でのラッチ部１１９に保持するディザ画像の
画素データをＡ，Ｂ，Ｃ，Ｄ、ラッチ部１２０に保持す
るディザ画像の画素データをＡ'，Ｂ'，Ｃ'，Ｄ'、ラッ
チ部１２１に保持するディザ画像の画素データをＡ"，
Ｂ"とし、参照ラインラッチ系１１４でのラッチ部１２
２に保持するディザ画像の画素データをａ，ｂ，ｃ，
ｄ、ラッチ部１２３に保持するディザ画像の画素データ
をａ'，ｂ'，ｃ'，ｄ'、ラッチ部１２４に保持するディ
ザ画像の画素データをａ"，ｂ"とすると、マスク加算器
４００は画像データＤ'を表示画素とし，その周囲の参
照ラインでの画素データｂ"，ａ"，ｄ'，ｃ'，ｂ'を周
辺画素として表示画素Ｄ'の平滑処理を行ない、マスク
加算器４０１は画像データＣ'を表示画素とし、その周
囲の参照ラインでの画素データａ"，ｄ'，ｃ'，ｂ'，
ａ'を周辺画素として表示画素Ｃ'の平滑処理を行ない、
マスク加算器４０２は画像データＢ'を表示画素とし、
その周囲の参照ラインでの画素データｄ'，ｃ'，ｂ'，
ａ'，ｄを周辺画素として表示画素Ｂ'の平滑処理を行な
い、マスク加算器４０３は画像データＡ'を表示画素と
し、その周囲の参照ラインでの画素データｃ'，ｂ'，
ａ'，ｄ，ｃを周辺画素として表示画素Ａ'の平滑処理を
行なう。これらマスク加算器４００，４０１，４０２，
４０３での平滑処理を示すと、次のとおりである。

【００６０】マスク加算器４００では、画像データＤ'
の平滑処理は、Ｄ'×１９＋Ｂ"×４＋Ａ"×８＋Ｃ'×８＋Ｂ'×４
＋ｂ"×２＋ａ"×４＋ｄ'× ８＋ｃ'×４＋ｄ'×２マスク加算器４０１では、画像データＣ'の多値化処理
は、Ｃ'×１９＋Ａ"×４＋Ｄ"×８＋Ｂ'×８＋Ａ'×４
＋ａ"×２＋ｄ"×４＋ｃ'× ８＋ｂ'×４＋ａ'×
２マスク加算器４０２では、画像データＢ'の多値化処理
は、Ｂ'×１９＋Ｄ'×４＋Ｃ'×８＋Ａ'×８＋Ｄ× ４
＋ｄ'×２＋ｃ'×４＋ｂ'× ８＋ａ'×４＋ｄ×
２マスク加算器４０３では、画像データＡ'の多値化処理
は、Ａ'×１９＋Ｃ'×４＋Ｂ'×８＋Ｄ'×８＋Ｃ× ４
＋ｃ'×２＋ｂ'×４＋ａ'× ８＋ｄ'×４＋ｃ×
２となる。各式の第１項の画素データは平滑処理対象とな
るディザ画像の表示画素のデータであり、同じ列の前２
つ，後２つは夫々表示画素の右側，左側にある周辺画素
である。また、各式の２列目の画素は、表示画素が存在
する表示ラインの上側の周辺ラインにある周辺画素であ
る。

【００６１】ここで、図５により、マスク加算器４００
を例にして、その処理動作を説明する。但し、同図にお
いては、破線で囲んだ領域でのディサ画像の画素を処理
する瞬間を示すものであリ、丸印が画素を表わし、白丸
の画素のデータ値は値０、黒丸の画素のデータ値は値１
とする。また、各画素を図４での画素と対応させるため
に、夫々の画素に図４のこれと対応する画素に付された
符号をつけている。さらに、破線枠内の上側の画素の列
は参照ラインラッチ系１１４からの参照ラインであり、
下側の画素の列は表示ラインラッチ系１１３からの表示
ラインである。さらにまた、図５に示す数字の欄は、図
４のマスク加算器４００でのマスク係数を図５での夫々
の画素に対応して配列したものであり、上段は参照ライ
ンでの夫々の画素に対するマスク係数、下段は表示ライ
ンでの夫々の画素に対するマスク係数である。

【００６２】そこで、参照ラインについては、画素
ｂ'，ｂ"のみが値１で他は値０であるから、各画素デー
タに対応するマスク係数を乗じて加算した値は、上記式
から、２×１＋４×０＋８×０＋４×０＋２×１＝４と
なり、表示ラインについては、画素Ｄ'，Ａ"のみが値１
で他は値０であるから、上記式から、４×０＋８×０＋
１９×１＋８×１＋４×０＝２７となる。従って、これ
ら加算値を加算することにより、画素Ｄ'に対して、４
＋２７＝３１という値の表示画素データが得られること
になる。

【００６３】同様にして、図５に示す画素配列から、マ
スク加算器４０１，４０２から得られる表示画素Ｃ'，
Ｂ'の平滑処理されたデータ値を求めると、夫々に対し
て値１８となる。また、マスク加算器４０２，４０３か
ら得られた表示画素Ａ"，Ｂ"に対しては、夫々値３７，
３６となる。さらにまた、図５の画素配列で画素ｂ'，
ｃ'，ｄ'，ａ"，ｂ"を表示画素とした場合の夫々の平滑
処理されたデータ値は、４３，１８，１２，１６，３５
となる。

【００６４】以上のようにして求めたデータ値を図５に
示す画素の配列に対応して配列すると、次のようにな
る。このように平滑処理された表示画素は多値化され、ディ
ザ処理された画像での各画素のデータ値が１か０である
ことと対応させるために、マスク係数の合計６３でこれ
らを規格化すると、０．６７０．２９０．１９０．２５０．５６０．２９０．２９０．４９０．５９０．５７となって、各表示画素のデータ値は０〜１の値を取るこ
とになり、中間調表示が可能となる。しかも、これら表
示画素間のデータ値の差は、ディザ処理された画像での
各画素のデータ値が１か０である場合に比べ、小さくな
り、このように平滑処理された画像をディスプレイ１０
５で表示したときには、ディザ処理された画像をそのま
ま表示したような個々の画素が区別されて見えるという
ようなことはない。

【００６５】次に、図６を用いて、図４での平滑処理動
作をさらに詳細に説明する。なお、図６において、丸印
は夫々ディサ画像の画素を表わしており、上段の画素列
は参照ラインであり、下段の画素列は表示ラインであ
る。をフレームメモリからの画素の読み出し手順を示
す。画像は左から右へ、上から下へ格納されているとす
る。また、６００，６０１，６０２は夫々、図１の偶数
ラインフレームメモリ１０１や奇数ラインフレームメモ
リ１０３から同時に読み出される参照ラインの４画素単
位であり、６０３，６０４，６０５も夫々、図１の偶数
ラインフレームメモリ１０１や奇数ラインフレームメモ
リ１０３から同時に読み出される表示ラインの４画素単
位である。参照ラインでは、偶数ラインフレームメモリ
１０１や奇数ラインフレームメモリ１０３から、４画素
単位６００，６０１，６０２の順に左側から読み出され
るものであり、表示ラインでも、偶数ラインフレームメ
モリ１０１や奇数ラインフレームメモリ１０３から、４
画素単位６０３，６０４，６０５の順に左側から読み出
されるものである。また、参照ラインと表示ラインとの
間で上下に対向する４画素単位は読出しタイミングが一
致している。

【００６６】そこで、いま、処理対象を４画素単位６０
４とすると、４画素単位６０４の右側の２つの画素を多
値化するためには、この４画素単位６０４に続く４画素
単位６０３の左側２画素も必要であり、４画素単位６０
４の左側の２つの画素を多値化するためには、４画素単
位６０４に先行する４画素単位６０５の右側の２画素も
必要になる。従って、表示ラインラッチ系１１３では、
図４に示したように、処理対象の４画素単位６０４を保
持するラッチ部１２０に加えて、これに先行する４画素
単位６０３を保持するラッチ部１１９とこれに続く４画
素単位６０５を保持するラッチ部１２１が設けられるの
である。但し、ラッチ部１１９は、次に処理対しようと
する４画素単位６０５を保持するので、４ビット構成と
しなければならないが、ラッチ部１２１としては、既に
処理対象とされてしまった４画素単位６０３の先頭から
２画素を保持すればよいので、２ビット構成でよい。

【００６７】参照ラインについても、表示ラインでの上
記画素に対向した画素が処理に用いられるから、図４の
参照ラインラッチ系１１４も、４画素単位６０３に対向
した４画素単位６００を保持する４ビット構成のラッチ
部１２２と、４画素単位６０４に対向した４画素単位６
０１を保持する４ビット構成のラッチ部１２３と、４画
素単位６０５に対向した４画素単位６０２の先頭から２
ビットを保持する２ビット構成のラッチ部１２４との３
段バッファ構造となっている。

【００６８】そこで、ラッチ部１２０で保持されている
４画素単位６０４の平滑処理が終ると、ラッチ部１１９
に保持されている４画素単位６０５がラッチ部１２０に
転送され、このラッチ部１１９に次の４画素単位が格納
される。また、４画素単位６０４の先頭から２画素がラ
ッチ部１２１に転送される。同様にして、ラッチ部１２
２に保持されている４画素単位６０２がラッチ部１２３
に転送され、このラッチ部１２２に次の４画素単位が格
納される。また、４画素単位６０１の先頭から２画素が
ラッチ部１２４に転送される。

【００６９】ラッチ部１２０に保持されている４画素単
位６０４の各画素は、上記のようにマスク加算器４０
０、４０１、４０２、４０３で演算処理され、周囲の画
素と平滑化されて、夫々セレクタ４０４，４０５，４０
６，４０７に供給される。セレクタ４０４はマスク加算
器４００から出力される平滑処理された画素とラッチ部
１２０に保持されている画素Ｄ'とのいずれかを選択
し、以下、セレクタ４０５はマスク加算器４０１から出
力される平滑処理された画素とラッチ部１２０に保持さ
れている画素Ｃ'とのいずれかを、セレクタ４０６はマ
スク加算器４０２から出力される平滑処理された画素と
ラッチ部１２０に保持されている画素Ｂ'とのいずれか
を、セレクタ４０７はマスク加算器４０３から出力され
る平滑処理された画素とラッチ部１２０に保持されてい
る画素Ａ'とのいずれかを夫々選択する。

【００７０】このようなセレクタ４０４，４０５，４０
６，４０７の選択により、平滑処理された画像ばかりで
なく、ディザ処理された画像も、適宜ディスプレイ１０
５で表示することができる。

【００７１】図７は図４におけるマスク加算器４００，
４０１，４０２，４０３の一具体例を示すブロック図で
あって、７００，７０１，７０２は加算器である。

【００７２】同図において、加算器７００は、例えば、
図４でのマスク加算器４００での表示ラインラッチ系１
１３からの画素を加算処理するものであり、一方では、
ラッチ部１２１からのマスク係数４を乗ずる画素Ｂ"を
２²ビットとし、ラッチ部１２１からのマスク係数８を
乗ずる画素Ａ"を２³ビットとし、ラッチ部１２０からの
マスク係数１９を乗ずる画素Ｄ'を２⁰ビット，２¹ビッ
ト及び２⁴ビットとして、５ビットのデータとする。こ
の５ビットのデータはこれら画素にマスク係数４，８，
１９を乗じて加算したものである。また、他方では、ラ
ッチ部１２０からのマスク係数８を乗ずる画素Ｃ'を２³
ビット、ラッチ部１２０からのマスク係数４を乗ずる画
素Ｂ'を２²ビットとし、残りの２⁰ビット，２¹ビット及
び２⁴ビットを全て“０”ビットとして、５ビットのデ
ータとする。この５ビットのデータはこれら画素にマス
ク係数８，４を乗じて加算したものである。そして、加
算器７００では、さらに、得られた２つの５ビットのデ
ータを加算する。このようにして加算器７００で得られ
た５ビットの加算データは、ディザ画像の画素Ｄ'を多
値化したものである。

【００７３】同様にして、加算器７０１においては、図
４の参照ラインラッチ系１１４からの画素について５ビ
ットの加算データが生成される。そして、加算器７０
０，７０１で得られた５ビットの加算データを加算器７
０２で加算することにより、画素Ｄ' を平滑化された５
ビットの画素データが得られる。

【００７４】以上説明した具体例では、演算結果の種類
は２より大きいので、同じ表示可能な色数はフレームメ
モリ１０１，１０３（図１）のプレーン数１が指定する
色数２より大きくなる。また、平滑表示を行わない場合
には、４画素単位６０４の画素の濃度の最も大きい値に
変換したものをセレクタ４０４、４０５、４０６、４０
７で選択する。以上により、表示画素とその周囲の画素
との演算を行ない、平滑化を行なう画素演算部１２５を
実現できる。

【００７５】また、この具体例においては、演算式を固
定とするものであるが、次のようにして、外部のＣＰＵ
等により、演算式を種々に設定するようにすることも可
能である。

【００７６】即ち、まず、図４におけるマスク加算器４
００〜４０３を、図４に示す入力端子をまとめて１組の
入力端子群とし、かかる入力端子群を複数設けて夫々毎
にマスク係数を異ならせ、これらのいずれかを任意に選
択できるようにする。これにより、演算式が種々に設定
できることになる。さらに、表示ラインラッチ系１１
３，参照ラインラッチ系１１４とこのマスク演算器４０
０〜４０３との間にセレクタを設け、モードレジスタ１
２７（図１）の出力信号をこれらセレクタの選択切替信
号とする。以上により、ＣＰＵ等の外部装置がモードレ
ジスタ１２７に書き込む値に応じた演算式を設定するよ
うにすることができる。

【００７７】また、上記の説明では、処理単位を４画素
としたが、表示ラインラッチ系１１３と参照ラインラッ
チ系１１４でのビット数を増やし、マスク加算器やセレ
クタの数を増やすことにより、処理単位の画素数を増や
すことは容易に実現できる。

【００７８】図８は以上説明した表示装置を使用した画
像ファイリング装置の一実施例を示すブロック図であっ
て、８００はバス、８０１は画像データ等を蓄積する光
ディスク、８０２はスキャナ、８０３はプリンタ、８０
４は画像処理回路、８０５はワークメモリ、８０６はＣ
ＰＵ、８０７はフレームメモリであり、前出図面に対応
する部分には同一符号をつけている。

【００７９】同図において、スキャナ８０２は紙面をス
キャンし、ディジタルの画像データを生成するものであ
り、プリンタ８０３は画像データを紙面に印刷するもの
である。画像処理回路８０４は画像データの圧縮伸長や
拡大縮小等の処理を行なうものであり、ワークメモリ８
０５はプログラム実行やデータバッファ用に使用される
ものである。ＣＰＵ８０６は装置全体の動作を制御し、
フレームメモリ８０７は表示用画像データを蓄積するも
のである。フレームメモリ８０７は図１での偶数ライン
フレームメモリ１０１，奇数ラインフレームメモリ１０
３に相当するものであって、これらと同様に、ライン単
位でアドレス指定ができるようにしている。

【００８０】次に、この実施例の動作について説明す
る。スキャナ８０２によって任意の画像が描かれている
図示しない紙面が読取り走査されると、ディジタルな画
像データが作成される。この画像データはバス８００を
通してワークメモリ８０２に蓄えられる。このとき、紙
面に描かれている画像が写真のような中間調画像である
場合、オペレータの指定により、あるいはスキャナ８０
２自身が自動的に画像の性質を認識することにより、ス
キャナ８０２は、画像データをディジタル化する際に、
ディザ処理も行なう。そして、画像データのインデック
ス部に、この画像データがディザ画像であり、平滑表示
処理が適切であることを示す情報を付加する。ワークメ
モリ８０２に蓄えられた画像データは画像処理回路８０
４によって圧縮処理され、バス８００を介して光ディス
ク８０１にインデックスデータと一緒に蓄積される。

【００８１】次に、このように光ディスク８０１に蓄積
されたディザ画像を表示する場合の動作について説明す
る。

【００８２】光ディスク８０１から圧縮画像データとそ
のインデックスデータとが読み出され、ワークメモリ８
０５に記憶される。ＣＰＵ８０６はこのワークメモリ８
０５からインデックスデータを読み取って解読し、この
画像データに対して平滑表示処理が指定されているか否
かを判定する。そして、平滑表示が指定されている場合
には、ＣＰＵ８０６は表示制御回路１００に、モードレ
ジスタ１２７（図１）により、画素データの平滑表示モ
ードを設定する。しかる後、ワークメモリ８０５から圧
縮された画像データが読み出され、画像処理回路８０４
で伸長処理された後、フレームメモリ８０７に書き込ま
れる。そして、図１〜図７で説明したように、表示制御
回路１００より、このフレームメモリ８０７から画像デ
ータが順次読み出されて画素データが平滑化され、ディ
スプレイ１０５に供給されて画像表示される。また、必
要に応じて伸長された画像データがプリンタ８０３に供
給され、順次画像の印刷が行なわれる。

【００８３】なお、プリンタ８０３に表示制御回路１０
０と同様な機能を持つ回路を組み込むことにより、平滑
化された画素データで印刷を行ない、中間調の画像を印
刷するようにすることも可能である。

【００８４】以上のようにして、この実施例では、ディ
ザ画像に対する高品質な表示、印刷が可能な画像ファイ
リング装置を実現できる。

【００８５】図９は図１に示した表示装置を用いて図形
コマンドを表示用画像データに展開し、フレームメモリ
に書き込み表示を行なう本発明によるグラフィックディ
スプレイの一実施例を示すブロック図であって、９００
は制御部、９０１は図形コマンドファイル、９０２は図
形展開部、９０３はディザ処理部、９０４は画像用フレ
ームメモリ、９０５はフラグ用フレームメモリであり、
図１に対応する部分には同一符号をつけている。

【００８６】図９において、制御部９００は装置全体の
制御を行なう。図形コマンドファイル９０１は図形コマ
ンドを格納する。図形展開部９０２はこの図形コマンド
をビットパターンで表現された表示用画像データに展開
する。ディザ処理部９０３は図形展開部９０２が作成し
た各画素が多階調で表現された表示用画像データに対し
て、ディザ処理を施すことにより、各画素あたりの階調
数を減少させる。画像用フレームメモリ９０４はＲ，
Ｇ，Ｂ各プレーンの表示用画像データを蓄えるものであ
り、図１における偶数ラインフレームメモリ１０１や奇
数ラインフレームメモリ１０３と同様、ライン単位に分
割されたメモリセルによって構成されている。フラグ用
フレームメモリ９０５は画像用フレームメモリ上の各画
素に対して平滑表示処理を行なうか否かの指定用のフラ
グを格納するものである。

【００８７】なお、この実施例では、平滑表示処理を行
なうか否かの指定はフラグ用フレームメモリ９０５に格
納されるフラグによって行なわれるから、表示制御回路
１００におけるモードレジスタ１２７（図１）は使用さ
れる必要はない。

【００８８】この実施例は、ディザでもって階調表現を
することにより、フレームメモリのプレーン数を減少さ
せながら、同時に平滑表示によってディザ画像を高画質
に表示することができるようにするものである。

【００８９】３次元図形等の図形データの表示時には、
面部分に対しては階調が必要であるが、エッジ等を正確
に表現する必要はない。これに対して、線や文字の表示
に際しては、それほど多くの階調を表現する必要はな
い。従って、この実施例においては、面部分のみにディ
ザ処理を施すようにする。

【００９０】次に、この実施例の動作について説明す
る。まず、制御部９００が表示したい図形の図形コマン
ドを図形ファイル９０１から読み出し、図形展開部９０
２に対して表示位置等を指定して供給する。図形展開部
９０２は、この図形コマンドを展開してビットパターン
で表現された表示用画像データを作成する。ここでは、
図形の面部分はＲ，Ｇ，Ｂ各８プレーン程度の多階調で
表現されているとする。この表示用画像データは、その
面部分の画像データがディザ処理部９０３でディザ処理
されることにより、Ｒ，Ｇ，Ｂ各１プレーン程度までプ
レーン数を減少させた画像データに変換され、画像用フ
レームメモリ９０４に書き込まれる。また、これと同時
に、図形展開部９０２により、この表示用画像データの
ディザ処理された図形の面部分の画素の位置に対応する
フラグ用フレームメモリ９０５の位置にフラグが立てら
れ、この表示用画像データの線や文字等の部分は、図形
展開部９０２で最初から少ない階調のデータで表現され
ており、直接画像用フレームメモリ９０４に書き込まれ
る。即ち、表示用画像データのディサ処理された部分に
対してのみ、フラグ用フレームメモリ９０５にフラグが
立てられる。

【００９１】しかる後、表示制御回路１００は画像用フ
レームメモリ９０４から表示用画像データを読み出し、
この動作と同期してフラグ用フレームメモリ９０５から
フラグデータを読み出して、フラグが立っている画素デ
ータに対してのみ、図１に示した実施例と同様の処理を
行なって表示画素データを平滑化し、ディスプレイ１０
５に画像表示する。

【００９２】以上のようにして、この実施例では、少な
いプレーン数で、図形の面部分に対し、高画質な階調表
現を可能とするグラフィックディスプレイを実現するこ
とができる。

【００９３】

【発明の効果】以上説明したように、本発明によれば、
表示画素とともに、その周囲の画素も参照画素として読
み出し、これを用いて表示画素を演算処理することによ
り、表示画素の平滑化が行なわれることになり、ディザ
画像に対して高品質な画像表示が可能となる。また、表
示動作中に平滑処理が行なわれるので、高速な高画質化
処理が実現できる。

【図面の簡単な説明】

【図１】本発明による表示装置の一実施例を示すブロッ
ク図である。

【図２】図１におけるディスプレイがノンインターレー
ス方式である場合での図１に示した実施例のライン制御
手順を示す図である。

【図３】図１におけるディスプレイがインターレース方
式である場合における図１に示した実施例のライン制御
手順を示す図である。

【図４】図１における画素演算部の一具体例を示すブロ
ック図である。

【図５】図４におけるマスク加算器での画素とマスク係
数との対応を示す図である。

【図６】図４に示した画素演算部の処理画素手順を示す
図である。

【図７】図４におけるマスク加算器の一具体例を示すブ
ロック図である。

【図８】本発明による画像ファイリング装置の一実施例
を示すブロック図である。

【図９】本発明によるグラフィックディスプレイの一実
施例を示すブロック図である。

【符号の説明】１００表示制御回路１０１偶数ラインフレームメモリ１０２偶数ラインカウンタ１０３奇数ラインフレームメモリ１０４奇数ラインカウンタ１０５ディスプレイ１０６水平方向カウンタ１０７垂直方向カウンタ１０８〜１１２セレクタ１１３表示ラインラッチ系１１４参照ラインラッチ系１１５，１１６ラッチ部１１７，１１８エッジトリガフリップフロップ１１９〜１２４ラッチ部１２５画素演算部１２６パラレルシリアル変換部１２７モードレジスタ４００〜４０３マスク加算器４０４〜４０７セレクタ８０１光ディスク８０２スキャナ８０３プリンタ８０４画像処理回路８０５ワークメモリ８０６ＣＰＵ８０７フレームメモリ９００制御部９０１図形コマンドファイル部９０２図形展開部９０３ディザ処理部９０４画像用フレームメモリ９０５フラグ用フレームメモリ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０９Ｇ 5/02 8121−5ＧＨ０４Ｎ 1/21 2109−5Ｃ 1/23 Ｚ 9186−5Ｃ // Ｈ０４Ｎ 1/387 １０１ 4226−5Ｃ (72)発明者伊豆野信明神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者藤縄雅章神奈川県小田原市国府津2880番地株式会社日立製作所小田原工場内 (72)発明者金間誠一神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内

Claims

【特許請求の範囲】

【請求項１】一連の表示画素のデータからなる表示用
データを蓄積するフレームメモリと、該フレームメモリ
から該表示画素のデータを順次読み出す手段と、読み出
された該表示画素のデータが供給されて画像表示する画
像表示手段とを備えた表示装置において、表示画素のデータとともに、該表示画素の周辺画素のデ
ータをも同時に該フレームメモリから読み出す手段と、該表示画素のデータと周辺画素のデータとを演算するこ
とにより、該表示画素のデータが処理された新たな表示
画素のデータを生成する画素演算手段とを有し、該新た
な画素のデータを該画像表示手段に供給する上記表示画
素のデータとすることを特徴とする表示装置。
【請求項２】請求項１において、前記フレームメモリはＲ，Ｇ，Ｂ各１プレーン構成であ
って、Ｒ，Ｇ，Ｂ各プレーン毎にディザ処理された画像を形成
する画素のデータを蓄え、Ｒ，Ｇ，Ｂ各プレーンから、表示画素，その周囲画素夫
々のデータとして、該画素のデータを読み出して、Ｒ，
Ｇ，Ｂ各プレーン毎に該表示画素のデータと該周辺画素
のデータとで演算処理を施し、前記画像表示手段の前記
表示画素のデータを得ることを特徴とする表示装置。
【請求項３】請求項１において、前記画素演算手段で得られた前記表示画素のデータと前
記フレームメモリから読み出された前記表示画素のデー
タのいずれかを選択する手段を設け、該手段で選択された表示画素のデータを前記画像表示手
段の表示画素のデータとすることを特徴とする表示装
置。
【請求項４】請求項１において、前記フレームメモリから前記表示画素のデータを読み出
す手段は、表示画素のデータと前記周辺画素のデータを
複数個ずつ同時に前記フレームメモリより読み出し、前記画素演算手段は複数個の演算部を有して、夫々の該
演算部は、夫々前記フレームメモリから読み出された異
なる表示画素のデータをその周辺画素のデータを用いて
演算処理し、該演算部夫々から同時に得られる演算処理された複数の
表示画素のデータを直列変換して前記画像表示手段に供
給することを特徴とする表示装置。
【請求項５】請求項１において、前記周辺画素は、前記表示画素を含むラインの隣のライ
ン上の画素とすることを特徴とする表示装置。
【請求項６】請求項１において、前記周辺画素は、前記表示画素の左右各２個ずつの画素
とすることを特徴とする表示装置。
【請求項７】請求項１において、前記画像表示手段がインターレース方式のディスプレイ
であることを特徴とする表示装置。
【請求項８】請求項１において、前記画像表示手段がノンインターレース方式のディスプ
レイであることを特徴とする表示装置。
【請求項９】請求項１において、前記画素演算手段での表示画素のデータと周辺画素のデ
ータとの演算式を外部からの設定可能としたことを特徴
とする表示装置。
【請求項１０】表示用画像データを蓄積するフレーム
メモリであって、ｋ個（但し、ｋは２以上の整数）の分離したメモリセル
からなり、表示画面における（ｎｋ＋ｉ）番目（但し、０＜ｉ≦ｋ
で、かつｉは整数。ｎは０及び自然数）の表示ラインの
画素データをｉ番目の該メモリセルに格納し、画像表示手段に表示しようとする表示ラインの上側、下
側の（ｋ−１）本のラインを周辺ラインとし、該表示ライン上の表示画素のデータと、該表示画素の周
辺画素としての該周辺ライン上の画素データとを同時に
読み出すことを特徴とするフレームメモリ。
【請求項１１】画像表示手段に対して水平同期信号，
垂直同期信号及びドットクロック等の表示制御信号を生
成し、これと同時に、該表示制御信号に同期してフレー
ムメモリに蓄積されている表示画像用データを読み出し
て、画像表示手段の表示画素のデータを生成する表示制
御回路であって、該フレームメモリで複数ラインにわたるデータのアドレ
スを制御することにより、表示ライン上の所定個数の画
素のデータと該表示ラインに近接する周辺ライン上の所
定個数の画素のデータとを同時に読み出す手段と、該表示ライン上の読み出された画素の１つを表示画素と
し、該表示ラインと該周辺ラインから読み出されて該表
示画素以外の画素のデータを用いて該表示画素のデータ
を演算処理する手段とを有し、該手段の処理データを該
画像表示手段の前記表示画素のデータとすることを特徴
とする表示制御回路。
【請求項１２】表示用画像データを蓄えたフレームメ
モリから画像表示手段に同期して表示画素のデータを読
み出し、画像表示を行なうようにした画像表示方式にお
いて、該フレームメモリのプレーン数が指定できる色数がａで
ある構成であって、該画像表示手段の表示可能色数がｂ
（ａ＜ｂ）であり、該表示画素と画面上その周辺に位置する周辺画素とのデ
ータを該フレームメモリから同時に読み出し、該表示画素のデータと該周辺画素のデータとの間で、演
算結果がｊ個（ａ＜ｊ≦ｂ）の色数を取り得る画素演算
を行ない、該演算結果を該画像表示手段で表示することにより、該
フレームメモリのプレーン数で指定できる色数よりも同
時に表示可能な色数を多くしたことを特徴とする画像表
示方式。
【請求項１３】フレームメモリから読み出した画像デ
ータが一連のシリアルな印刷画素のデータとして供給さ
れ、該画像データの印刷を行なう印刷装置において、該フレームメモリから該印刷画素のデータとその周囲画
素のデータとを同時に読み出す手段と、該印刷画素のデータと該周辺画素のデータとの演算によ
り、新たな印刷画素のデータを算出する手段とを有し、
該新たな印刷画素のデータでもって印刷を行なうことを
特徴とする印刷装置。
【請求項１４】請求項１記載の表示装置と、中間調入
力画像に対してディザ処理を可能とする画像データ入力
手段と、画像データ蓄積手段と、該画像データ蓄積手段
での画像データの蓄積，読出しに際して該画像データの
圧縮伸長処理や拡大縮小処理等を行なう画像処理手段
と、該画像データを印刷する画像印刷手段と、ワーク用
メモリとを備えたことを特徴とする画像ファイリング装
置。
【請求項１５】請求項１４において、前記画像データ入力手段で入力された画像データのディ
ザ処理されたデータ部分のインデックス部に、ディザ処
理されたデータであることを示す情報を登録することを
特徴とする画像ファイリング装置。
【請求項１６】請求項１４または１５において、前記画像データ入力手段で入力された画像データのディ
ザ処理されたデータに対し、画素単位でディザ処理され
たデータであることを示す情報を登録することを特徴と
する画像ファイリング装置。
【請求項１７】一連の画素のデータからなる表示用画
像データを蓄えるフレームメモリと、図形コマンドを解
読し一連の画素のデータからなる表示用画像データに展
開して該フレームメモリに書き込む図形コマンド解読手
段と、該フレームメモリに書き込まれた該表示用画像デ
ータを順次読み出す表示データ読出手段と、読み出され
た該表示用画像データを表示する表示手段を備えたグラ
フィックディスプレイにおいて、該図形コマンド解読手段で展開された図形の表示用画像
データにディザ処理を施すディザ化手段と、ディザ処理された該表示画像データを該フレームメモリ
に書き込む手段と、ディザ処理された該表示用画像データに対して表示画素
のデータと周辺画素のデータとの演算処理を行ない、該
表示画素のデータに対して新たな表示画素のデータを生
成する手段とを設け、該新たな表示画素のデータを該表
示手段で表示するための前記表示用画像データの表示画
素のデータとすることを特徴とするグラフィックディス
プレイ。
【請求項１８】請求項１７において、前記表示画像データのディザ処理されたデータ領域を画
素単位で判別する判別手段を有し、前記表示データ読出手段が前記表示用画像データを前記
フレームメモリから読み出すときに、該判別手段の判別
結果に基づいて、該ディザ処理されたデータ領域での表
示画素のデータとその周辺画素のデータとの演算処理を
行なうことにより、該表示画素のデータに対する新たな
表示画素のデータを求めて、求められた該新たな表示画
素のデータを該表示手段で表示するための前記表示用画
像データの表示画素のデータとすることを特徴とするグ
ラフィックディスプレイ。