JPH0722479A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0722479A JPH0722479A JP15971893A JP15971893A JPH0722479A JP H0722479 A JPH0722479 A JP H0722479A JP 15971893 A JP15971893 A JP 15971893A JP 15971893 A JP15971893 A JP 15971893A JP H0722479 A JPH0722479 A JP H0722479A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor substrate
- capacitors
- capacitor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】簡易で安価に絶縁膜の寿命を評価できる半導体
装置を提供する。 【構成】半導体装置３０に、単位面積３２当たり６つの
キャパシタで構成されるキャパシタ群３４を形成し、単
位面積３２当たりのキャパシタ群３４と同数のスイッチ
トランジスタ群３６それぞれのスイッチトランジスタ３
６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆをそれ
ぞれキャパシタ３４ａ，３４ｂ，３４ｃ，３４ｄ，３４
ｅ，３４ｆに直列接続し、例えばスイッチトランジスタ
３６ａのゲート３７ａをバッファ３８を介してセレクタ
４０と接続した。
装置を提供する。 【構成】半導体装置３０に、単位面積３２当たり６つの
キャパシタで構成されるキャパシタ群３４を形成し、単
位面積３２当たりのキャパシタ群３４と同数のスイッチ
トランジスタ群３６それぞれのスイッチトランジスタ３
６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆをそれ
ぞれキャパシタ３４ａ，３４ｂ，３４ｃ，３４ｄ，３４
ｅ，３４ｆに直列接続し、例えばスイッチトランジスタ
３６ａのゲート３７ａをバッファ３８を介してセレクタ
４０と接続した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の上に形成
された絶縁膜の寿命を評価するための回路を備えた半導
体装置に関する。
された絶縁膜の寿命を評価するための回路を備えた半導
体装置に関する。
【０００２】
【従来の技術】半導体基板に形成された絶縁膜の上に互
いに離れた複数の電極を形成することにより電極、絶縁
膜及び半導体基板からなる複数のキャパシタを形成し、
このキャパシタに電圧を印加し、絶縁膜の経時破壊（Ｔ
ＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｒｅｃｔ
ｒｙ Ｂｒｅａｋ−ｄｏｗｎ）寿命を調べ、絶縁膜の信
頼性を評価する試験が従来から行われている。
いに離れた複数の電極を形成することにより電極、絶縁
膜及び半導体基板からなる複数のキャパシタを形成し、
このキャパシタに電圧を印加し、絶縁膜の経時破壊（Ｔ
ＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｒｅｃｔ
ｒｙ Ｂｒｅａｋ−ｄｏｗｎ）寿命を調べ、絶縁膜の信
頼性を評価する試験が従来から行われている。
【０００３】一般に半導体絶縁膜の経時破壊寿命を評価
する場合、環境温度及び印加電圧を因子として、単位面
積あたりのキャパシタが導通するまでの時間を算出し、
この時間に基づいて評価が行なわれる。キャパシタが導
通するまでの時間を測定する場合、図４（ａ），（ｂ）
に示されるように、電極１２、絶縁膜１４及び半導体基
板１６からなる複数のキャパシタ１０を半導体基板に複
数個作成し、図４（ｃ）に示される構成の評価システム
で実施する。この実施に当たっては、キャパシタ１個に
対して測定端子（プローブ）（図示せず）を一本使用
し、さらに一度に測定するキャパシタと同じ接点数のリ
レー１８を使用する。
する場合、環境温度及び印加電圧を因子として、単位面
積あたりのキャパシタが導通するまでの時間を算出し、
この時間に基づいて評価が行なわれる。キャパシタが導
通するまでの時間を測定する場合、図４（ａ），（ｂ）
に示されるように、電極１２、絶縁膜１４及び半導体基
板１６からなる複数のキャパシタ１０を半導体基板に複
数個作成し、図４（ｃ）に示される構成の評価システム
で実施する。この実施に当たっては、キャパシタ１個に
対して測定端子（プローブ）（図示せず）を一本使用
し、さらに一度に測定するキャパシタと同じ接点数のリ
レー１８を使用する。
【０００４】一般的に図４（ｃ）に示されるような評価
システムにおいては、外部に接続されているリレー１８
を全て閉にし、電圧計２０で電圧を測定しつつ定電圧電
源２２から数ＭＶ／ｃｍ程度の電界を全キャパシタに印
加する。定常状態ではキャパシタ１０の絶縁膜１２をト
ンネル効果により流れる数ｎアンペア程度の微少電流が
電流計２４で検出されるだけであるが、いずれか一つの
キャパシタでも破壊に至ると数ｍアンペア程度の多大な
導通電流が流れる。この値を電流計２４で測定し、リレ
ー１８を交互に開閉してそれぞれのキャパシタの抵抗値
を求めることによりどのキャパシタが破壊に至ったかを
求め、破壊までの時間を記録する。次に、破壊したキャ
パシタに接続されたリレーを除いた全てのリレー１８を
“閉”にして試験を続ける。最後に、順次記録されたそ
れぞれの導通時間を正規確立分布図にプロットすること
により絶縁膜１４の寿命を算出する。この方法で算出さ
れた絶縁膜の寿命は、測定したキャパシタの数が多いほ
ど信用度が高くなるため、信頼度の高い評価をする場合
には測定数を増やす必要がある。
システムにおいては、外部に接続されているリレー１８
を全て閉にし、電圧計２０で電圧を測定しつつ定電圧電
源２２から数ＭＶ／ｃｍ程度の電界を全キャパシタに印
加する。定常状態ではキャパシタ１０の絶縁膜１２をト
ンネル効果により流れる数ｎアンペア程度の微少電流が
電流計２４で検出されるだけであるが、いずれか一つの
キャパシタでも破壊に至ると数ｍアンペア程度の多大な
導通電流が流れる。この値を電流計２４で測定し、リレ
ー１８を交互に開閉してそれぞれのキャパシタの抵抗値
を求めることによりどのキャパシタが破壊に至ったかを
求め、破壊までの時間を記録する。次に、破壊したキャ
パシタに接続されたリレーを除いた全てのリレー１８を
“閉”にして試験を続ける。最後に、順次記録されたそ
れぞれの導通時間を正規確立分布図にプロットすること
により絶縁膜１４の寿命を算出する。この方法で算出さ
れた絶縁膜の寿命は、測定したキャパシタの数が多いほ
ど信用度が高くなるため、信頼度の高い評価をする場合
には測定数を増やす必要がある。
【０００５】
【発明が解決しようとする課題】上記した従来の評価方
法のように多数のキャパシタを一度に測定する方法で
は、キャパシタ１個に対して測定端子（プローブ）を一
本、リレーの接点を１個使用する。このため、一度に多
数個のキャパシタを測定するためには、多接点のリレー
と多ピンのプローブカードと高精度に位置合わせができ
る治具が別途必要であり、これらリレーや治具は複雑な
構造で高価であるという問題がある。
法のように多数のキャパシタを一度に測定する方法で
は、キャパシタ１個に対して測定端子（プローブ）を一
本、リレーの接点を１個使用する。このため、一度に多
数個のキャパシタを測定するためには、多接点のリレー
と多ピンのプローブカードと高精度に位置合わせができ
る治具が別途必要であり、これらリレーや治具は複雑な
構造で高価であるという問題がある。
【０００６】本発明は、上記事情に鑑み、簡易で安価に
絶縁膜の寿命を評価できる半導体装置を提供することを
目的とする。
絶縁膜の寿命を評価できる半導体装置を提供することを
目的とする。
【０００７】。
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、半導体基板と、該半導体基板
に形成された絶縁膜と、該絶縁膜の上に互いに離れて複
数形成され、前記半導体基板及び前記絶縁膜と組み合わ
されて複数のキャパシタを形成する電極と、複数の前記
キャパシタそれぞれに電圧を印加するための電圧印加回
路と、該電圧印加回路を制御する外部信号が入力される
外部信号入力部とを備えたことを特徴とするものであ
る。
の本発明の半導体装置は、半導体基板と、該半導体基板
に形成された絶縁膜と、該絶縁膜の上に互いに離れて複
数形成され、前記半導体基板及び前記絶縁膜と組み合わ
されて複数のキャパシタを形成する電極と、複数の前記
キャパシタそれぞれに電圧を印加するための電圧印加回
路と、該電圧印加回路を制御する外部信号が入力される
外部信号入力部とを備えたことを特徴とするものであ
る。
【０００８】
【作用】本発明の半導体装置には、この半導体装置に形
成されたキャパシタに電圧を印加する電圧印加回路が備
えられている。この電圧印加回路は、外部信号入力部を
経由して入力される外部信号に基づいて複数のキャパシ
タそれぞれに電圧を印加する。このため、別途高価な多
接点リレー、多ピンプローブ、特別な治具が不要とな
り、従来より安価で簡便に絶縁膜の寿命を評価できる。
成されたキャパシタに電圧を印加する電圧印加回路が備
えられている。この電圧印加回路は、外部信号入力部を
経由して入力される外部信号に基づいて複数のキャパシ
タそれぞれに電圧を印加する。このため、別途高価な多
接点リレー、多ピンプローブ、特別な治具が不要とな
り、従来より安価で簡便に絶縁膜の寿命を評価できる。
【０００９】
【実施例】以下、本発明の半導体装置の一実施例を説明
する。図１は半導体装置の平面図、図２は６つのキャパ
シタを一単位としたときの評価回路を示すブロック図、
図３は図２に対応する回路図である。半導体装置３０に
は、単位面積３２当たり６つのキャパシタで構成される
キャパシタ群３４が形成されており、単位面積３２当た
りのキャパシタ群３４と同数のスイッチトランジスタ群
３６それぞれのスイッチトランジスタ３６ａ，３６ｂ，
３６ｃ，３６ｄ，３６ｅ，３６ｆがそれぞれキャパシタ
３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆに直
列接続されている。例えばスイッチトランジスタ３６ａ
のゲート３７ａはバッファ３８を介してセレクタ４０と
接続されており、他の各スイッチトランジスタも同じ構
造になっているがここでは他のスイッチトランジスタに
接続するバッファを図示していない。セレクタ４０のコ
ントロールパッド４２に外部信号を与えることにより、
いずれのキャパシタのストレス印加端子４４を接続・開
放するかが操作される。例えば３本のコントロールパッ
ド４２ａ，４２ｂ，４２ｃに対し「０、０、１」の信号
を与えるとスイッチトランジスタ３６ａがＯＮするた
め、ストレス印加端子４４とキャパシタ３４ａが接続さ
れ、また同様に「０、１、０」ではキャパシタ３４ｂ
が、「０、１、１」ではキャパシタ３４ｃが接続され
る。さらに、「１、１、１」の信号では全キャパシタと
ストレス印加端子は解放される。
する。図１は半導体装置の平面図、図２は６つのキャパ
シタを一単位としたときの評価回路を示すブロック図、
図３は図２に対応する回路図である。半導体装置３０に
は、単位面積３２当たり６つのキャパシタで構成される
キャパシタ群３４が形成されており、単位面積３２当た
りのキャパシタ群３４と同数のスイッチトランジスタ群
３６それぞれのスイッチトランジスタ３６ａ，３６ｂ，
３６ｃ，３６ｄ，３６ｅ，３６ｆがそれぞれキャパシタ
３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆに直
列接続されている。例えばスイッチトランジスタ３６ａ
のゲート３７ａはバッファ３８を介してセレクタ４０と
接続されており、他の各スイッチトランジスタも同じ構
造になっているがここでは他のスイッチトランジスタに
接続するバッファを図示していない。セレクタ４０のコ
ントロールパッド４２に外部信号を与えることにより、
いずれのキャパシタのストレス印加端子４４を接続・開
放するかが操作される。例えば３本のコントロールパッ
ド４２ａ，４２ｂ，４２ｃに対し「０、０、１」の信号
を与えるとスイッチトランジスタ３６ａがＯＮするた
め、ストレス印加端子４４とキャパシタ３４ａが接続さ
れ、また同様に「０、１、０」ではキャパシタ３４ｂ
が、「０、１、１」ではキャパシタ３４ｃが接続され
る。さらに、「１、１、１」の信号では全キャパシタと
ストレス印加端子は解放される。
【００１０】図では、６個のキャパシタ３４ａ，３４
ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆを単位面積当たり
の構成数としたが、この数に制限はなく、例えばｎ個の
コントロールパッドをもつ回路を構成したならば、評価
できるキャパシタ数は（２n −２）個となる。また、ス
イッチトランジスタ群３６、バァファ３８、セレクタ４
０は半導体装置の製造工程中で作成できるため、製造工
程数も増加せず、しかも図１に示されるように全ての回
路を同一チップ内に配置することができる。
ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆを単位面積当たり
の構成数としたが、この数に制限はなく、例えばｎ個の
コントロールパッドをもつ回路を構成したならば、評価
できるキャパシタ数は（２n −２）個となる。また、ス
イッチトランジスタ群３６、バァファ３８、セレクタ４
０は半導体装置の製造工程中で作成できるため、製造工
程数も増加せず、しかも図１に示されるように全ての回
路を同一チップ内に配置することができる。
【００１１】尚、上記実施例では、外部信号によりスト
レス印加端子をそれぞれのキャパシタに対し接続・解放
できる回路として、４トランジスタ構造のバッファ、Ａ
ＮＤで構成されたセレクタを使用した場合について説明
したが、本発明はこれに限るものでなく、例えば１トラ
ンジスタ１キャパシタの構造のバッファ、ＮＡＮＤで構
成されたセレクタなど、半導体装置の製造工程で形成で
きる回路ならば何れでもよい。
レス印加端子をそれぞれのキャパシタに対し接続・解放
できる回路として、４トランジスタ構造のバッファ、Ａ
ＮＤで構成されたセレクタを使用した場合について説明
したが、本発明はこれに限るものでなく、例えば１トラ
ンジスタ１キャパシタの構造のバッファ、ＮＡＮＤで構
成されたセレクタなど、半導体装置の製造工程で形成で
きる回路ならば何れでもよい。
【００１２】
【発明の効果】以上説明したように本発明の半導体装置
は、従来外部に設置していたリレー部等を評価回路内に
組み込めるだけではなく、多ピンのプローブカードを必
要としないため、従来より簡易で安価な測定系で絶縁膜
の経時破壊（ＴＤＤＢ）寿命評価ができる。
は、従来外部に設置していたリレー部等を評価回路内に
組み込めるだけではなく、多ピンのプローブカードを必
要としないため、従来より簡易で安価な測定系で絶縁膜
の経時破壊（ＴＤＤＢ）寿命評価ができる。
【図１】本発明の一実施例の半導体装置の平面図であ
る。
る。
【図２】６つのキャパシタを一単位としたときの評価回
路を示すブロック図である。
路を示すブロック図である。
【図３】図２に対応する回路図である。
【図４】絶縁膜の寿命を評価する従来の回路を示す、
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、
（ｃ）は回路図である。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、
（ｃ）は回路図である。
３０ 半導体装置 ３４ キャパシタ群 ３６ スイッチトランジスタ群 ３８ バッファ ４０ セレクタ ４２ａ，４２ｂ，４２ｃ コントロールパッド ４４ ストレス印加端子
Claims (1)
- 【請求項１】 半導体基板と、 該半導体基板に形成された絶縁膜と、 該絶縁膜の上に互いに離れて複数形成され、前記半導体
基板及び前記絶縁膜と組み合わされて複数のキャパシタ
を形成する電極と、 複数の前記キャパシタそれぞれに電圧を印加するための
電圧印加回路と、 該電圧印加回路を制御する外部信号が入力される外部信
号入力部とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15971893A JPH0722479A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15971893A JPH0722479A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722479A true JPH0722479A (ja) | 1995-01-24 |
Family
ID=15699768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15971893A Withdrawn JPH0722479A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722479A (ja) |
-
1993
- 1993-06-29 JP JP15971893A patent/JPH0722479A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0394177A (ja) | テストピースの抵抗を測定する回路 | |
| US7863922B2 (en) | Evaluation method of insulating film and measurement circuit thereof | |
| JPH0722479A (ja) | 半導体装置 | |
| JPH11101841A (ja) | 導電性ペーストスルーホール型両面プリント配線基板及びその電気特性試験装置 | |
| EP0789249A2 (en) | Test method and apparatus for semiconductor element | |
| JPS6145785B2 (ja) | ||
| JP2001091562A (ja) | 回路基板検査装置 | |
| JPS63119216A (ja) | 電解コンデンサの極性判別方法及びその装置 | |
| JP4744884B2 (ja) | ウエハ検査装置及びウエハ検査方法 | |
| JPH0566732B2 (ja) | ||
| JP2629213B2 (ja) | アクティブマトリックスアレイの検査方法および検査装置 | |
| JPH05335396A (ja) | 試験用半導体装置及びその試験方法 | |
| JPH02154156A (ja) | 電子回路の測定装置 | |
| JP3461258B2 (ja) | 導電率またはｐＨを測定する装置 | |
| JP2836101B2 (ja) | プローバのアタッチメントボード | |
| JPH0422306Y2 (ja) | ||
| KR980012185A (ko) | 웨이퍼의 전기적 테스트 장치 | |
| JPH02165076A (ja) | プローブカード | |
| SU1102062A2 (ru) | Устройство дл контрол контактировани в зондовых установках | |
| SU538346A1 (ru) | Устройство контрол контактировани | |
| Vard et al. | The measurement of transistor characteristics using on-chip switching for the connection of instrumentation | |
| JPH0541419A (ja) | 検査装置の評価方法 | |
| JPS61267337A (ja) | 半導体装置 | |
| JPS6159657B2 (ja) | ||
| JPS6221069A (ja) | コンタクト式マルチプロ−ブ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |