JPH07222378A

JPH07222378A - 電圧保持回路

Info

Publication number: JPH07222378A
Application number: JP6011119A
Authority: JP
Inventors: Kenichi Kinoshita; 健一木下
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 1994-02-02
Filing date: 1994-02-02
Publication date: 1995-08-18

Abstract

(57)【要約】【目的】バックアップ用の電圧保持回路に関し、電源
遮断直後において、被バックアップ負荷に、電源電圧の
２倍に相当する過電圧を印加することのないようにする
ことを目的とする。【構成】通常動作中は相互に並列接続される第１およ
び第２のコンデンサ１１，１２と、電源１３を遮断した
後は、これらのコンデンサ１１，１２の間を直列に導通
させながらこれらコンデンサ間の電圧を調整する電圧調
整手段２２と、負荷１５に電力供給する電源ライン１４
の電圧が一定レベルになるように電圧調整手段２２を制
御するレベル制御手段２１とから構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電圧保持回路に関する。
負荷に電源より電力を供給する場合、電源が遮断した後
も、所定の時間、引き続いて電力を供給しなければなら
ない場合がある。例えば、上記の負荷がマイクロコンピ
ュータである場合、安定化電源等の電源が遮断しても、
即座にその動作を停止することが適切でなく、ある一定
の処理シーケンスを完結させた後、その動作を停止させ
なければならないことが多い。

【０００２】このために、電源遮断後もしばらく負荷を
駆動するための電源バックアップ機能が必要とされる。
この電源バックアップ機能を果すために、第１にはバッ
クアップバッテリを備える手法があり、第２には大容量
のバックアップコンデンサを備える手法がある。本発明
は、バッテリ電圧の管理を必要とせず信頼度の高い、上
記第２の手法に基づく電圧保持回路について述べる。

【０００３】

【従来の技術】図６は従来の電圧保持回路の原理構成図
である。本図において、１３は安定化電源等の電源（例
えば＋５Ｖ）であり、電源ライン１４を介して、マイク
ロコンピュータ等の負荷１５に電力を供給する。そして
これら電源１３と負荷１５との間に挿入されるのが電圧
保持回路１０である。その内部の主構成要素は、バック
アップ用の第１のコンデンサ１１および第２のコンデン
サ１２である。

【０００４】図６の（Ａ）を参照すると、通常動作中は
第１および第２のコンデンサ１１，１２は相互に並列接
続されており、これらのコンデンサの各々には電源電圧
（例えば＋５Ｖ）がフル充電されている。ここで電源が
何らかの原因（人為的あるいは故障）により遮断された
とする。そうすると、この電源断を検知して、電圧保持
回路内の接続は、図６の（Ｂ）のように切り換わる。そ
うすると、電源ライン１４の電圧は、第１および第２の
コンデンサ１１，１２の各充電電圧の和の電圧まで持ち
上がる。上記の例では、＋１０（＝５＋５）Ｖに上昇す
る。その後、電源ライン１４の電圧は、各コンデンサの
放電により下降するが、負荷１５例えばマイクロコンピ
ュータに、例えば１msの間、一定の処理シーケンスを完
結させるに十分な電圧（１０Ｖ→３Ｖ程度）に保持され
る。この３Ｖは当該マイクロコンピュータの最低動作許
容電圧である。

【０００５】

【発明が解決しようとする課題】上述した従来の電圧保
持回路１０では、電源遮断後も引き続いて、負荷１５例
えばマイクロコンピュータが一定の処理シーケンスを実
行するのに要求される電圧レベルを保持することができ
る。この場合、その電圧レベルの保持のために、まず、
電源ライン１４の電圧を直前（正常動作中）の倍の電圧
に持ち上げる。そしてこの持ち上げた電圧が上記最低動
作許容電圧まで、一定の放電特性で下降し続ける間、そ
の電圧レベルを維持する、というものである。

【０００６】しかしながら電源遮断直後に負荷１５に対
し直前の倍のレベルの電圧ストレスを印加することにな
る。このため該負荷１５がマイクロコンピュータを始め
とする半導体電子部品の如く、過電圧に弱い素子を含ん
でいるときは、電源遮断の度に損傷を与えてしまうとい
う問題がある。したがって上記問題点に鑑み本発明は、
電源遮断直後に負荷に対し過電圧による損傷を与えるこ
とのない電圧保持回路を提供することを目的とするもの
である。

【０００７】

【課題を解決するための手段】図１は本発明に係る電圧
保持回路の原理構成図である。本図において、参照番号
２１および２２を付して示すブロックが本発明を特徴づ
ける部分、すなわち、レベル制御手段２１および電圧調
整手段２２である。本発明は、これらの手段と従前の回
路素子とを組み合せて、次の構成要件からなる。

【０００８】負荷１５に電源ライン１４を介し電力を供
給する電源１３と負荷１５との間に、通常動作中は相互
に並列接続で挿入される第１のコンデンサ１１および第
２のコンデンサ１２；電源１３の遮断後、第１のコンデ
ンサ１１と第２のコンデンサ１２を直列に導通させなが
ら第１および第２のコンデンサ１１，１２間に可変の負
電圧を加える電圧調整手段２２；および電源ライン１４
の電圧を監視し、電源１３の遮断後より、該電圧を一定
レベルに保持するように電圧調整手段２２を制御するレ
ベル制御手段２１である。なお、図中のＲはフル充電用
の抵抗である。

【０００９】

【作用】電源遮断の直前まで、＋５Ｖにそれぞれフル充
電されていた第１のコンデンサ１１および第２のコンデ
ンサ１２は、電源遮断直後において、電圧調整手段２２
を介して直列に接続される。この電圧調整手段２２によ
り、グランドＧＮＤ→第２のコンデンサ１２→電圧調整
手段２２→第１のコンデンサ１１→電源ライン１４に
は、従来とは異なる電圧レベルダイヤグラムが形成され
る。

【００１０】図２は本発明における電圧レベルダイヤグ
ラムを表す図である。電源遮断直後は、電圧調整手段２
２によって、第１および第２のコンデンサ１１，１２は
直列に導通せしめられる。この場合、各部の電圧レベル
の向きは図示する矢印のとおりである。第２のコンデン
サ１２は図示する矢印の向きに電圧を生成するが、その
レベルはフル充電時の５Ｖから、時間と共に徐々に下降
する。第１のコンデンサ１１も図示する矢印の向きに電
圧を生成するが、そのレベルはフル充電時の５Ｖから、
時間と共に徐々に下降する。

【００１１】これに対し、電圧調整手段２２は上記の電
圧とは逆向きの可変電圧Ｖ_a、すなわち負電圧を発生す
る。可変の負電圧Ｖ_aの大きさも例えば−５Ｖ→−４Ｖ
→−３Ｖ…の如く変化する。したがって、グランドＧＮ
Ｄを基準としたこれら（１２→２２→１１）の電圧の総
和は従来のように倍電圧（１０Ｖ）に躍ね上がることな
しに、電源遮断直前の電圧例えば５Ｖのままに維持で
き、しかもしばらくの間、その５Ｖを保つことができ
る。

【００１２】従来も本発明も電源遮断後にマイクロコン
ピュータ（負荷１５）を動作し続けさせるためのエネル
ギー（コンデンサ１１と１２の充電エネルギーの和）は
変わらないが、従来では、そのエネルギーを、始めに倍
電圧に引き上げてから利用していたのに対し、本発明で
は、倍電圧にすることなくそのエネルギーを一定電圧レ
ベルを保ちつつ徐々に加え合わせるようにする。この場
合、レベル制御手段２１は、その一定電圧レベルを保つ
ように電圧調整手段２２を制御する。

【００１３】図３は図２における要部の電圧のレベル変
化を示す図である。本図の縦軸は電圧レベル（グランド
を０Ｖ、電源電圧を５Ｖとする）を示し、横軸は経過時
間を示す。この時間軸の原点は電源遮断時である。図中
の実線カーブＶ₁₄は、電源ライン１４の電圧レベルであ
り、電源遮断直後、倍電圧に躍ね上がることなくそのま
ま５Ｖを保持している。その間、第１のコンデンサ１１
の両端電圧は、図中の右下がりハッチングで示すように
徐々に放電しながら減少し、一方、第２のコンデンサ１
２の両端電圧は図中の左下がりハッチングで示すように
徐々に放電しながら減少する。右下りハッチングの下端
を規定する点線は第１のコンデンサ１１の−側電位Ｖ
_11-（図１および図２参照）を表し、左下りハッチング
の上端を規定する点線は第２のコンデンサ１２の＋側電
位Ｖ₁₂₊（図１および図２を参照）を表す。

【００１４】上記の右下りハッチングと左下りのハッチ
ングとが重なるダブルハッチングの領域は、電圧調整手
段２２が徐々に小さく電圧を吸収する電圧調整範囲を表
す。右下りのハッチングの領域と左下がりのハッチング
領域は、究極、それぞれ２．５Ｖに収束するが、ここに
至るまで電源ライン１４の電圧Ｖ₁₄を５Ｖに維持するこ
とは困難であり、それ以前の時点から、Ｖ₁₄は５Ｖより
下降し始める。

【００１５】

【実施例】図４は本発明に基づく実施例を示す図であ
る。本図に示すように、電源１３は一例として安定化電
源（５Ｖレギュレータ）を用い、負荷１５はＣＰＵ３５
を用いた。まず、前記電圧調整手段２２は、エミッタお
よびコレクタが、第１のコンデンサ１１および第２のコ
ンデンサ１２の対向する各端子間に接続されるトランジ
スタ４０からなる。

【００１６】またレベル制御手段２１は、電源ライン１
４およびグランドＧＮＤに一対の入力端子（−，＋）が
接続されると共に出力がトランジスタ４０のベースに接
続される演算増幅器３０からなる。さらに好ましくは、
電源ライン１４およびグランドＧＮＤ間に直列に接続さ
れる第１の抵抗４１、第２の抵抗４２および第３の抵抗
４３を備え、該第２の抵抗４２は、演算増幅器３０の前
記一対の入力端子（＋，−）間に接続され、かつ、該第
１の抵抗４１および該第３の抵抗４３にはそれぞれ、第
３のコンデンサ２３および第４のコンデンサ２４が並列
接続される。

【００１７】トランジスタ４０は、そのコレクタ−エミ
ッタ間にＶ_CEの電圧降下を生じさせる。その電圧降下の
有無ならびに大小は、コンパレータとしての演算増幅器
３０が制御する。電源ライン１４の電圧Ｖ₁₄は、通常動
作中、５Ｖであり、演算増幅器３０の出力は "Ｌ" （ｌ
ｏｗ）となっている。このため、トランジスタ４０はオ
フであり、第１のコンデンサ１１と第２のコンデンサ１
２は、図６の（Ａ）のように並列接続になっている。

【００１８】しかる後、電源１３が遮断すると、演算増
幅器３０の出力は "Ｈ" （ｈｉｇｈ）に切り替わる。こ
のためトランジスタ４０はオンになる。トランジスタ４
０がオンになると、第１のコンデンサ１１と第２のコン
デンサ１２は直列に導通せしめられ、電源ライン１４の
電圧Ｖ₁₄はこのとき上昇に転ずる。このＶ₁₄の上昇は演
算増幅器３０に帰還され、トランジスタ４０を再びオフ
側へシフトする。しかし、両コンデンサ１１と１２は、
電源遮断後のＣＰＵ３５への電力供給のために、間断な
く放電し続けており、電源ライン１４の電圧Ｖ₁₄は再び
下降する。

【００１９】このような一連の動作は、オン／オフのス
イッチングの繰り返し、というのではなく、ほぼ連続的
に進行する。このため、第１のコンデンサ１１の電圧Ｖ
₁₁と第２のコンデンサ１２の電圧Ｖ₁₂とトランジスタ４
０での調整電圧−Ｖ_a（図２参照）との総和は、５Ｖに
近い一定レベルで推移する。また、演算増幅器３０の一
対の入力端子（＋，−）電圧も、ほぼ一定レベルで推移
し、かつ、イマジナリショートにより、一対の入力端子
（＋，−）電圧は共に同じレベルになる。

【００２０】図５は図４における要部の電圧レベル変化
を示す図である。ただし、電圧変化と時間軸を拡大して
表す。電源遮断時刻をｔ０とすると、ｔ０より前は、電
源ライン１４の電圧Ｖ₁₄は５Ｖである。また演算増幅器
３０の反転入力端子 "−" の電圧Ｖ_-と非反転入力端子
"＋" の電圧Ｖ₊は、図示するように、Ｖ_-＞Ｖ₊とな
っている。このときの電圧Ｖ₁₄，Ｖ_-およびＶ₊のレベ
ル関係は、第１の抵抗４１（抵抗値Ｒ₄₁）、第２の抵抗
４２（抵抗値Ｒ₄₂）および第３の抵抗４３（抵抗値
Ｒ₄₃）の分圧比で決まる。この場合、第２抵抗４２の抵
抗値Ｒ₄₂は、演算増幅器３０のオフセットをキャンセル
できるよう例えば１０mV程度の電圧が抵抗４２の両端に
現れるようにする。したがって、Ｒ₄₁＝Ｒ₄₃≒５００×Ｒ₄₂ を満足するように各抵抗値を選定する。

【００２１】次に図５の時刻ｔ０で電源１３が遮断され
たとする。この電源断により、電源ライン１４の電圧Ｖ
₁₄は即座に下降し始める。この下降に伴って第１の抵抗
４１の下端の電圧も下降する。この場合、抵抗４１に並
列接続された第３のコンデンサ２３はスピードアップコ
ンデンサの役目を果し、Ｖ₁₄の上記の下降を即座に演算
増幅器３０の "−" 入力端子に伝える。図５において、
ｔ０後のＶ_-の下降は、上記の動作を表している。

【００２２】一方、演算増幅器３０の "＋" 入力端子側
について見ると、第３の抵抗４３に並列接続された第４
のコンデンサ２４がホールディングコンデンサの役目を
果し、ｔ０以前の電圧レベルをそのまま保持し続けよう
とする。図５において、ｔ０以後もＶ₊が変化しないの
はこのためである。上記の間、Ｖ₁₄に伴ってＶ_-は下降
し、結局、時刻ｔ１において、このＶ_-と上記のＶ₊の
レベルは逆転する。このために演算増幅器３０の出力は
"Ｈ" になり、トランジスタ（ＴＲ）４０はオフからオ
ンに転ずる（図中のＴＲ−ＯＦＦおよびＴＲ−ＯＮ参
照）。そして以後、このオン（ＴＲ−ＯＮ）を維持す
る。

【００２３】トランジスタ４０のオンによって、第２の
コンデンサ１２の電圧Ｖ₁₂が、第１のコンデンサ１１の
電圧Ｖ₁₁に加算され、再びＶ_-のレベルは上昇に向う
が、イマジナリショートによってＶ_-とＶ₊は同じレベ
ルに収れんする。このとき、Ｖ ₁₄はＶ₁₁とＶ₁₂の和（−
Ｖ_a分を含む）によってやはり同じレベルに収れんす
る。この収れんレベルは、５Ｖから既述の１０mVを差し
引いたレベルである。そして、究極、時刻ｔ２において
電圧保持時間が消滅する。

【００２４】

【発明の効果】以上説明したように本発明によれば、電
源遮断後において、２つのバックアップコンデンサを直
列に積み上げるのではなく、電圧調整手段によって、２
つのバックアップコンデンサがお互いの電圧下降分を補
い合いながら元の電源電圧を保持するようにするもので
あり、従来のように倍電圧によって負荷（マイクロコン
ピュータ等）を損傷するおそれがない。

【図面の簡単な説明】

【図１】本発明に係る電圧保持回路の原理構成図であ
る。

【図２】本発明における電圧レベルダイヤグラムを表す
図である。

【図３】図２における要部の電圧のレベル変化を示す図
である。

【図４】本発明に基づく実施例を示す図である。

【図５】図４における要部の電圧レベル変化を示す図で
ある。

【図６】従来の電圧保持回路の原理構成であって（Ａ）
は通常動作時、（Ｂ）はバックアップ時を示す図であ
る。

【符号の説明】

１０…電圧保持回路１１…第１のコンデンサ１２…第２のコンデンサ１３…電源１４…電源ライン１５…負荷２１…レベル制御手段２２…電圧調整手段２３…第３のコンデンサ２４…第４のコンデンサ３０…演算増幅器４０…トランジスタ４１，４２，４３…抵抗

Claims

【特許請求の範囲】

【請求項１】電源ライン（１４）を介し電力を供給す
る電源（１３）と負荷（１５）との間に、通常動作中は
相互に並列接続で挿入される第１のコンデンサ（１１）
および第２のコンデンサ（１２）と、前記電源（１３）の遮断後、前記第１のコンデンサ（１
１）と前記第２のコンデンサ（１２）を直列に導通させ
ながら該第１および第２のコンデンサ（１１，１２）間
に可変の負電圧を加える電圧調整手段（２２）と、前記電源ライン（１４）の電圧を監視し、前記電源（１
３）の遮断後より、該電圧を一定レベルに保持するよう
に前記電圧調整手段（２２）を制御するレベル制御手段
（２１）とからなることを特徴とする電圧保持回路。
【請求項２】前記電圧調整手段（２２）は、エミッタ
およびコレクタが、前記第１のコンデンサ（１１）およ
び第２のコンデンサ（１２）の対向する各端子間に接続
されるトランジスタ（４０）からなり、前記レベル制御手段（２１）は、前記電源ライン（１
４）およびグランド（ＧＮＤ）に一対の入力端子（＋，
−）が接続されると共に出力が前記トランジスタ（４
０）のベースに接続される演算増幅器（３０）からなる
請求項１に記載の電圧保持回路。
【請求項３】前記電源ライン（１４）およびグランド
（ＧＮＤ）間に直列に接続される第１の抵抗（４１）、
第２の抵抗（４２）および第３の抵抗（４３）を備え、
該第２の抵抗（４２）は、前記演算増幅器（３０）の前
記一対の入力端子（＋，−）間に接続され、かつ、該第
１の抵抗（４１）および該第３の抵抗（４３）にはそれ
ぞれ、第３のコンデンサ（２３）および第４のコンデン
サ（２４）が並列接続される請求項２に記載の電圧保持
回路。