JPH07221642A - Semiconductor integrated circuit - Google Patents
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- JPH07221642A JPH07221642A JP6010820A JP1082094A JPH07221642A JP H07221642 A JPH07221642 A JP H07221642A JP 6010820 A JP6010820 A JP 6010820A JP 1082094 A JP1082094 A JP 1082094A JP H07221642 A JPH07221642 A JP H07221642A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体製造分野に関す
るものであり、特にデジタル信号をアナログ信号へ変換
するD/A変換器を具備した半導体集積回路に利用して
有効なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor manufacturing, and is particularly effective when applied to a semiconductor integrated circuit equipped with a D / A converter for converting a digital signal into an analog signal.
【0002】[0002]
【従来の技術】マイクロコンピュータやDSP(デジタ
ル信号プロセッサ)等の半導体集積回路には、内部CP
U等でデジタル処理された信号を、アナログ信号に変換
して外部へ出力するD/A変換器が用いられている。上
記のような半導体集積回路には、比較的精度が良く、本
質的に単調性が確保される抵抗分圧方式のD/A変換器
が用いられる。図6に抵抗分圧方式のD/A変換器23
の回路構成を示す。一端が電源電極AVcc、他端が接
地電極AVssにそれぞれ接続された抵抗群24は、す
べて値の等しい抵抗Rが2のn乗個直列に接続されてお
り、接続された抵抗の数によって、種々の値の電圧(ア
ナログ信号)を出力可能としている。これらの抵抗Rと
抵抗Rとの接続点には、抵抗選択スイッチ群26(2の
n乗−1個)がすべて並列に接続されており、その内の
一つをON状態とすることによって、その接続点での電
圧のアナログ信号を外部へ出力可能としている。このD
/A変換器23は、デジタル信号をデコーダ27に入力
することにより、そのデジタル信号に対応したアナログ
信号を出力させるための抵抗選択信号31がデコーダ2
7から出力され、選択された抵抗選択スイッチをON状
態とすることで、入力したデジタル信号をアナログ信号
へ変換する。2. Description of the Related Art A semiconductor integrated circuit such as a microcomputer or DSP (digital signal processor) has an internal CP.
A D / A converter that converts a signal digitally processed by U or the like into an analog signal and outputs the analog signal is used. The semiconductor integrated circuit as described above uses a D / A converter of a resistance voltage dividing type, which has relatively high accuracy and is essentially monotonic. FIG. 6 shows a resistance voltage dividing type D / A converter 23.
The circuit configuration of is shown. The resistor group 24, one end of which is connected to the power electrode AVcc and the other end thereof to the ground electrode AVss, has resistors R of the same value, all connected in series to the n-th power of 2, and varies depending on the number of resistors connected. It is possible to output the voltage (analog signal) of the value. At the connection point between these resistors R and R, the resistance selection switch group 26 (2 to the n-th power-1) are all connected in parallel, and by turning one of them into the ON state, An analog signal of the voltage at the connection point can be output to the outside. This D
The / A converter 23 inputs the digital signal to the decoder 27, and the resistance selection signal 31 for outputting an analog signal corresponding to the digital signal is input to the decoder 2
By turning on the selected resistance selection switch output from 7, the input digital signal is converted into an analog signal.
【0003】尚、抵抗分圧方式のD/A変換器(コンバ
ータ)に関しては、例えば、「A/Dコンバータ入門」
(オーム社発行)第152頁乃至第153頁等に記載さ
れている。Regarding the resistance voltage dividing type D / A converter (converter), for example, "Introduction to A / D converter"
(Published by Ohmsha), pages 152 to 153.
【0004】[0004]
【発明が解決しようとする課題】上記のような抵抗分圧
方式のD/A変換器に用いられる抵抗選択スイッチとし
ては、入力アナログ電圧によってON抵抗があまり変化
しないCMOSトランスミッションゲートが用いられ
る。図7に示すように、CMOSトランスミッションゲ
ート26aは、並列に接続したp型MOS29aとn型
MOS29bからなるCMOSアナログスイッチ29の
それぞれのゲートに、互いに逆極性の電圧を印加するこ
とにより駆動する。A CMOS transmission gate whose ON resistance does not change much depending on an input analog voltage is used as the resistance selection switch used in the above-mentioned resistance division type D / A converter. As shown in FIG. 7, the CMOS transmission gate 26a is driven by applying voltages of opposite polarities to the respective gates of the CMOS analog switch 29 including the p-type MOS 29a and the n-type MOS 29b connected in parallel.
【0005】しかしながら、最近、低電圧によって動作
させる半導体集積回路が増加しつつあるため、CMOS
トランスミッションゲートも低電圧で動作させざるを得
ない状況となっている。CMOSトランスミッションゲ
ート26aを低電圧で動作させると、AVcc電圧が下
がるため、CMOSアナログスイッチ29のn型MOS
29bのゲート電位が下降する。そのため、CMOSア
ナログスイッチ29のVGS(ゲート−ソース間電圧)
が減少し、ON抵抗が増大する。CMOSトランスミッ
ションゲート26のON抵抗が増大すると、外部負荷抵
抗28(図6)の影響で、CMOSトランスミッション
ゲート26aの入力電圧と出力電圧との間に差が生じ
る。この電圧差が広がるとD/A変換精度が悪化するこ
とになる。However, since the number of semiconductor integrated circuits operated by a low voltage is increasing recently, CMOS
The transmission gate is also forced to operate at a low voltage. When the CMOS transmission gate 26a is operated at a low voltage, the AVcc voltage is lowered. Therefore, the n-type MOS of the CMOS analog switch 29 is
The gate potential of 29b drops. Therefore, VGS (gate-source voltage) of the CMOS analog switch 29
Decreases and the ON resistance increases. When the ON resistance of the CMOS transmission gate 26 increases, a difference occurs between the input voltage and the output voltage of the CMOS transmission gate 26a due to the influence of the external load resistance 28 (FIG. 6). If this voltage difference widens, the D / A conversion accuracy will deteriorate.
【0006】そこで本発明の目的は、低電圧動作の半導
体集積回路に内蔵されたD/A変換器の変換精度を向上
させることにある。Therefore, an object of the present invention is to improve the conversion accuracy of a D / A converter incorporated in a semiconductor integrated circuit operating at a low voltage.
【0007】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面から明らかになる
であろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【0008】[0008]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
のとおりである。すなわち、D/A変換器の抵抗選択ス
イッチとなるCMOSトランスミッションゲートを構成
するCMOSアナログスイッチのp型MOSのゲート電
位を降圧回路で下降させ、n型MOSのゲート電位を昇
圧回路で上昇させるものである。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, the step-down circuit lowers the gate potential of the p-type MOS of the CMOS analog switch that constitutes the CMOS transmission gate that serves as the resistance selection switch of the D / A converter, and the gate potential of the n-type MOS is raised by the booster circuit. is there.
【0009】[0009]
【作用】上記手段によると、半導体集積回路の低電圧動
作によるCMOSアナログスイッチのVGSの減少が抑
えられ、ON抵抗増大が防止できるため、外部付加抵抗
の影響によるD/A変換精度の悪化を防ぐことができ
る。According to the above means, the decrease in VGS of the CMOS analog switch due to the low voltage operation of the semiconductor integrated circuit can be suppressed and the ON resistance can be prevented from increasing, so that the deterioration of the D / A conversion accuracy due to the influence of the external additional resistance can be prevented. be able to.
【0010】[0010]
【実施例】以下、本発明の一実施例を図1乃至図4を用
いて説明する。図1は、D/A変換器1の抵抗選択スイ
ッチに、CMOSトランスミッションゲートを用いた場
合の回路構成を示す。D/A変換器1は、すべて値の等
しい抵抗Rが2のn乗個直列に接続され、その一端が電
源電極AVcc、他端が接地電極AVssにそれぞれ接
続された抵抗群2と、抵抗Rと抵抗Rとの接続点から、
抵抗Rの数に応じた電圧のアナログ信号を出力させる抵
抗選択スイッチであるCMOSトランスミッションゲー
ト群4、及び、デジタル信号を入力することにより、そ
れに対応するアナログ信号を出力させるCMOSトラン
スミッションゲートの選択信号を出力するデコーダ7か
ら構成される。p型MOS5a、5bは、最も高い電圧
のアナログ信号を出力させる抵抗選択スイッチとなって
おり、また、n型MOS6a、6bは、最も低い電圧の
アナログ信号を出力させる抵抗選択スイッチとなってい
る。これらのCMOSトランスミッションゲート群4、
p型MOS5a、5b、n型MOS6a、6bからなる
抵抗選択スイッチ群は、抵抗R毎に並列に接続されてい
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows a circuit configuration when a CMOS transmission gate is used for the resistance selection switch of the D / A converter 1. In the D / A converter 1, resistors R having the same value are connected in series to the n-th power of 2 and one end thereof is connected to the power supply electrode AVcc and the other end thereof is connected to the ground electrode AVss, and the resistor R. From the connection point of
A CMOS transmission gate group 4 which is a resistance selection switch that outputs an analog signal having a voltage corresponding to the number of resistors R, and a CMOS transmission gate selection signal that outputs an analog signal corresponding to the digital signal by inputting a digital signal It is composed of a decoder 7 for outputting. The p-type MOSs 5a and 5b are resistance selection switches that output the analog signal of the highest voltage, and the n-type MOSs 6a and 6b are resistance selection switches that output the analog signal of the lowest voltage. These CMOS transmission gate groups 4,
A resistance selection switch group including p-type MOSs 5a and 5b and n-type MOSs 6a and 6b is connected in parallel for each resistance R.
【0011】図2は、本発明のCMOSトランスミッシ
ョンゲート4aの回路構成を示す図である。CMOSト
ランスミッションゲート4aは、p型MOS9aとn型
MOS9bとを並列接続させたCMOSアナログスイッ
チ9、デコーダ7からの抵抗選択信号15がインバータ
12を介して入力され、出力がp型MOS9aのゲート
電極に接続された第1のインバータ10、デコーダ7か
らの信号が入力され、出力がn型MOS9bのゲート電
極に接続された第2のインバータ11からなる。p型M
OS9aの接地電極側には降圧回路13が接続されてお
り、CMOSアナログスイッチ9の動作時、p型MOS
9aのゲート電位を下降させる。また、n型MOS9b
の電源電極側には、昇圧回路14が接続されており、C
MOSアナログスイッチ9の動作時、n型MOS9bの
ゲート電位を上昇させる。図3は、降圧回路13の回路
図である。降圧回路13は、電源電極AVccと接地電
極AVssとの間に直列に設けられた第1のスイッチ1
3a及び第2のスイッチ13bと、第1のスイッチ13
aと第2のスイッチ13bとの間に一方の電極が接続さ
れたコンデンサ13d、及びコンデンサ13dの他方の
電極と接地電極AVssまたは出力のどちらか一方に接
続切替を行う切替スイッチ13cとから構成されてい
る。この降圧回路13の動作は、まず、切替スイッチ1
3cをAVssへ接続、第2のスイッチ13bをOFF
にしておき、第1のスイッチ13aをONとすることに
より、コンデンサ13dにAVcc電圧が充電される。
次に、第1のスイッチ13aをOFF、第2のスイッチ
13bをON、切替スイッチ13cを出力側にすること
により、−AVcc電圧が出力される。この電圧は、第
1のインバータ10から出力され、p型MOS9aのゲ
ート電位を下降させる。図4は、昇圧回路14の回路図
である。昇圧回路14は、電源電極AVccと接地電極
AVssとの間に直列に設けられた第1のスイッチ14
a及び第2のスイッチ14bと、第1のスイッチ14a
と第2のスイッチ14bとの間に一方の電極が接続され
たコンデンサ14d、及びコンデンサ14dの他方の電
極と電源電極AVccまたは出力のどちらか一方に接続
切替を行う切替スイッチ14cとから構成されている。
この昇圧回路14の動作は、まず、切替スイッチ14c
をAVccへ接続、第2のスイッチ14bをON、第1
のスイッチ14aをOFFとすることにより、コンデン
サ14dにAVcc電圧が充電される。次に、第1のス
イッチ14aをON、第2のスイッチ14bをOFF、
切替スイッチ14cを出力側にすることにより、AVc
c×2の電圧が出力される。この電圧は、第2のインバ
ータ11から出力され、n型MOS9bのゲート電位を
上昇させる。尚、降圧回路13及び昇圧回路14のスイ
ッチの制御は、クロックパルス等によって行われる。こ
の降圧回路13及び昇圧回路14を設けたことにより、
半導体集積回路を低電圧で動作させても、CMOSアナ
ログスイッチ9のVGSの減少を抑えるので、ON抵抗
を減少させることができる。FIG. 2 is a diagram showing a circuit configuration of the CMOS transmission gate 4a of the present invention. In the CMOS transmission gate 4a, a CMOS analog switch 9 in which a p-type MOS 9a and an n-type MOS 9b are connected in parallel, a resistance selection signal 15 from a decoder 7 is input via an inverter 12, and an output is output to the gate electrode of the p-type MOS 9a. The connected first inverter 10 and the signal from the decoder 7 are input, and the output is composed of the second inverter 11 connected to the gate electrode of the n-type MOS 9b. p-type M
The step-down circuit 13 is connected to the ground electrode side of the OS 9a, and when the CMOS analog switch 9 operates, the p-type MOS
The gate potential of 9a is lowered. In addition, the n-type MOS 9b
The booster circuit 14 is connected to the power supply electrode side of
During the operation of the MOS analog switch 9, the gate potential of the n-type MOS 9b is raised. FIG. 3 is a circuit diagram of the step-down circuit 13. The step-down circuit 13 includes the first switch 1 provided in series between the power supply electrode AVcc and the ground electrode AVss.
3a and the second switch 13b, and the first switch 13
The capacitor 13d has one electrode connected between a and the second switch 13b, and the other electrode of the capacitor 13d and a changeover switch 13c for switching connection to either the ground electrode AVss or the output. ing. The operation of the step-down circuit 13 is as follows.
Connect 3c to AVss, turn off second switch 13b
Then, by turning on the first switch 13a, the capacitor 13d is charged with the AVcc voltage.
Then, the first switch 13a is turned off, the second switch 13b is turned on, and the changeover switch 13c is set to the output side, whereby the -AVcc voltage is output. This voltage is output from the first inverter 10 and lowers the gate potential of the p-type MOS 9a. FIG. 4 is a circuit diagram of the booster circuit 14. The booster circuit 14 includes a first switch 14 provided in series between the power supply electrode AVcc and the ground electrode AVss.
a and the second switch 14b, and the first switch 14a
And a second switch 14b, one electrode of which is connected to the capacitor 14d, and the other electrode of the capacitor 14d and a changeover switch 14c for switching connection to either the power supply electrode AVcc or the output. There is.
The operation of the booster circuit 14 is as follows.
Connected to AVcc, second switch 14b turned on, first
By turning off the switch 14a, the capacitor 14d is charged with the AVcc voltage. Next, the first switch 14a is turned on, the second switch 14b is turned off,
By setting the changeover switch 14c to the output side, AVc
A voltage of c × 2 is output. This voltage is output from the second inverter 11 and raises the gate potential of the n-type MOS 9b. The switches of the step-down circuit 13 and the step-up circuit 14 are controlled by clock pulses or the like. By providing the step-down circuit 13 and the step-up circuit 14,
Even if the semiconductor integrated circuit is operated at a low voltage, the VGS of the CMOS analog switch 9 is suppressed from decreasing, so that the ON resistance can be decreased.
【0012】次に、D/A変換器1の動作について説明
する。まず、出力したい電圧のアナログ信号に対応する
デジタル信号がデコーダ7に入力される。デコーダ7
は、入力されたデジタル信号に対応する電圧を出力させ
るCMOSトランスミッションゲート4aへ抵抗選択信
号15を出力する。デコーダ7から出力された抵抗選択
信号15は、第1のインバータ10及び第2のインバー
タ11へ、それぞれ並列に入力される。その際、第1の
インバータ10へはインバータ12を介して、第2のイ
ンバータ11とは逆極の信号が入力される。第1のイン
バータ10には、インバータ12から”High"の電圧が
入力されるため、降圧回路13からの−AVcc電圧が
出力され、p型MOS9aのゲート電極に印加される。
これにより、p型MOS9aのゲート電位が下降し、V
GSの減少を抑える。一方、第2のインバータ11に
は、”Low"の電圧が入力されるため、昇圧回路14から
のAVcc×2の電圧が出力され、n型MOS9bのゲ
ート電極に印加される。これにより、n型MOS9bの
ゲート電位が上昇し、VGSの減少を抑える。このよう
に、半導体集積回路が低電圧動作でも、降圧回路13及
び昇圧回路14によってCMOSアナログスイッチ9の
VGSの減少が抑えられるので、CMOSアナログスイ
ッチ9のON抵抗が減少する。従って、外部負荷抵抗8
の影響による出力電圧の減少が抑えられ、入力電圧と出
力電圧との電圧差の広がりを抑えることができる。これ
によってD/A変換器1の変換精度を向上させることが
できる。Next, the operation of the D / A converter 1 will be described. First, the digital signal corresponding to the analog signal of the voltage to be output is input to the decoder 7. Decoder 7
Outputs a resistance selection signal 15 to the CMOS transmission gate 4a that outputs a voltage corresponding to the input digital signal. The resistance selection signal 15 output from the decoder 7 is input in parallel to the first inverter 10 and the second inverter 11, respectively. At that time, a signal having a polarity opposite to that of the second inverter 11 is input to the first inverter 10 via the inverter 12. Since the "High" voltage is input from the inverter 12 to the first inverter 10, the -AVcc voltage is output from the step-down circuit 13 and applied to the gate electrode of the p-type MOS 9a.
As a result, the gate potential of the p-type MOS 9a drops and V
Suppress the decrease in GS. On the other hand, since the "Low" voltage is input to the second inverter 11, the voltage of AVcc × 2 is output from the booster circuit 14 and applied to the gate electrode of the n-type MOS 9b. This raises the gate potential of the n-type MOS 9b and suppresses the decrease of VGS. As described above, even when the semiconductor integrated circuit operates at a low voltage, the step-down circuit 13 and the step-up circuit 14 suppress the decrease in VGS of the CMOS analog switch 9, so that the ON resistance of the CMOS analog switch 9 decreases. Therefore, the external load resistance 8
It is possible to suppress the decrease of the output voltage due to the influence of, and to suppress the spread of the voltage difference between the input voltage and the output voltage. As a result, the conversion accuracy of the D / A converter 1 can be improved.
【0013】以下、本発明の作用効果について説明す
る。The operation and effect of the present invention will be described below.
【0014】(1)CMOSトランスミッションゲート
に、CMOSアナログスイッチのp型MOSのゲート電
位を下降させる降圧回路、及びn型MOSのゲート電位
を上昇させる昇圧回路を設けたので、半導体集積回路を
低電圧で動作させても、それによるCMOSアナログス
イッチのVGSの減少を抑えることができる。(1) Since the CMOS transmission gate is provided with the step-down circuit for lowering the gate potential of the p-type MOS of the CMOS analog switch and the step-up circuit for raising the gate potential of the n-type MOS, the semiconductor integrated circuit can be operated at a low voltage. Even if it is operated at 1, it is possible to suppress a decrease in VGS of the CMOS analog switch.
【0015】(2)CMOSアナログスイッチのVGS
の減少が抑えられるので、CMOSアナログスイッチの
ON抵抗を減少させることができる。(2) VGS of CMOS analog switch
Is suppressed, the ON resistance of the CMOS analog switch can be reduced.
【0016】(3)CMOSアナログスイッチのON抵
抗を減少させるので、外部負荷抵抗8の影響による出力
電圧の減少が抑えられ、入力電圧と出力電圧との電圧差
の広がりを抑えることができる。(3) Since the ON resistance of the CMOS analog switch is reduced, the reduction of the output voltage due to the influence of the external load resistance 8 can be suppressed, and the spread of the voltage difference between the input voltage and the output voltage can be suppressed.
【0017】(4)入力電圧と出力電圧との電圧差の広
がりを抑えるので、低電圧動作の半導体集積回路に内蔵
されたD/A変換器の変換精度を向上させることができ
る。(4) Since the spread of the voltage difference between the input voltage and the output voltage is suppressed, it is possible to improve the conversion accuracy of the D / A converter built in the semiconductor integrated circuit operating at a low voltage.
【0018】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。例えば、
図5に示すように、電源電極側に昇圧回路21を接続し
た第2のインバータ19と、接地電極側に降圧回路20
を接続した第1のインバータ18とを直列に接続し、第
2のインバータ19及び第1のインバータ18を介した
信号をCMOSアナログスイッチ17のp型MOS17
aのゲート電極へ、また、第2のインバータ19のみを
介した信号を、n型MOS17bのゲート電極へ、それ
ぞれ印加する回路構成としても、上記と同様の効果を奏
する。この場合、上記実施例のCMOSトランスミッシ
ョンゲート4に比べ、インバータの数が1つ減るので、
ほぼD/A変換器のスイッチの数だけインバータの数を
減らすことができ、D/A変換器に占める抵抗選択スイ
ッチの占有面積を減少させることができる。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example,
As shown in FIG. 5, a second inverter 19 having a booster circuit 21 connected to the power electrode side and a step-down circuit 20 on the ground electrode side.
Are connected in series with the first inverter 18 connected to the p-type MOS 17 of the CMOS analog switch 17
The same effect as described above can be obtained by a circuit configuration in which a signal is applied to the gate electrode of a and to the gate electrode of the n-type MOS 17b through the second inverter 19 only. In this case, the number of inverters is reduced by one as compared with the CMOS transmission gate 4 of the above embodiment,
The number of inverters can be reduced by about the number of switches of the D / A converter, and the area occupied by the resistance selection switch in the D / A converter can be reduced.
【0019】尚、上記実施例では、本発明を、D/A変
換器が備えられた半導体集積回路に用いた例について説
明したが、例えば、A/D変換器やアナログマルチプレ
クサ、フィルタ回路等、アナログスイッチを用いる回路
に、本発明を広く利用することができ、特に、デジタル
信号プロセッサやマイクロコンピュータ等、低電圧動作
が要求される半導体集積回路に利用して格別の効果を奏
するものである。In the above embodiment, an example in which the present invention is applied to a semiconductor integrated circuit provided with a D / A converter has been described. However, for example, an A / D converter, an analog multiplexer, a filter circuit, etc. The present invention can be widely applied to a circuit using an analog switch, and particularly, the present invention can be applied to a semiconductor integrated circuit requiring a low voltage operation such as a digital signal processor and a microcomputer, and has a particular effect.
【0020】[0020]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
【0021】すなわち、D/A変換器の抵抗選択スイッ
チとなるCMOSトランスミッションゲートを構成する
CMOSアナログスイッチのp型MOSのゲート電圧を
降圧回路で下降させ、n型MOSのゲート電位を昇圧回
路で上昇させることにより、半導体集積回路を低電圧で
動作させても、それによるCMOSアナログスイッチの
VGSの減少を抑え、ON抵抗を減少させるので、入力
と出力との電圧差の広がりを抑えることができる。従っ
て、低電圧動作の半導体集積回路に内蔵されたD/A変
換器の変換精度を向上させることができる。That is, the gate voltage of the p-type MOS of the CMOS analog switch which constitutes the CMOS transmission gate which serves as the resistance selection switch of the D / A converter is lowered by the step-down circuit, and the gate potential of the n-type MOS is raised by the step-up circuit. By doing so, even if the semiconductor integrated circuit is operated at a low voltage, a decrease in VGS of the CMOS analog switch and a decrease in ON resistance due to the operation are suppressed, so that the spread of the voltage difference between the input and the output can be suppressed. Therefore, it is possible to improve the conversion accuracy of the D / A converter incorporated in the low-voltage semiconductor integrated circuit.
【0022】[0022]
【図1】D/A変換器の抵抗選択スイッチに、CMOS
トランスミッションゲートを用いた場合の回路構成を示
す図である。FIG. 1 is a CMOS circuit for a resistance selection switch of a D / A converter.
It is a figure which shows the circuit structure at the time of using a transmission gate.
【図2】本発明の一実施例であるCMOSトランスミッ
ションゲートの回路構成を示す図である。FIG. 2 is a diagram showing a circuit configuration of a CMOS transmission gate which is an embodiment of the present invention.
【図3】本発明の降圧回路の回路図である。FIG. 3 is a circuit diagram of a step-down circuit according to the present invention.
【図4】本発明の昇圧回路の回路図である。FIG. 4 is a circuit diagram of a booster circuit of the present invention.
【図5】本発明の他の実施例であるCMOSトランスミ
ッションゲートの回路構成を示す図である。FIG. 5 is a diagram showing a circuit configuration of a CMOS transmission gate which is another embodiment of the present invention.
【図6】抵抗分圧方式のD/A変換器の回路構成を示す
図である。FIG. 6 is a diagram showing a circuit configuration of a resistance voltage division type D / A converter.
【図7】従来のCMOSトランスミッションゲートの回
路構成を示す図である。FIG. 7 is a diagram showing a circuit configuration of a conventional CMOS transmission gate.
1……D/A変換器,2……抵抗群,3……接続点,4
……CMOSトランスミッションゲート群,4a……C
MOSトランスミッションゲート,5a、5b……p型
MOS,6a、6b……n型MOS,7……デコーダ,
8……外部負荷抵抗,9……CMOSアナログスイッ
チ,9a……p型MOS,9b……n型MOS,10…
…第1のインバータ,11……第2のインバータ,12
……インバータ,13……降圧回路,13a、13b…
…スイッチ,13c……切替スイッチ,13d……コン
デンサ,14……昇圧回路,14a、14b……スイッ
チ,14c……切替スイッチ,14d……コンデンサ,
15……抵抗選択信号,16……CMOSトランスミッ
ションゲート,17……CMOSアナログスイッチ,1
7a……p型MOS,17b……n型MOS,18……
第1のインバータ,19……第2のインバータ,20…
…降圧回路,21……昇圧回路,22……抵抗選択信
号,23……D/A変換器,24……抵抗群,25……
接続点,26……抵抗選択スイッチ,26a……CMO
Sトランスミッションゲート,27……デコーダ,28
……外部負荷抵抗,29……CMOSアナログスイッ
チ,30……インバータ,31……抵抗選択信号,1 ... D / A converter, 2 ... resistor group, 3 ... connection point, 4
... CMOS transmission gate group, 4a ... C
MOS transmission gate, 5a, 5b ... p-type MOS, 6a, 6b ... n-type MOS, 7 ... decoder,
8 ... External load resistance, 9 ... CMOS analog switch, 9a ... P-type MOS, 9b ... N-type MOS, 10 ...
... first inverter, 11 ... second inverter, 12
...... Inverter, 13 ...... Step-down circuit, 13a, 13b ...
... switch, 13c ... changeover switch, 13d ... capacitor, 14 ... booster circuit, 14a, 14b ... switch, 14c ... changeover switch, 14d ... capacitor,
15 ... Resistance selection signal, 16 ... CMOS transmission gate, 17 ... CMOS analog switch, 1
7a ... p-type MOS, 17b ... n-type MOS, 18 ...
1st inverter, 19 ... 2nd inverter, 20 ...
... Step-down circuit, 21 ... Step-up circuit, 22 ... Resistance selection signal, 23 ... D / A converter, 24 ... Resistor group, 25 ...
Connection point, 26 ... Resistance selection switch, 26a ... CMO
S transmission gate, 27 ... Decoder, 28
...... External load resistance, 29 …… CMOS analog switch, 30 …… Inverter, 31 …… Resistance selection signal,
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8238 27/092 H03K 17/00 E 9184−5J H03M 1/76 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical indication location H01L 21/8238 27/092 H03K 17/00 E 9184-5J H03M 1/76
Claims (6)
れ、抵抗値が等しい複数の抵抗が直列に接続された抵抗
群と、各抵抗の接続点毎にそれぞれ並列に設けられた抵
抗選択スイッチ群と、デジタル信号を入力することによ
り、前記抵抗選択スイッチ群の内、前記デジタル信号に
対応したアナログ信号を出力させる抵抗選択スイッチを
ON状態とする抵抗選択信号を出力するデコーダとで構
成されるD/A変換器を備えた半導体集積回路であっ
て、前記抵抗選択スイッチ群は、並列に接続されたp型
MOS及びn型MOSからなるCMOSアナログスイッ
チと、接地電極側に降圧回路を接続し、出力が前記p型
MOSのゲート電極に接続された第1のインバータと、
電源電極側に昇圧回路を接続し、出力が前記n型MOS
のゲート電極に接続された第2のインバータとで構成さ
れたCMOSトランスミッションゲートからなることを
特徴とする半導体集積回路。1. A resistance group in which a power electrode is connected to one end and a ground electrode is connected to the other end, and a plurality of resistors having the same resistance value are connected in series, and a resistor provided in parallel at each connection point of the resistors. A selection switch group and a decoder that outputs a resistance selection signal that turns on a resistance selection switch that outputs an analog signal corresponding to the digital signal in the resistance selection switch group by inputting a digital signal. In the semiconductor integrated circuit including the D / A converter, the resistance selection switch group includes a CMOS analog switch composed of a p-type MOS and an n-type MOS connected in parallel, and a step-down circuit on the ground electrode side. A first inverter which is connected and whose output is connected to the gate electrode of the p-type MOS;
A booster circuit is connected to the power electrode side, and the output is the n-type MOS
2. A semiconductor integrated circuit comprising a CMOS transmission gate composed of a second inverter connected to the gate electrode of.
間に直列に設けられた第1のスイッチ及び第2のスイッ
チと、該第1のスイッチと該第2のスイッチとの間に一
方の電極が接続されたコンデンサと、該コンデンサの他
方の電極と接地電極または出力のどちらか一方に接続可
能な切替スイッチとから構成されてなることを特徴とす
る請求項1記載の半導体装置。2. The step-down circuit includes a first switch and a second switch, which are provided in series between a power supply electrode and a ground electrode, and between the first switch and the second switch. 2. The semiconductor device according to claim 1, comprising a capacitor to which one electrode is connected, and a changeover switch connectable to either the other electrode of the capacitor and the ground electrode or the output.
間に直列に設けられた第1のスイッチ及び第2のスイッ
チと、該第1のスイッチと該第2のスイッチとの間に一
方の電極が接続されたコンデンサと、該コンデンサの他
方の電極と電源電極または出力のどちらか一方に接続可
能な切替スイッチとから構成されてなることを特徴とす
る請求項1又は2記載の半導体装置。3. The booster circuit comprises a first switch and a second switch which are provided in series between a power supply electrode and a ground electrode, and between the first switch and the second switch. 3. The semiconductor according to claim 1 or 2, comprising a capacitor to which one electrode is connected, and a changeover switch connectable to the other electrode of the capacitor and either a power supply electrode or an output. apparatus.
れ、抵抗値が等しい複数の抵抗が直列に接続された抵抗
群と、各抵抗の接続点毎にそれぞれ並列に設けられた抵
抗選択スイッチ群と、デジタル信号を入力することによ
り、前記抵抗選択スイッチ群の内、前記デジタル信号に
対応したアナログ信号を出力させる抵抗選択スイッチを
ON状態とする抵抗選択信号を出力するデコーダとで構
成されるD/A変換器を備えた半導体集積回路であっ
て、前記抵抗選択スイッチ群は、並列に接続されたp型
MOS及びn型MOSからなるCMOSアナログスイッ
チと、接地電極側に降圧回路を接続し、出力が前記p型
MOSのゲート電極に接続された第1のインバータと、
電源電極側に昇圧回路を接続し、出力が前記n型MOS
のゲート電極、及び前記第1のインバータに接続された
第2のインバータとで構成されたCMOSトランスミッ
ションゲートからなることを特徴とする半導体集積回
路。4. A resistor group in which a power electrode is connected to one end and a ground electrode is connected to the other end, and a plurality of resistors having the same resistance value are connected in series, and resistors provided in parallel at each connection point of the resistors. A selection switch group and a decoder that outputs a resistance selection signal that turns on a resistance selection switch that outputs an analog signal corresponding to the digital signal in the resistance selection switch group by inputting a digital signal. In the semiconductor integrated circuit including the D / A converter, the resistance selection switch group includes a CMOS analog switch composed of a p-type MOS and an n-type MOS connected in parallel, and a step-down circuit on the ground electrode side. A first inverter which is connected and whose output is connected to the gate electrode of the p-type MOS;
A booster circuit is connected to the power electrode side, and the output is the n-type MOS
And a second inverter connected to the first inverter, and a CMOS transmission gate including a second inverter connected to the first inverter.
間に直列に設けられた第1のスイッチ及び第2のスイッ
チと、該第1のスイッチと該第2のスイッチとの間に一
方の電極が接続されたコンデンサと、該コンデンサの他
方の電極と接地電極または出力のどちらか一方に接続可
能な切替スイッチとから構成されてなることを特徴とす
る請求項4記載の半導体装置。5. The step-down circuit includes a first switch and a second switch, which are provided in series between a power supply electrode and a ground electrode, and between the first switch and the second switch. 5. The semiconductor device according to claim 4, comprising a capacitor having one electrode connected thereto, and a changeover switch connectable to the other electrode of the capacitor and either the ground electrode or the output.
間に直列に設けられた第1のスイッチ及び第2のスイッ
チと、該第1のスイッチと該第2のスイッチとの間に一
方の電極が接続されたコンデンサと、該コンデンサの他
方の電極と電源電極または出力のどちらか一方に接続可
能な切替スイッチとから構成されてなることを特徴とす
る請求項4又は5記載の半導体装置。6. The booster circuit comprises a first switch and a second switch which are provided in series between a power supply electrode and a ground electrode, and between the first switch and the second switch. 6. The semiconductor according to claim 4 or 5, comprising a capacitor to which one electrode is connected, and a changeover switch connectable to either the other electrode of the capacitor and the power supply electrode or the output. apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6010820A JPH07221642A (en) | 1994-02-02 | 1994-02-02 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6010820A JPH07221642A (en) | 1994-02-02 | 1994-02-02 | Semiconductor integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07221642A true JPH07221642A (en) | 1995-08-18 |
Family
ID=11761000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6010820A Pending JPH07221642A (en) | 1994-02-02 | 1994-02-02 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07221642A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6271779B1 (en) | 1998-11-04 | 2001-08-07 | Oki Electric Industry Co., Ltd | Current cell and digital-analog converter |
US6842063B2 (en) | 2002-08-06 | 2005-01-11 | Fujitsu Limited | Analog switch circuit |
JP2007081880A (en) * | 2005-09-14 | 2007-03-29 | Seiko Epson Corp | Transfer gate circuit, integrated circuit unit using the same, and electronic apparatus |
JP2011166449A (en) * | 2010-02-09 | 2011-08-25 | Seiko Instruments Inc | Transmission gate and semiconductor device |
JP2012023616A (en) * | 2010-07-15 | 2012-02-02 | Rohm Co Ltd | Switched capacitor type d/a converter |
JP2013198064A (en) * | 2012-03-22 | 2013-09-30 | Asahi Kasei Electronics Co Ltd | Digital-analog converter |
-
1994
- 1994-02-02 JP JP6010820A patent/JPH07221642A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6271779B1 (en) | 1998-11-04 | 2001-08-07 | Oki Electric Industry Co., Ltd | Current cell and digital-analog converter |
US6842063B2 (en) | 2002-08-06 | 2005-01-11 | Fujitsu Limited | Analog switch circuit |
JP2007081880A (en) * | 2005-09-14 | 2007-03-29 | Seiko Epson Corp | Transfer gate circuit, integrated circuit unit using the same, and electronic apparatus |
JP2011166449A (en) * | 2010-02-09 | 2011-08-25 | Seiko Instruments Inc | Transmission gate and semiconductor device |
JP2012023616A (en) * | 2010-07-15 | 2012-02-02 | Rohm Co Ltd | Switched capacitor type d/a converter |
JP2013198064A (en) * | 2012-03-22 | 2013-09-30 | Asahi Kasei Electronics Co Ltd | Digital-analog converter |
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