JPH0441847B2 - - Google Patents

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JPH0441847B2
JPH0441847B2 JP13823485A JP13823485A JPH0441847B2 JP H0441847 B2 JPH0441847 B2 JP H0441847B2 JP 13823485 A JP13823485 A JP 13823485A JP 13823485 A JP13823485 A JP 13823485A JP H0441847 B2 JPH0441847 B2 JP H0441847B2
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transistor
transistors
switch
circuit
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Masahiro Hasegawa
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デジタル・アナログコンバータとか
発光ダイオード定電流駆動回路などに用いられ、
デジタル入力によりスイツチ制御されるスイツチ
用カレントミラー回路に関する。
[Detailed Description of the Invention] [Technical Field of the Invention] The present invention is applicable to digital-to-analog converters, light emitting diode constant current drive circuits, etc.
This invention relates to a current mirror circuit for a switch that is controlled by a digital input.

〔発明の技術的背景〕[Technical background of the invention]

この種のスイツチ用カレントミラー回路をデジ
タル・アナログコンバータに用いる場合には、二
進の重み付けを有する複数の定電流源にそれぞれ
直列にトランジスタを接続し、この各トランジス
タをデジタル入力に応じてスイツチ制御すること
によりデジタル入力の大きさに対応したアナログ
出力を得ることが可能である。また、スイツチ用
カレントミラー回路を発光ダイオード(LED)
駆動回路に用いる場合、従来は第5図あるいは第
6図に示すように構成されていた。即ち、第5図
において、VCC電源と接地端との間にベー・コレ
クタ相互が接続されたPNP形トランジスタ1、
定電流回路2が直列接続されており、上記トラン
ジスタ1のベースに複数のPNP形トランジスタ
Q1〜Qoの各ベースが接続され、これらのトラン
ジスタQ1〜Qoの各エミツタは前記VCC電源に接続
されている。そして、上記トランジスタQ1〜Qo
の各コレクタと接地端との間には、それぞれカレ
ントミラー回路の入力側をなすNPN形トランジ
スタQ11〜Qo1が接続されており、上記カレント
ミラー回路の出力側をなすNPN形トランジスタ
Q12〜Qo2の各コレクタがLED駆動電流出力端子
1〜3oになつている。さらに、上記カレントミ
ラー回路の入力側トランジスタQ11〜Qo1に並列
に、それぞれのベースがデジタル信号入力端子4
〜4oに接続されたスイツチ制御用のNPN形ト
ランジスタQ13〜Qo3が接続されている。
When using this type of current mirror circuit for switches in a digital-to-analog converter, transistors are connected in series to multiple constant current sources with binary weighting, and each transistor is controlled by the switch according to the digital input. By doing so, it is possible to obtain an analog output corresponding to the magnitude of the digital input. In addition, the current mirror circuit for the switch is replaced with a light emitting diode (LED).
When used in a drive circuit, the conventional structure was as shown in FIG. 5 or 6. That is, in FIG. 5, a PNP transistor 1 whose base and collector are connected between the V CC power supply and the ground terminal,
Constant current circuit 2 is connected in series, and multiple PNP type transistors are connected to the base of transistor 1.
The bases of Q 1 -Q o are connected, and the emitters of these transistors Q 1 -Q o are connected to the V CC power supply. And the above transistors Q 1 ~ Q o
NPN transistors Q11 to Qo1, which form the input side of the current mirror circuit, are connected between each collector and the ground terminal, and NPN transistors Q11 to Qo1 , which form the output side of the current mirror circuit, are connected between each collector and the ground terminal.
The respective collectors of Q 12 to Q o2 serve as LED drive current output terminals 3 1 to 3 o . Further, in parallel with the input side transistors Q 11 to Q o1 of the current mirror circuit, each base is connected to a digital signal input terminal 4.
NPN type transistors Q 13 to Q o3 for switch control are connected to terminals 1 to 4 o .

一方、第6図においては、VCC電源と接地端と
の間に定電流回路5、コレクタ・ベース相互が接
続されたNPN形トランジスタ6が直列接続され
ており、上記トランジスタ6のベースに複数の
NPN形トランジスタQ21〜Q2oの各ベースが接続
され、これらのトランジスタQ21〜Q2oの各エミ
ツタは接地されている。上記トランジスタQ21
Q2oの各コレクタとVCC電源との間にNPN形トラ
ンジスタQ31〜Q3oが接続され、このトランジス
タQ31〜Q3oの各ベースは共通接続されて一定電
圧VBが印加されている。また、前記トランジス
タQ21〜Q2oの各コレクタには、デジタル信号入
力端子41〜4oにそれぞれのベースが接続された
スイツチ制御用のNPN形トランジスタQ41〜Q4o
の各エミツタが接続されており、このトランジス
タQ41〜Q4oの各コレクタがLED駆動電流出力端
子31〜3oになつている。
On the other hand, in FIG. 6, a constant current circuit 5 and an NPN transistor 6 whose collectors and bases are connected to each other are connected in series between the V CC power supply and the ground terminal.
The bases of NPN transistors Q 21 -Q 2o are connected, and the emitters of these transistors Q 21 -Q 2o are grounded. The above transistor Q 21 ~
NPN transistors Q 31 -Q 3o are connected between the collectors of Q 2o and the V CC power supply, and the bases of the transistors Q 31 -Q 3o are commonly connected and a constant voltage V B is applied thereto. Further, the collectors of the transistors Q 21 -Q 2o are connected to NPN type transistors Q 41 -Q 4o for switch control, the bases of which are connected to the digital signal input terminals 4 1 -4o .
The emitters of the transistors Q 41 to Q 4o are connected to each other, and the collectors of the transistors Q 41 to Q 4o serve as LED drive current output terminals 3 1 to 3 o .

〔背景技術の問題点〕[Problems with background technology]

第5図のスイツチ用カレントミラー回路におい
ては、カレントミラー回路の入力側トランジスタ
Q11〜Qo1、これに並列接続されたスイツチ制御
用トランジスタQ13〜Qo3のいずれか一方に電流
が流れるものであり、駆動出力オフ状態において
も上記入力側トランジスタQ13〜Qo3に電流が流
れるので電流消費が大きく、しかも使用素子数が
多いという問題がある。
In the current mirror circuit for a switch shown in Figure 5, the input side transistor of the current mirror circuit is
Current flows through one of Q 11 to Q o1 and the switch control transistors Q 13 to Q o3 connected in parallel to these, and even when the drive output is off, current flows through the input side transistors Q 13 to Q o3 . flows, resulting in large current consumption and the problem of using a large number of elements.

一方、第6図のスイツチ用カレントミラー回路
においては、ベースに一定電圧が印加されたトラ
ンジスタQ31〜Q3oおよびこれに並列接続された
スイツチ制御用トランジスタQ41〜Q4oのいずれ
か一方に電流が流れるものであり、駆動出力オフ
状態においてもトランジスタQ31〜Q3oに電流が
流れるので電流消費が大きい。しかも、LED駆
動電流出力端子31〜3oと接地端との間に2個の
トランジスタが直列に接続されてトランジスタの
コレクタ・エミツタ間電圧VCEの2個分の電圧降
下が生じているので、負荷電源の低電圧時の駆動
動作が困難であり、負荷電源の低電圧化が困難で
ある。
On the other hand , in the switch current mirror circuit shown in FIG . Even when the drive output is off, current flows through the transistors Q 31 to Q 3o , resulting in large current consumption. Moreover, since two transistors are connected in series between the LED drive current output terminals 3 1 to 3 o and the ground terminal, a voltage drop equivalent to two transistors' collector-emitter voltage V CE occurs. , it is difficult to perform a driving operation when the voltage of the load power source is low, and it is difficult to reduce the voltage of the load power source.

〔発明の目的〕[Purpose of the invention]

本発明は上記の事情に鑑みてなされたもので、
スイツチ出力オフ状態における電流消費が少な
く、使用素子数が少なく、負荷電源の低電圧化が
可能なスイツチ用カレントミラー回路を提供する
ものである。
The present invention was made in view of the above circumstances, and
The present invention provides a current mirror circuit for a switch that consumes less current when the switch output is off, uses fewer elements, and can lower the voltage of the load power supply.

〔発明の概要〕[Summary of the invention]

即ち、本発明のスイツチ用カレントミラー回路
は、電流駆動用(スイツチ出力用)の複数個のバ
イポーラ型トランジスタそれぞれのベース回路に
直列にMOS型トランジスタを挿入し、これらの
MOS型トランジスタをデジタル入力に応じてス
イツチ制御するようにしてなることを特徴とする
ものである。
That is, in the current mirror circuit for a switch of the present invention, a MOS transistor is inserted in series in the base circuit of each of a plurality of bipolar transistors for current drive (switch output).
This device is characterized in that the MOS type transistor is switch-controlled in accordance with digital input.

これによつて、スイツチ出力オフ状態のときに
は上記MOS型トランジスタ、バイポーラ型トラ
ンジスタは共にオフ状態であり、電流消費が少な
くなる。また、使用素子数が少ないのでコスト低
減が可能になる。また、駆動負荷に対してバイポ
ーラ型トランジスタ1個が接続されるだけであ
り、負荷電源の低電圧化が可能になる。
As a result, when the switch output is off, both the MOS transistor and the bipolar transistor are off, reducing current consumption. Furthermore, since the number of elements used is small, costs can be reduced. Furthermore, only one bipolar transistor is connected to the drive load, making it possible to lower the voltage of the load power supply.

〔発明の実施例〕[Embodiments of the invention]

以下、図面を参照して本発明の一実施例を詳細
に説明する。
Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.

第1図に示すスイツチ用カレントミラー回路
は、たとえばバイポーラ・MOS(絶縁ゲート型)
集積回路プロセスを用いて集積回路化されてお
り、バイポーラ型トランジスタとMOS型トラン
ジスタとが同一半導体基板上に混在している。即
ち、電源端子と接地端との間に定電流回路11、
NPN形トランジスタ12が直列接続され、この
トランジスタ12のコレクタ・ベース間にPチヤ
ネルエンハンスメント型(E型)のMOSトラン
ジスタ13が接続され、そのゲートは接地されて
おり、これらは電流供給回路を形成している。上
記NPN形トランジスタ12のコレクタには、そ
れぞれのゲートがデジタル信号入力端子41〜4o
に接続されたスイツチ制御用の複数のPチヤネル
E型MOSトランジスタQ51〜Q5oの各ソースが接
続されている。そして、上記トランジスタQ51
Q5oの各ドレインに駆動電流出力用のNPN形トラ
ンジスタQ61〜Q6oの各ベースが接続されており、
このトランジスタQ61〜Q6oの各エミツタは接地
され、各コレクタは駆動電流出力端子31〜3o
なつている。
The current mirror circuit for switches shown in Figure 1 is, for example, a bipolar MOS (insulated gate type)
It is integrated into an integrated circuit using an integrated circuit process, and bipolar transistors and MOS transistors are mixed on the same semiconductor substrate. That is, a constant current circuit 11 is connected between the power supply terminal and the ground terminal.
NPN transistors 12 are connected in series, and a P channel enhancement type (E type) MOS transistor 13 is connected between the collector and base of the transistor 12, and its gate is grounded, and these form a current supply circuit. ing. The collector of the NPN transistor 12 has its gate connected to a digital signal input terminal 4 1 to 4 o.
The respective sources of a plurality of P-channel E-type MOS transistors Q 51 to Q 5o for switch control are connected to. And the above transistor Q 51 ~
The bases of NPN transistors Q 61 to Q 6o for drive current output are connected to each drain of Q 5o .
The emitters of the transistors Q 61 to Q 6o are grounded, and the collectors thereof serve as drive current output terminals 3 1 to 3 o .

上記スイツチ用カレントミラー回路において
は、オン状態のMOSトランジスタ13を通して
定電流用NPN形トランジスタ12にベース電流
が供給されており、このNPN形トランジスタ1
2に定電流が流れている。そして、スイツチ制御
用のMOSトランジスタQ51〜Q5oおよびスイツチ
出力用のNPN形トランジスタQ61〜Q6oは、デジ
タル入力に応じてオン、オフ制御されるものであ
り、スイツチ出力オフ状態のときには上記トラン
ジスタに電流が流れないので電流消費が少なくて
済む。また、使用素子数が従来例に比べて少な
く、コスト低減が可能であり、集積回路化に適し
ている。また、駆動出力端子31〜3oと接地端と
の間にはそれぞれNPN形トランジスタが1個挿
入されているだけであり、負荷電源の低電圧時の
駆動動作が容易であり、負荷電源の低電圧化が可
能である。
In the above current mirror circuit for a switch, the base current is supplied to the constant current NPN transistor 12 through the MOS transistor 13 in the on state, and this NPN transistor 1
A constant current is flowing through 2. The MOS transistors Q 51 to Q 5o for switch control and the NPN transistors Q 61 to Q 6o for switch output are controlled on and off according to the digital input, and when the switch output is off, the above Since no current flows through the transistor, current consumption is reduced. In addition, the number of elements used is smaller than that of the conventional example, which enables cost reduction and is suitable for integrated circuit implementation. In addition, only one NPN transistor is inserted between each of the drive output terminals 31 to 3o and the ground terminal, which facilitates drive operation at low voltages of the load power supply. Lower voltage is possible.

第2図のスイツチ用カレントミラー回路は他の
実施例を示しており、第1図を参照して前述した
回路に比べて、(1)定電流用トランジスタ12に流
れる定電流の変動を抑制するために、このトラン
ジスタ12のコレクタとベースとの間のMOSト
ランジスタ13に直列にNPN形トランジスタ1
4のベース・エミツタ間を挿入し、このトランジ
スタ14のコレクタを電源端子に接続している
点、(2)定電流用トランジスタ12のベースと接地
端との間にNチヤネルE型MOSトランジスタ1
5を接続し、上記定電流用トランジスタ12のベ
ースに接続されている相補的な2個のMOSトラ
ンジスタ13,15の各ゲートを共通接続して制
御入力端子16に接続している点、(3)スイツチ出
力用NPN形トランジスタQ61〜Q6oの各ベースと
接地端との間にNチヤネルE型MOSトランジス
タQ71〜Q7oを接続し、このMOSトランジスタQ71
〜Q7oとPチヤネルE型MOSトランジスタQ51
Q5oとの各対応するゲート相互を接続した点が異
なる。
The current mirror circuit for a switch shown in FIG. 2 shows another embodiment, and, compared to the circuit described above with reference to FIG. 1, (1) suppresses fluctuations in the constant current flowing through the constant current transistor 12 Therefore, an NPN transistor 1 is connected in series with the MOS transistor 13 between the collector and base of this transistor 12.
(2) An N-channel E-type MOS transistor 1 is inserted between the base and emitter of the transistor 14 and the collector of the transistor 14 is connected to the power supply terminal.
5 is connected, and the respective gates of two complementary MOS transistors 13 and 15 connected to the base of the constant current transistor 12 are commonly connected and connected to the control input terminal 16, (3 ) N-channel E-type MOS transistors Q 71 to Q 7o are connected between the bases of the switch output NPN transistors Q 61 to Q 6o and the ground terminal, and these MOS transistors Q 71
~Q 7o and P channel E type MOS transistor Q51 ~
It differs from Q 5o in that each corresponding gate is connected to each other.

これによつて、制御入力端子16に“1”レベ
ル(電源電位)を印加してMOSトランジスタ1
5をオン状態にすれば、定電流用トランジスタ1
2をオフ状態にすることが可能になる。上記制御
入力端子16に“0”レベル(接地電位)を印加
してMOSトランジスタ13をオン状態にすれば、
定電流用トランジスタ12をオン状態にすること
ができ、第1図の回路と同様にデジタル入力に応
じてスイツチ出力のオン、オフを制御することが
できる。この場合、たとえばスイツチ出力用トラ
ンジスタQ61がオフ状態のときのリーク電流がそ
のベースと接地端との間に接続されているNチヤ
ネルトランジスタQ71(デジタル入力の“1”レ
ベルがゲートに与えられてオン状態になつてい
る)を通つてバイパスされるので、次にデジタル
入力が“0”になつたときにオン状態になるPチ
ヤネルトランジスタQ51を通してベース電流が供
給されるスイツチ出力用トランジスタQ61のオン
動作が高速に行なわれる。また、デジタル入力が
“1”になつてPチヤネルMOSトランジスタQ51
およびスイツチ出力用トランジスタQ61がオフに
なるとき、デジタル入力“1”によつてNチヤネ
ルMOSトランジスタQ71がオンになつてスイツチ
出力用トランジスタQ61のベースの蓄積電荷を放
電させることになるので、スイツチ出力用トラン
ジスタQ61のオフ動作も高速に行なわれるように
なる。
As a result, a "1" level (power supply potential) is applied to the control input terminal 16, and the MOS transistor 1
When transistor 5 is turned on, constant current transistor 1
2 can be turned off. If a “0” level (ground potential) is applied to the control input terminal 16 to turn on the MOS transistor 13,
The constant current transistor 12 can be turned on, and the switch output can be turned on and off in accordance with the digital input, similar to the circuit shown in FIG. In this case, for example, the leakage current when the switch output transistor Q 61 is in the off state is caused by the leakage current flowing through the N-channel transistor Q 71 connected between its base and the ground terminal (when the "1" level of the digital input is applied to the gate). The base current is supplied through the P-channel transistor Q51 , which turns on the next time the digital input becomes "0". 61 is turned on at high speed. Also, when the digital input becomes “1”, the P channel MOS transistor Q 51
When the switch output transistor Q 61 is turned off, the digital input "1" turns on the N-channel MOS transistor Q 71 and discharges the accumulated charge at the base of the switch output transistor Q 61 . , the switch output transistor Q61 can also be turned off at high speed.

なお、本発明は上記実施例に限られるものでは
なく、第1図、第2図の回路におけるNPN形ト
ランジスタをPNP形トランジスタに、Pチヤネ
ルトランジスタをNチヤネルトランジスタに、N
チヤネルトランジスタをPチヤネルトランジスタ
にそれぞれ置換すると共に電源電位関係を置換す
ることにより、第3図、第4図に示すように変形
実施することも可能である。なお、第3図におい
て第1図中と同一部分には同一符号を付し、対応
する部分には同一符号に′を付して表わしている。
同様に、第4図においても第2図中と同一部分に
は同一符号を付し、対応する部分には同一符号
に′を付して表わしている。
Note that the present invention is not limited to the above embodiments, and the NPN type transistor in the circuits of FIGS. 1 and 2 may be replaced with a PNP type transistor, the P channel transistor replaced with an N channel transistor,
It is also possible to implement modifications as shown in FIGS. 3 and 4 by replacing each channel transistor with a P channel transistor and replacing the power supply potential relationship. In FIG. 3, the same parts as in FIG. 1 are designated by the same reference numerals, and corresponding parts are represented by the same numbers and a ''.
Similarly, in FIG. 4, parts that are the same as those in FIG.

〔発明の効果〕〔Effect of the invention〕

上述したように本発明のスイツチ用カレントミ
ラー回路によれば、電流駆動用の複数個のバイポ
ーラ型トランジスタそれぞれのベース回路に直列
にそれぞれMOS型トランジスタを挿入し、この
MOS型トランジスタをデジタル入力によりスイ
ツチ制御することによつて、スイツチ出力オフ状
態には上記各トランジスタに電流が流れないので
電流消費が少なくなる。また、使用素子数が少な
いのでコスト低減が可能になり、駆動電流出力端
子と接地端との間に1個のトランジスタしか存在
しないので、負荷電源の低電圧化が可能になる。
As described above, according to the current mirror circuit for a switch of the present invention, a MOS transistor is inserted in series in the base circuit of each of a plurality of bipolar transistors for current driving, and
By controlling the MOS transistors by digital input, no current flows through the transistors when the switch output is off, reducing current consumption. Furthermore, since the number of elements used is small, costs can be reduced, and since there is only one transistor between the drive current output terminal and the ground terminal, it is possible to lower the voltage of the load power supply.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明のスイツチ用カレントミラー回
路の一実施例を示す回路図、第2図乃至第4図は
それぞれ他の実施例を示す回路図、第5図および
第6図はそれぞれ従来のスイツチ用カレントミラ
ー回路を示す回路図である。 Q51〜Q5o,Q51′〜Q5o′……MOS形トランジス
タ、Q61〜Q6o,Q61′〜Q6o′……バイポーラ形ト
ランジスタ。
FIG. 1 is a circuit diagram showing one embodiment of the current mirror circuit for a switch according to the present invention, FIGS. 2 to 4 are circuit diagrams showing other embodiments, and FIGS. FIG. 2 is a circuit diagram showing a current mirror circuit for a switch. Q 51 ~ Q 5o , Q 51 ′ ~ Q 5o ′...MOS type transistor, Q 61 ~ Q 6o , Q 61 ′ ~ Q 6o ′... Bipolar type transistor.

Claims (1)

【特許請求の範囲】 1 一定電流を出力する電流供給回路と、それぞ
れのソースが共通接続されて前記電流供給回路の
電流出力端に接続され、それぞれのゲートがデジ
タル信号入力端子に接続されてオン、オフ制御さ
れる複数個のMOS型トランジスタと、これらの
MOS型トランジスタそれぞれのドレインにそれ
ぞれのベースが接続され、それぞれのエミツタが
所定電位端に接続され、それぞれのコレクタが駆
動電流出力端子に接続された複数個のバイポーラ
型トランジスタとを具備し、前記各デジタル信号
入力端子からの制御信号によつて前記複数個のバ
イポーラ型トランジスタの前記各駆動電流出力端
子それぞれの電流が前記電流供給回路の電流に対
応することを特徴とするスイツチ用カレントミラ
ー回路。 2 前記MOS型トランジスタおよびバイポーラ
型トランジスタが同一半導体基板上に混在するよ
うに集積回路化されてなることを特徴とする前記
特許請求の範囲第1項記載のスイツチ用カレント
ミラー回路。
[Claims] 1. A current supply circuit that outputs a constant current, each of whose sources are connected in common and connected to the current output terminal of the current supply circuit, and whose gate is connected to a digital signal input terminal and turned on. , multiple MOS transistors that are controlled off, and these
A plurality of bipolar transistors are provided, each of which has its base connected to its drain, its emitter connected to a predetermined potential terminal, and its collector connected to a drive current output terminal. A current mirror circuit for a switch, characterized in that the current of each of the drive current output terminals of the plurality of bipolar transistors corresponds to the current of the current supply circuit according to a control signal from a digital signal input terminal. 2. The current mirror circuit for a switch according to claim 1, wherein the MOS transistor and the bipolar transistor are integrated on the same semiconductor substrate.
JP13823485A 1985-06-25 1985-06-25 Current mirror circuit for switch Granted JPS61296820A (en)

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JPH01128616A (en) * 1987-11-13 1989-05-22 Fujitsu Ltd Current switch circuit
JP2521344Y2 (en) * 1988-04-15 1996-12-25 株式会社リコー Semiconductor integrated circuit device for drive circuit
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