JP2013198064A - Digital-analog converter - Google Patents

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Kiyoko Nakamoto
聖子 中元
Junya Nakanishi
純弥 中西
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Asahi Kasei Electronics Co Ltd
旭化成エレクトロニクス株式会社
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Abstract

PROBLEM TO BE SOLVED: To furthermore suppress occurrence of a distortion of an analog output signal due to an on resistance value of a switch.SOLUTION: A feedback switch section 240 comprises a plurality of complementary MOS transistors connectable between one end of a sampling capacitive element section 250 and an output terminal of an operational amplification section 12. A clock generation section 11 supplies a first clock transitioning between a first high voltage level and a first low voltage level lower than the first high voltage level to gate terminals of first MOS transistors, and supplies a second clock transitioning between a second high voltage level and a second low voltage level lower than the second high voltage level to gate terminals of second MOS transistors other than the first MOS transistors. The feedback switch section 240 can adjust the first high voltage level and the second low voltage level.

Description

本発明は、デジタル・アナログ変換器に関し、より詳細には、デジタル入力信号をアナログ出力信号に変換するスイッチトキャパシタ型のデジタル・アナログ変換器に関する。 The present invention relates to digital-to-analog converter, and more particularly to a digital-to-analog converter of the switched capacitor type for converting a digital input signal into an analog output signal.

一般に、オーディオ分野で用いられるデジタル・アナログ変換器においては、歪みに対する要求が厳しく、アナログ出力信号のわずかな変換誤差が特性悪化を招いてしまう。 Generally, in a digital-to-analog converter used in the audio sector, the demand for distortion severe, slight conversion errors of the analog output signal which leads to property deterioration.
デジタル・アナログ変換器においては、デジタル入力信号の信号レベルに応じて容量素子が充電され、当該容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。 In digital-to-analog converter, the capacitor is charged according to the signal level of the digital input signal, the operational amplifier outputs an analog output signal corresponding to the charging voltage of the capacitor element. このような構成を有するデジタル・アナログ変換器において、低歪みを実現するために、容量素子と演算増幅器との接続時においてデジタル入力信号の入力端子及び容量素子の間と演算増幅器の出力端子とを繋ぐように構成されたものが、例えば、特許文献1に開示されている。 In digital-to-analog converter having such a structure, in order to realize low distortion, and an output terminal between the operational amplifier input terminal and the capacitor of the digital input signal at the time of connection of the capacitor and the operational amplifier that is configured to connect, for example, disclosed in Patent Document 1.

図1は、特許文献1に開示されているデジタル・アナログ変換器の回路構成図で、図2(a)乃至(d)は、図1に示したデジタル・アナログ変換器100におけるスイッチのコントロール波形を示す図で、縦軸は制御クロック信号CK1のレベルの「H」または「L」を示し、横軸は時間を示している。 Figure 1 is a circuit diagram of a digital-to-analog converter disclosed in Patent Document 1, FIGS. 2 (a) to (d) are switch control waveform in a digital-to-analog converter 100 shown in FIG. 1 a diagram showing a vertical axis indicates the "H" or "L" level of the control clock signal CK1, the horizontal axis represents time. 図2(a)はスイッチユニット110に入力される制御クロック信号CK1の波形で、図2(b)はスイッチ120に入力される制御クロック信号CK2の波形で、図2(c)はスイッチ130に入力される制御クロック信号CK3の波形で、図2(d)はスイッチユニット140に入力される制御クロック信号CK4の波形を各々示している。 In FIG. 2 (a) waveform of the control clock signal CK1 is input to the switch unit 110, FIG. 2 (b) in the waveform of the control clock signal CK2 to be input to the switch 120, FIG. 2 (c) to the switch 130 in the waveform of the control clock signal CK3 is input, FIG. 2 (d) respectively show the waveforms of the control clock signal CK4 which is input to the switch unit 140. 図中符号1はコントロールクロック発生器、2は演算増幅器を示している。 Reference numeral 1 is a control clock generator, 2 denotes an operational amplifier.

CK1,CK2が"H"の期間にスイッチ110,120(SW1,SW2)をオンし、デジタル入力信号の信号レベルに応じた容量をサンプリング容量素子150(Cs)に充電する。 CK1, CK2 is on switch 110 and 120 (SW1, SW2) in the period "H", the charge capacity corresponding to the signal level of the digital input signal to the sampling capacitor element 150 (Cs). 次に、スイッチSW1,SW2をオフした後、CK3,CK4が"H"の期間にスイッチ130,140(SW3,SW4)をオンしてサンプリング容量素子Csと積分容量素子160(Ci)とを直列に接続し、並びに、サンプリング容量素子Csと演算増幅器の出力端子Voutとを接続し、出力端子Voutの電位が変化する。 Next, after turning off the switch SW1, SW2, CK3, CK4 is turned on period to the switch 130, 140 a (SW3, SW4) of the "H" sampling capacitance element Cs and integrating capacitor 160 (Ci) and the series connected to, and connects the output terminal Vout of the sampling capacitor element Cs and an operational amplifier, the potential of the output terminal Vout is changed. このようなデジタル・アナログ変換器においては、一般的にスイッチとして、MOSトランジスタを有する構成が用いられる。 In such a digital-to-analog converter, generally as a switch, configured with a MOS transistor is used.

つまり、スイッチユニット110、140に含まれるスイッチ、スイッチ120、130はいずれもコントロール信号が「H」のときオンになり、コントロール信号が「L」のときオフになる。 That is, the switch included in the switch unit 110, 140, switches 120 and 130 also control signal eventually is turned on when "H", the control signal is turned off when the "L". また、スイッチユニット110、スイッチ120がオンする期間が第1期間であり、スイッチ130、スイッチユニット140がオンする期間を第2期間とする。 The switch unit 110, a period in which the switch 120 is turned on is the first period, the switch 130, the switch unit 140 and the time period for turning on the second period.

以上に説明したデジタル−アナログ変換器100は、直接伝達型のデジタル−アナログ変換器を構成している。 Digital described above - analog converter 100, the direct transfer type digital - constitutes an analog converters. なお、デジタル−アナログ変換器100は、デジタル入力信号をデルタシグマ変調した後に、デジタル−アナログ変換を行うようにしてもよい。 The digital - analog converter 100, a digital input signal after delta sigma modulation, a digital - may be performed analog conversion.
図3は、図1に示した第4のスイッチユニットを構成するMOSトランジスタを示す図で、容量素子Csと出力端子Voutとを接続する帰還スイッチ140(SW4)を構成するMOSトランジスタを示している。 Figure 3 is a diagram showing a MOS transistor constituting the fourth switch unit shown in FIG. 1 shows a MOS transistor constituting a feedback switch 140 (SW4) for connecting the output terminal Vout and the capacitive element Cs . また、図4(a),(b)は、図3に示したMOSトランジスタのコントロールクロック波形を示す図である。 Further, FIG. 4 (a), (b) is a diagram showing a control clock waveform MOS transistor shown in FIG.

図3に示すように、帰還スイッチSW4は、P型MOSトランジスタ140PとN型MOSトランジスタ140Nを有している。 As shown in FIG. 3, the feedback switch SW4 has a P-type MOS transistor 140P and the N-type MOS transistor 140 N. P型MOSトランジスタ140PとN型MOSトランジスタ140Nのソース端子又はドレイン端子は、演算増幅器2の出力端子に接続されている。 The source terminal or drain terminal of the P-type MOS transistor 140P and the N-type MOS transistor 140N is connected to the output terminal of the operational amplifier 2.
PMOSのコントロール波形をCK−P、NMOSのコントロール波形をCK−Nとする。 The PMOS control waveform CK-P, an NMOS control waveform and CK-N. CK−Pが"L"レベル、CK−Nが"H"レベルとなることでSW4はON状態となる。 CK-P is at "L" level, CK-N becomes SW4 is in the ON state by the "H" level. 一般的に、 "L"レベルはグランドレベル、"H"レベルは電源電圧レベルとなっている。 Generally, "L" level is the ground level, "H" level at the power source voltage level.

スイッチSW3とSW4がオン状態にあるときの抵抗値(オン抵抗)をRsw3,Rsw4とする。 Resistance when the switch SW3 and SW4 is in the ON state (ON resistance) and rsw3, RSW4. 出力端子Voutは、Ci,Cs及びRsw3,Rsw4の直列接続による時定数(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)に依存した過渡特性を示す。 The output terminal Vout is, Ci, showing the Cs and rsw3, the time constant due to the series connection of Rsw4 (Rsw3 + Rsw4) * Ci * Cs / transient characteristics depending on the (Ci + Cs). しかし、スイッチSW3のMOSトランジスタのオン抵抗Rsw3は出力端子Voutの電位に対して変化しないが、スイッチSW4のMOSトランジスタのオン抵抗Rsw4についてはMOSのソース(又はドレイン)端子である出力端子Voutの電位に依存して変化することが知られている。 However, the on-resistance Rsw3 of the MOS transistor of the switch SW3 is not changed with respect to the potential of the output terminal Vout, the output terminal Vout is a MOS source (or drain) terminals on resistance Rsw4 of MOS transistors of the switch SW4 potential it is known to vary depending on.

特開平11−55121号公報(特許第3852721号) JP-11-55121 Patent Publication (Patent No. 3852721)

しかしながら、上述した特許文献1に記載のように、容量素子Csと出力端子Voutとを接続するスイッチSW4を構成するMOSトランジスタのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまうという問題がある。 However, as described in the aforementioned Patent Document 1, the transient characteristic changes in the on-resistance of the MOS transistor constituting the switch SW4 to connect the output terminal Vout and the capacitive element Cs is changed, distortion by its there is a problem that the characteristics are deteriorated.
図5は、容量素子Csと出力端子Voutとを接続するスイッチSW4を構成するMOSトランジスタのオン抵抗値Rsw4の変化をグラフに示す図である。 Figure 5 is a graph showing changes in the on-resistance Rsw4 of MOS transistors constituting the switch SW4 to connect the output terminal Vout and the capacitive element Cs in the graph. 図5の下段に示したグラフは、出力端子Voutの電圧が一定の振幅で変動している様子を示す図であり、図5の上段に示したグラフは、下段に示したグラフのように出力端子Voutの電圧が変動した際のオン抵抗値Rsw4の変化を示す図である。 Graph shown in the lower part of FIG. 5 is a diagram showing a state in which the voltage of the output terminal Vout is varied at a constant amplitude, the graph shown in the upper part of FIG. 5, the output as the graph shown in the lower part voltage at terminal Vout is a diagram showing a change in oN resistance Rsw4 when varied. 図5に示すように、Voutの電圧が変動すると、それに伴ってオン抵抗値Rsw4が大きく変化している。 As shown in FIG. 5, when the voltage of Vout varies, with it on-resistance Rsw4 largely changed.

図6は、図5に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。 6, the maximum value of on-resistance Rsw4 of MOS transistor shown in FIG. 5 "a", in the state of minimum "b", a diagram shown in the graph by expanding the transient characteristics of the output terminal Vout. 図5に示すように、オン抵抗値が異なる“a”,“b”では、過渡特性が異なっている。 As shown in FIG. 5, the on-resistance value is different from "a", "b", have different transient characteristics. このようにスイッチのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまう。 Thus the transient characteristic changes in the on-resistance of the switch varies, distortion characteristics are deteriorated by them.

つまり、図6は、アナログ出力信号Voutと時間との関係を示した図である。 That is, FIG. 6 is a diagram illustrating a relationship between the analog output signal Vout and time. 縦軸はアナログ出力信号Voutを示し、横軸は時間を示している。 The vertical axis represents the analog output signal Vout, the horizontal axis represents time. 図6中の曲線Laは、スイッチユニットSW4のオン抵抗値Rsw4が図5(a)に示した点aで示される場合のアナログ出力信号Voutと時間との関係を示している。 Curve La in FIG. 6 shows the relationship between the analog output signal Vout and time when the on-resistance value Rsw4 of the switch unit SW4 is represented by a point indicated in Figure 5 (a). 曲線Lbは、スイッチユニットSW4のオン抵抗値Rsw4が図5(a)に示した点bで示される場合のアナログ出力信号VAoutと時間との関係を示している。 Curve Lb shows the relationship between the analog output signal VAout and time when the on-resistance value Rsw4 of the switch unit SW4 is indicated by the point b shown in Figure 5 (a).

図6に示した曲線La、曲線Lbから明らかなように、デジタル−アナログ変換器に用いられるスイッチのオン抵抗値が異なると、過渡特性が異なる。 Curve shown in FIG. 6 La, as is clear from the curve Lb, digital - the on-resistance of the switch used in analog converters are different, the transient characteristics are different. 過渡特性の相違の程度は、曲線La、曲線Lbとの間に生じる長さdによって表される。 Degree of difference of the transient characteristics curve La, represented by the length d occurring between the curves Lb. また、アナログ出力信号Voutの過渡特性の相違は、デジタル−アナログ変換器の歪特性の劣化として表れる。 Further, differences in the transient characteristics of the analog output signal Vout is a digital - appears as the deterioration in the distortion characteristic of the analog converter.
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生をさらに抑制することができるデジタル・アナログ変換器を提供することにある。 The present invention has been made in view of such problems, digital capable and it is an object of the invention to a simple circuit configuration, and further suppress the occurrence of distortion of the analog output signal by the on resistance of the switch - to provide a analog converter.

本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部(Cs)と、該サンプリング容量素子部(Cs)に接続された演算増幅部(12)と、前記サンプリング容量素子部(Cs)の一端と前記演算増幅部(12)の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成される帰還スイッチ部(SW4)と、前記サンプリング容量素子部(Cs)の他端と前記演算増幅部(12)の入力端子との間に接続可 The present invention has been made in order to achieve the above object, a first aspect of the present invention, a digital-to-analog capable of suppressing the generation of distortion of the analog output signal by the on resistance of the switch a converter, the sampling capacitor element portion consisting of a plurality of sampling capacitor elements in which a plurality of bit signals is provided corresponding to the plurality of input terminals respectively input constituting the digital signal (Cs), the sampling capacitor operational amplifying unit connected to the element portion (Cs) and (12), the sampling capacitance element (Cs) at one end and a plurality of complementary MOS connectable between the output terminal of the operational amplifier section (12) of feedback switch unit constituted by the transistors and (SW4), connectable between the input terminal of the other end of the operational amplifier portion of the sampling capacitor element (Cs) (12) なサミングノードスイッチ部(SW3)と、前記複数の相補的MOSトランジスタのうち一方の導電型の第1のMOSトランジスタのゲート端子に、第1高電圧レベルと該第1高電圧レベルよりも低い第1低電圧レベルとの間で遷移する第1クロックを供給するとともに、前記第1のMOSトランジスタとは他方の導電型の第2のMOSトランジスタのゲート端子に、第2高電圧レベルと該第2高電圧レベルよりも低い第2低電圧レベルとの間で遷移する第2クロックとを供給するコントロールクロック発生器(11)とを備え、少なくとも前記第1高電圧レベルと、前記第2低電圧レベルを調整できるように構成されていることを特徴とする。 A summing node switch unit and (SW3), to the gate terminal of the first MOS transistor of one conductivity type of the plurality of complementary MOS transistors, lower than the first high voltage level and the first high voltage level first 1 supplies a first clock transition between a low voltage level, the gate terminal of the second MOS transistor of the other conductivity type from that of the first MOS transistor, a second high voltage level and the second and a second clock and the control clock generator for providing a transition between a lower second low voltage level than the high voltage level (11), at least the first high voltage level, the second low voltage level characterized in that it is configured to be able to adjust. (図7;実施例1) (Figure 7; example 1)
また、請求項2に記載の発明は、請求項1に記載の発明において、前記第1高電圧レベルは、少なくとも電源電圧レベルよりも高いレベルであり、前記第2定電圧レベルは、少なくともグランドレベルよりも低いレベルであることを特徴とする。 Further, the invention according to claim 2, in the invention described in claim 1, wherein the first high voltage level is higher than at least the power supply voltage level level, the second constant voltage level, at least ground level characterized in that it is a lower level than.

また、請求項3に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子(D1乃至DN)と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部(Cs)と、前記サンプリング容量素子部(Cs)の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第1のスイッチユニット(SW1)と、前記サンプリング容量素子部(Cs)の他方の端子と第1基準電圧源(Vr1)との接続及び切断を切り替える第2のスイッチ(SW2)と、非反転入力端子(+)に第2基準電圧源(Vr2)の第 The invention of claim 3 is a digital-to-analog converter capable of suppressing the generation of distortion of the analog output signal by the on resistance of the switch, a plurality of bit signals constituting the digital signal a plurality of input terminals (D1 to DN) of response signals are input, the sampling capacitor element portion consisting of a plurality of sampling capacitor elements provided corresponding to said plurality of input terminals and (Cs), the sampling capacitance element and the first switch unit for switching the connection and disconnection of said plurality of input terminals and the corresponding one of the terminals of (Cs) (SW1), the other terminal and the first reference of the sampling capacitor element (Cs) voltage source and a second switch for switching the connection and disconnection between (Vr1) (SW2), the second reference voltage source to the non-inverting input terminal (+) of (Vr2) first 基準電圧が印加された演算増幅器(12)と、前記第1のスイッチユニット(SW1)の切り替えにおける切断及び接続に応じて、前記サンプリング容量素子部(Cs)の前記他方の端子と前記演算増幅器の反転入力端子(−)との接続及び切断並びに前記サンプリング容量素子部(Cs)の前記他方の端子と積分容量素子(Ci)の一方の端子との接続及び切断を切り替える第3のスイッチ(SW3)と、前記サンプリング容量素子部(Cs)の前記一方の端子の相互の接続及び切断並びに前記サンプリング容量素子部(Cs)の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記サンプリング容量素子部(Cs)と積分容量素子(Ci)の前記他方の端子との接続及び切断を切り替える第4のスイッチユニット( An operational amplifier reference voltage is applied (12), depending on the cutting and connection of the switching of the first switch unit (SW1), the sampling capacitor element part and the another terminal of the operational amplifier (Cs) inverting input terminal (-) connection and disconnection, as well as the sampling capacitor element portion between the other terminal and the integrating capacitive element (Cs) third switch for switching the connection and disconnection between the one terminal of (Ci) (SW3) When the sampling capacitor element connection and disconnection, as well as the sampling of the mutual connection and disconnection, as well as the sampling capacitor element portion of one terminal and the one terminal of the (Cs) and an output terminal of said operational amplifier (Cs) fourth switch unit for switching the connection and disconnection between the other terminal of the capacitor section (Cs) and integrating capacitor (Ci) ( W4)と、前記第1のスイッチユニット(SW1)と前記第2のスイッチ(SW2)と前記第3のスイッチ(SW3)及び前記第4のスイッチユニット(SW4)とを制御するためのクロックを発生するコントロールクロック発生器(11)と、前記第4のスイッチユニット(SW4)を構成する、少なくとも前記第1高電圧レベルを調整できる第1レベル調整回路(13a)と、前記第2低電圧レベルを調整できる第2レベル調整回路(13b)とを備え、前記第4のスイッチユニット(SW4)を構成するPMOSトランジスタ及びNMOSトランジスタを制御する2つのクロック(図8のCK−P及びCK−N)について、それぞれ"L"レベル及び"H"レベルの電位を調節することを特徴とする。 And W4), generates a clock for controlling said first switch unit (SW1) and said second switch (SW2) and said third switch (SW3) and the fourth switch unit (SW4) control clock generator to (11), constituting the fourth switch unit (SW4), at least the first first level adjusting circuit capable of adjusting the high voltage level (13a), the second low voltage level and a adjustable second level adjusting circuit (13b), the said fourth switch unit (SW4) 2 single clock that controls the PMOS and NMOS transistors constituting the (CK-P and CK-N in FIG. 8) , and adjusting the potentials of "L" level and the "H" level. (図7;実施例1) (Figure 7; example 1)

また、請求項4に記載の発明は、請求項3に記載の発明において、前記第4のスイッチユニット(SW4)を構成するPMOSトランジスタ及びNMOSトランジスタのゲート端子を制御するクロックのレベルは、前記PMOSトランジスタのゲート端子を制御するクロック(図8のCK−P)のレベルのみをグランドレベルより低くし、前記NMOSトランジスタのゲート端子を制御するクロック(図8のCK−N)の電位は電源電圧レベルとし、前記PMOSトランジスタのゲート端子を制御するクロック(図8のCK−P)のレベルはグランドレベルにし、前記NMOSトランジスタのゲート端子を制御するクロック(図8のCK−N)のレベルのみを電源電圧レベルより高くすることを特徴とする。 The invention of claim 4 is the invention according to claim 3, the level of the clock that controls the gate terminal of the PMOS and NMOS transistors constituting the fourth switch unit (SW4), said PMOS only level of the clock (CK-P in FIG. 8) for controlling the gate terminal of the transistor lower than the ground level, the potential of the clock (CK-N in FIG. 8) for controlling the gate terminal of the NMOS transistor is a power supply voltage level and then, the level of the clock (CK-P in FIG. 8) for controlling the gate terminal of the PMOS transistor is at the ground level, level only the power of the clock controlling the gate terminal of the NMOS transistor (CK-N in FIG. 8) characterized in that it higher than the voltage level.

また、請求項5に記載の発明は、請求項3に記載の発明において、前記第4のスイッチユニット(SW4)を構成するPMOSトランジスタ及びNMOSトランジスタのゲート端子を制御するクロックのレベルは、前記PMOSトランジスタのゲート端子を制御するクロック(図8のCK−P)の電位をグランドレベルより低く、かつ、前記NMOSトランジスタのゲート端子を制御するクロック(図8のCK−N)のレベルを電源電圧レベルより高くすることを特徴とする。 The invention of claim 5 is the invention according to claim 3, the level of the clock that controls the gate terminal of the PMOS and NMOS transistors constituting the fourth switch unit (SW4), said PMOS the potential of the clock (CK-P in FIG. 8) for controlling the gate terminal of the transistor below ground level, and the level of power supply voltage level of the clock that controls the gate terminal of the NMOS transistor (CK-N in FIG. 8) characterized by higher.

また、請求項6に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子(D1a乃至DNa,D1b乃至DNb)と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部(Csa,Csb)と、前記複数のサンプリング容量素子部(Csa,Csb)の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第1のスイッチユニット(SW1a,SW1b)と、前記複数のサンプリング容量素子部(Csa,Csb)の他方の端子と基準電圧源(Vr1a,Vr1b)との接続及び切断を切り替える複数の第2のスイ The invention of claim 6 is the digital-to-analog converter capable of suppressing the generation of distortion of the analog output signal by the on resistance of the switch, a plurality of bit signals constituting the digital signal depending signal is a plurality of input terminals (D1a through DNa, D1b to DNb) inputted respectively, the plurality of the plurality of sampling capacitors element provided in correspondence with an input terminal and (Csa, Csb), said plurality sampling capacitance element portion (Csa, Csb) one plurality of first switching the connection and disconnection of said plurality of input terminals corresponding to the terminals of the switch unit (SW1a, SW1b) of said plurality of sampling capacitors element (Csa, Csb) the other terminal of the reference voltage source (Vr1a, Vr1b) and a plurality of second Sui switching the connection and disconnection of チ(SW2a,SW2b)と、非反転入力端子(+)又は反転入力端子(−)に前記基準電圧源(Vr1a,Vr1b)が印加された演算増幅器(22)と、前記第1のスイッチユニット(SW1a,SW1b)の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部(Csa,Csb)の前記他方の端子と前記演算増幅器の反転入力端子(−)との接続及び切断並びに前記複数のサンプリング容量素子部(Csa,Csb)の前記他方の端子と積分容量素子(Ci)の一方の端子との接続及び切断を切り替える複数の第3のスイッチ(SW3a,SW3b)と、前記複数のサンプリング容量素子部(Csa,Csb)の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部(Csa,C Ji (SW2a, SW2b) and a non-inverting input terminal (+) or the inverting input terminal (-) and the reference voltage source (Vr1a, VR1B) is applied operational amplifier (22), the first switch unit ( SW1a, depending on the cutting and connection of the switching of SW1b), an inverting input terminal of the other terminal of the operational amplifier of said plurality of sampling capacitors element (Csa, Csb) (-) connection to and disconnection, as well as the plurality the sampling capacitor element (Csa, Csb) the other plurality of third switching the connection and disconnection between the terminal and the one terminal of the integrating capacitor (Ci) of the switch (SW3a, SW3b) of said plurality of sampling capacitive element (Csa, Csb) the mutual connection and disconnection, as well as the plurality of sampling capacitor element portion of one terminal of the (Csa, C b)の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部(Csa,Csb)と複数の積分容量素子(Cia,Cib)の前記他方の端子との接続及び切断を切り替える複数の第4のスイッチユニット(SW4a,SW4b)と、前記第1のスイッチユニット(SW1a,SW1b)と前記第2のスイッチ(SW2a,SW2b)と前記第3のスイッチ(SW3a,SW3b)及び前記第4のスイッチユニット(SW4a,SW4b)とを制御するためのクロックを発生するコントロールクロック発生器(21)とを備え、前記第4のスイッチユニット(SW4a,SW4b)を構成するPMOSトランジスタ及びNMOSトランジスタを制御する2つのクロック(図8のCK−P及びC Connection and disconnection, as well as the plurality of sampling capacitance element portion of the one terminal and the output terminal of the operational amplifier of b) (Csa, Csb) and a plurality of integrating capacitor (Cia, and the other terminal of Cib) connection and a plurality of fourth switch unit for switching the cutting (SW4a, SW4b) and, the first switch unit (SW1a, SW1b) and said second switch (SW2a, SW2b) and said third switch (SW3a, comprising SW3b) and the fourth switch unit (SW4a, the control clock generator for generating a clock for controlling the SW4b) and a (21), constituting the fourth switch unit (SW4a, SW4b) PMOS CK-P and C of the two clocks (FIG. 8 for controlling the transistors and NMOS transistors K−N)について、それぞれ"L"レベル及び"H"レベルの電位を調節することを特徴とする。 K-N) for, and adjusting the potentials of "L" level and the "H" level. (図14;実施例2) (Figure 14; Example 2)

本発明によれば、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪やノイズを抑制する効果が得られる。 According to the present invention, the effect of suppressing the distortion and noise of the analog output signal by the switch on-resistance value variation is obtained with a simple configuration. また、新たなスイッチや素子を信号経路に追加することなく、さらに、デジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。 Furthermore, without adding a new switch or element in the signal path, further, without affecting the response speed permitted in a digital-to-analog converter, it is possible to prevent the occurrence of distortion of the analog output signal.

特許文献1に開示されているデジタル・アナログ変換器の回路構成図である。 It is a circuit configuration diagram of a digital-to-analog converter disclosed in Patent Document 1. (a)乃至(d)は、図1に示したデジタル・アナログ変換器におけるスイッチのコントロール波形を示す図である。 (A) to (d) are diagrams showing the switch control waveform in a digital-to-analog converter shown in FIG. 図1に示した第4のスイッチユニットを構成するMOSトランジスタを示す図である。 It is a diagram showing a MOS transistor constituting the fourth switch unit shown in FIG. (a),(b)は、図3に示したMOSトランジスタのコントロールクロック波形を示す図である。 (A), (b) is a diagram showing a control clock waveform MOS transistor shown in FIG. 容量素子Csと出力端子Voutとを接続するスイッチSW4を構成するMOSトランジスタのオン抵抗値Rsw4の変化をグラフに示す図である。 Is a graph showing changes in the on-resistance Rsw4 of MOS transistors constituting the switch SW4 to connect the output terminal Vout and the capacitive element Cs in the graph. 図5に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。 ON resistance Rsw4 the maximum value of the MOS transistor shown in FIG. 5 "a", in the state of minimum "b", a diagram shown in the graph by expanding the transient characteristics of the output terminal Vout. 本発明に係るデジタル・アナログ変換器の実施例1を説明するための回路構成図である。 It is a circuit diagram for explaining an embodiment 1 of a digital-to-analog converter according to the present invention. 図7に示したデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロック発生回路を示す図である。 In digital-to-analog converter shown in FIG. 7 is a diagram showing a control clock generating circuit of PMOS and NMOS transistors constituting the fourth switch unit. (a),(b)は、図8に示した制御クロック発生回路において、第1のレベル調整回路を示す図である。 (A), (b), in the control clock generating circuit shown in FIG. 8 is a diagram showing a first level adjusting circuit. (a),(b)は、図8に示した制御クロック発生回路において、第2のレベル調整回路を示す図である。 (A), (b), in the control clock generating circuit shown in FIG. 8 is a diagram showing a second level adjusting circuit. (a),(b)は、図10(a),(b)に示したMOSトランジスタのコントロールクロック波形を示す図である。 (A), (b) is, FIG. 10 (a), the diagrams illustrating a control clock waveform MOS transistor shown in (b). 容量素子Csと出力端子Voutとを接続するスイッチSW4を構成するMOSトランジスタのオン抵抗値Rsw4の変化をグラフに示す図である。 Is a graph showing changes in the on-resistance Rsw4 of MOS transistors constituting the switch SW4 to connect the output terminal Vout and the capacitive element Cs in the graph. 図12に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。 ON resistance Rsw4 the maximum value of the MOS transistor shown in FIG. 12 "a", in the state of minimum "b", a diagram shown in the graph by expanding the transient characteristics of the output terminal Vout. 本発明に係るデジタル・アナログ変換器の実施例2を説明するための回路構成図である。 It is a circuit diagram for explaining an embodiment 2 of the digital-to-analog converter according to the present invention.

以下、図面を参照して本発明の実施の形態について説明する。 Hereinafter, with reference to the drawings will be described embodiments of the present invention.

図7は、本発明に係るデジタル・アナログ変換器の実施例1を説明するための回路構成図である。 Figure 7 is a circuit diagram for explaining an embodiment 1 of a digital-to-analog converter according to the present invention. 図中符号11はコントロールクロック発生器、12は演算増幅器を示している。 Reference numeral 11 is a control clock generator, 12 denotes an operational amplifier.
本発明に係るデジタル・アナログ変換器200は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。 Digital-to-analog converter 200 according to the present invention is a digital-to-analog converter capable of suppressing the generation of distortion of the analog output signal by the on resistance of the switch.

サンプリング容量素子部Csは、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなる。 Sampling capacitor element Cs includes a plurality of sampling capacitor elements in which a plurality of bit signals is provided corresponding to the plurality of input terminals respectively input constituting the digital signal. また、演算増幅部12は、サンプリング容量素子部Csに接続されている。 The operational amplifier 12 is connected to the sampling capacitor element Cs.
帰還スイッチ部SW4は、サンプリング容量素子部Csの一端と演算増幅部12の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成されている。 Feedback switch section SW4 is composed of a plurality of complementary MOS transistors can be connected between one end of the sampling capacitor element Cs and the output terminal of the operational amplifier 12. また、サミングノードスイッチ部SW3は、サンプリング容量素子部Csの他端と演算増幅部12の入力端子との間に接続可能になっている。 Further, the summing node switch unit SW3 is adapted to be connected between the other end of the sampling capacitor element Cs and the input terminal of the operational amplifier 12.

また、コントロールクロック発生器11は、複数の相補的MOSトランジスタのうち一方の導電型の第1のMOSトランジスタのゲート端子に、第1高電圧レベルと該第1高電圧レベルよりも低い第1低電圧レベルとの間で遷移する第1クロックを供給するとともに、第1のMOSトランジスタとは他方の導電型の第2のMOSトランジスタのゲート端子に、第2高電圧レベルとこの第2高電圧レベルよりも低い第2低電圧レベルとの間で遷移する第2クロックとを供給するものである。 The control clock generator 11, to the gate terminal of the first MOS transistor of one conductivity type of the plurality of complementary MOS transistors, the first first lower lower than the high voltage level and the first high voltage level It supplies a first clock transition between the voltage levels, the gate terminal of the second MOS transistor of the other conductivity type and the first MOS transistor, and the second high voltage level to the second high voltage level and it supplies a second clock transition between the lower second low voltage level than. そして、少なくとも第1高電圧レベルと、第2低電圧レベルを調整できるように構成されている このような構成により、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪やノイズを抑制することのできるデジタル・アナログ変換器を実現することができる。 Then, at least a first high voltage level, such a structure that is configured to adjust the second low voltage level, suppressing the distortion and noise of the analog output signal by the switch on-resistance value variation with a simple configuration it is possible to realize a digital-to-analog converter can be.

また、本発明に係るデジタル・アナログ変換器において、複数の入力端子D1乃至DNは、デジタル信号を構成する複数のビット信号がそれぞれ入力されるものである。 Further, in the digital-to-analog converter according to the present invention, a plurality of input terminals D1 to DN has a plurality of bit signals constituting the digital signal is input, respectively. また、サンプリング容量素子部Csは、複数の入力端子D1乃至DNに対応して設けられた複数のサンプリング容量素子250(251乃至25N(Cs1乃至CsN))とからなっている。 The sampling capacitor element Cs is made from a plurality of sampling capacitor elements 250 provided corresponding to a plurality of input terminals D1 to DN (251 to 25 N (Cs1 to CsN)).

また、第1のスイッチユニット210(SW1)は、サンプリング容量素子部250(Cs)の一方の端子と対応する複数の入力端子D1乃至DNとの接続及び切断を切り替える。 The first switch unit 210 (SW1) switches the connection and disconnection of a plurality of input terminals D1 to DN corresponding to the one terminal of the sampling capacitor element 250 (Cs). また、第2のスイッチ220(SW2)は、サンプリング容量素子部Csの他方の端子と第1基準電圧源Vr1との接続及び切断を切り替える。 The second switch 220 (SW2) switches the other terminal of the sampling capacitor element Cs and the connection and disconnection between the first reference voltage source Vr1.
また、演算増幅器12は、非反転入力端子(+)に第2基準電圧源Vr2の第2基準電圧が印加される。 The operational amplifier 12, a second reference voltage of the second reference voltage source Vr2 is applied to the non-inverting input terminal (+).

第3のスイッチ230(SW3)は、第1のスイッチユニットSW1の切り替えにおける切断及び接続に応じて、サンプリング容量素子部Csの他方の端子と演算増幅器12の反転入力端子(−)との接続及び切断並びにサンプリング容量素子部Csの他方の端子と積分容量素子Ciの一方の端子との接続及び切断を切り替える。 The third switch 230 (SW3), depending on the cutting and connection of the switching of the first switch unit SW1, the inverting input terminal of the other terminal of the sampling capacitor element Cs operational amplifier 12 (-) connected with and switching the connection and disconnection of the cutting and the other terminal of the sampling capacitor element Cs and one terminal of the integrating capacitor Ci.
また、第4のスイッチユニット240(SW4)は、サンプリング容量素子部Csの一方の端子の相互の接続及び切断並びにサンプリング容量素子部Csの一方の端子と演算増幅器12の出力端子との接続及び切断並びにサンプリング容量素子部Csと積分容量素子260(Ci)の他方の端子との接続及び切断を切り替える。 The fourth switch unit 240 (SW4) is connected and disconnected in one terminal of mutual connection and disconnection, as well as the sampling capacitor element Cs of one terminal of the sampling capacitor element Cs and the output terminal of the operational amplifier 12 and switching the connection and disconnection of the sampling capacitor element Cs and the other terminal of the integrating capacitor 260 (Ci).

また、コントロールクロック発生器11は、第1のスイッチユニットSW1と第2のスイッチSW2と第3のスイッチSW3及び第4のスイッチユニットSW4とを制御するためのクロックを発生する。 The control clock generator 11 generates a clock for controlling the first switch unit SW1 and the second switch SW2 and the third switch SW3 and the fourth switch unit SW4.
つまり、図7に示したように、本実施例1のデジタル−アナログ変換器200は、スイッチトキャパシタ型のデジタル−アナログ変換器である。 That is, as shown in FIG. 7, the digital embodiment 1 - analog converter 200, a switched capacitor type digital - an analog converters. デジタル−アナログ変換器100にはデジタルデータに応じた入力信号VDin1、VDin2、・・・VDinNが入力され、アナログ出力信号Voutが出力される。 Digital - input signal to analog converter 100 in response to the digital data VDin1, VDin2, ··· VDinN is input, the analog output signal Vout is output.

デジタル−アナログ変換器100は、デジタルデータに応じた入力信号VDin1、VDin2、・・・VDinNが入力される入力端子D1、D2、・・・DNと、入力端子D1、D2、・・・DNの各々と1対1に対応して設けられたサンプリング用容量素子250(251、252、・・・25N)と、入力端子D1、D2…DNと、この入力端子D1、D2、・・・DNに対応付けられたサンプリング用容量素子251、252、・・・125Nとの間に設けられたスイッチ210(211、212、・・・21N)とを備えている。 Digital - analog converter 100, an input signal corresponding to the digital data VDin1, VDin2, input terminals D1, D2 which · · · VDinN is input, and · · · DN, the input terminals D1, D2, the · · · DN each one-to-one sampling capacitor element provided corresponding to 250 (251,252, ··· 25N) and the input terminal D1, D2 ... DN, the input terminals D1, D2, the · · · DN sampling capacitor element 251, 252 associated with switch 210 (211,212, ··· 21N) provided between the · · · 125N and a.

サンプリング用容量素子251、252、・・・25Nは、すべて同一の容量(CS1=CS2=・・・CSN)を有するようにしてもよい。 Sampling capacitor element 251 and 252, · · · 25 N may all be set to have the same capacitance (CS1 = CS2 = ··· CSN). また、サンプリング用容量素子251、252、・・・25Nの容量比がバイナリ比(2 i−1倍)となるように、その容量をCSi=2 i−1 CS(i−1)としてもよい。 The sampling capacitor element 251, 252, as the volume ratio of · · · 25 N is binary ratio (2 i-1 times) may be its capacity as CSi = 2 i-1 CS ( i-1) . サンプリング用容量素子251、252、・・・25Nにはスイッチ230(SW3)とスイッチ220(SW2)とが接続されていて、スイッチ220はサンプリング用容量素子251、252、・・・25Nと電源とを離接していて、電源はサンプリング用容量素子251、252、・・・25Nに基準電圧Vr1を印加する。 Sampling capacitor element 251, 252, the · · · 25 N be connected switches 230 and (SW3) and a switch 220 (SW2) is, switch 220 is sampling capacitor element 251, 252, and · · · 25 N and a power supply the optionally separating and contacting, the power supply applies a reference voltage Vr1 sampling capacitor element 251, 252, the · · · 25 N.

また、デジタル−アナログ変換器200は、演算増幅器12を備えている。 The digital - analog converter 200 includes an operational amplifier 12. スイッチ230は演算増幅器12の反転入力端子とサンプリング用容量素子251、252、・・・25Nとを電気的に離接する。 Switch 230 inverting input terminal and the sampling capacitor element 251, 252 of the operational amplifier 12, electrically disjunction and · · · 25 N. 反転入力端子に接続されているスイッチ230をサミングノードスイッチともいう。 The switch 230 is connected to the inverting input terminal is also referred to as summing node switch.
演算増幅器12の非反転入力端子には電源が接続されていて、電源により非反転入力端子には基準電圧Vr2が印加される。 The non-inverting input terminal of the operational amplifier 12 is connected power supply, the reference voltage Vr2 is applied to the non-inverting input terminal by the power source. 演算増幅器12の出力端子は、デジタル−アナログ変換器200の出力端子に接続されていて、アナログ出力信号Voutを出力する。 Output terminal of the operational amplifier 12, a digital - be connected to the output terminal of the analog converter 200, and outputs an analog output signal Vout. なお、基準電圧Vr1と基準電圧Vr2とは同じ値であってもよい。 It may be the same value as the reference voltage Vr1 and the reference voltage Vr2.

演算増幅器12の出力端子と反転入力端子との間には積分用容量素子260が設けられている。 Integrating capacitive element 260 between the output terminal of the operational amplifier 12 and the inverting input terminal is provided. 演算増幅器12の出力端子は、さらに、スイッチ211、212、・・・21Nとサンプリング用容量素子251、252、・・・25Nとの間に接続されていて、演算増幅器12の出力端子は、さらに、スイッチ211、212、・・・21Nとサンプリング用容量素子251、252、・・・25Nとの間にはスイッチ240(241、242、・・・24N)が設けられている。 Output terminal of the operational amplifier 12 is further switches 211 and 212, · · · 21N and sampling capacitor element 251, 252, which is connected between the · · · 25 N, the output terminal of the operational amplifier 12 is further , switches 211 and 212, · · · 21N and sampling capacitor element 251, 252, between the · · · 25 N switch 240 (241,242, ··· 24N) are provided. 演算増幅器12の出力端子からアナログ出力信号Voutをスイッチ211、212、・・・21Nとサンプリング用容量素子251、252、・・・25Nとの間まで戻すスイッチ241、242、・・・24Nを帰還スイッチともいう。 Switch 211 and 212 an analog output signal Vout from the output terminal of the operational amplifier 12, · · · 21N and sampling capacitor element 251, 252, switches 241 and 242 to return to between · · · 25 N, fed back · · · 24N switch also referred to.

以上のような構成において、スイッチは、全てMOSトランジスタを使って構成されるものとする。 In the above configuration, the switch is assumed to be configured all with the MOS transistor. スイッチ211、212、・・・21Nをスイッチユニット210(SW1)とする。 Switch 211 and 212, the ··· 21N switch unit 210 (SW1). また、スイッチ241、242、・・・24Nをスイッチユニット240(SW4)とする。 In addition, switch 241 and 242, the ··· 24N and the switch unit 240 (SW4). さらに、サンプリング用容量素子251、252、・・・25Nをサンプリング用容量素子ユニット250(Cs)とする。 Further, the sampling capacitor element 251, 252, and capacitor samples · · · 25 N element unit 250 (Cs).

SW1、SW4、スイッチSW2、スイッチSW3は、コントロールクロック発生器11によって生成される制御クロック信号CK1乃至CK4によってオン、オフする。 SW1, SW4, switch SW2, the switch SW3 is turned on by the control clock signal CK1 through CK4 are generated by the control clock generator 11 is turned off. この際、スイッチユニット210に含まれるスイッチ211、212、・・・21Nは同時にオン、オフし、スイッチ211、212、・・・21Nがオンしたときのオン抵抗値Rsw4は、スイッチ211、212、・・・21Nの各オン抵抗値を合成したものである。 At this time, switch 211 and 212 included in the switch unit 210, · · · 21N are turned on simultaneously, off, on-resistance Rsw4 when the switch 211 and 212, · · · 21N is turned ON, the switch 211 and 212, ... each on-resistance value of 21N is obtained by synthesis. スイッチユニット240に含まれるスイッチ241、242、・・・24Nは同時にオン、オフし、スイッチ241、242、・・・24Nがオンしたときのオン抵抗値Rsw4は、スイッチ241、242、・・・24Nの各オン抵抗値を合成したものである。 Switches 241 and 242 included in the switch unit 240, ... 24N are simultaneously turned on, off, on-resistance Rsw4 when the switch 241 and 242, ... 24N is turned ON, the switch 241 and 242, ... it is obtained by combining the on-resistance of 24N. また、スイッチ230のオン抵抗値をRsw3とし、スイッチ220のオン抵抗値をRsw2とする。 Moreover, the on resistance of the switch 230 and rsw3, the on-resistance of the switches 220 and RSW2.

なお、図7に示したデジタル−アナログ変換器200では、入力端子D1、D2、・・・DN、サンプリング用容量素子251、252、・・・25N、スイッチユニット210、240に含まれるスイッチの数(N:Nは自然数)を同じ数とする。 The digital shown in FIG. 7 - the number of switches included in the analog converter 200, the input terminals D1, D2, · · · DN, sampling capacitor element 251 and 252, · · · 25 N, the switch unit 210 and 240 (N: N is a natural number) and the same number a.
図8は、図7に示したデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロック発生回路を示す図である。 8, in the digital-to-analog converter shown in FIG. 7 is a diagram showing a control clock generating circuit of PMOS and NMOS transistors constituting the fourth switch unit. なお、第4のスイッチユニットの回路構成は図3に示すものであり、図8は、このMOSトランジスタのゲートコントロールクロック“CK_P”と“CK_N”を発生する制御クロック発生である。 The circuit configuration of the fourth switch unit is as shown in figure 3, Figure 8 is a control clock generator for generating a gate control clock "CK_P" and "CK_N" of the MOS transistor.

第4のスイッチユニットSW4は、少なくとも第1高電圧レベルを調整できる第1レベル調整回路13aと、第2低電圧レベルを調整できる第2レベル調整回路13bとを備えている。 Fourth switch unit SW4 includes a first level adjusting circuit 13a capable of adjusting at least a first high voltage level and a second level adjusting circuit 13b which can adjust a second low voltage level.
また、第4のスイッチユニットSW4を構成するPMOSトランジスタ及びNMOSトランジスタを制御する2つのクロックCK−P,CK−Nについて、それぞれ"L"レベル及び"H"レベルの電位を調節する。 Further, two clocks CK-P for controlling the PMOS transistors and NMOS transistors constituting the fourth switch unit SW4, the CK-N, to adjust the potentials of "L" level and the "H" level.

また、第4のスイッチユニットSW4を構成するPMOSトランジスタ及びNMOSトランジスタのゲート端子を制御するクロックのレベルは、PMOSトランジスタのゲート端子を制御するクロックCK−Pのレベルのみをグランドレベルより低くし、NMOSトランジスタのゲート端子を制御するクロックCK−Nの電位は電源電圧レベルとしてもよいし、PMOSトランジスタのゲート端子を制御するクロックCK−Pのレベルはグランドレベルにし、NMOSトランジスタのゲート端子を制御するクロックCK−Nのレベルのみを電源電圧レベルより高くすることとしてもよい。 The level of the clock that controls the gate terminal of the PMOS transistor and the NMOS transistor constituting the fourth switch unit SW4 is the only level of the clock CK-P for controlling the gate terminal of the PMOS transistor below ground level, NMOS potential of the clock CK-N for controlling the gate terminal of the transistor may be a power supply voltage level, level of the clock CK-P for controlling the gate terminal of the PMOS transistor is at the ground level, to control the gate terminal of the NMOS transistor clock only levels of CK-N may be higher than the power supply voltage level.

つまり、1)CK−P<GNDかつCK−N>VDD、2)CK−P<GNDかつCK−N=VDD、3)CK−P=GNDかつCK−N>VDDのいずれの関係であってもよい。 That, 1) CK-P be any relationship <GND and CK-N> VDD, 2) CK-P <GND and CK-N = VDD, 3) CK-P = GND and CK-N> VDD it may be.
このような構成により、第1のスイッチユニットSW1及び第2のスイッチSW2の接続時において複数のサンプリング容量素子がデジタル入力信号を構成する複数のビット信号の信号レベルに応じてそれぞれ充電される。 With this configuration, it is charged respectively in accordance with the signal level of a plurality of bit signals in which a plurality of sampling capacitor elements at the time of connection of the first switch unit SW1 and the second switch SW2 constitute a digital input signal. その後、第1のスイッチユニットSW1及び第2のスイッチSW2が切断され、第3のスイッチSW3及び第4のスイッチユニットSW4が接続されると、サンプリング容量素子Csと積分容量素子Ciと演算増幅器12との間の電気経路が形成され、サンプリング容量素子Csの充電電圧に応じた電圧を演算増幅器がアナログ出力信号として出力する。 Then, the first switch unit SW1 and the second switch SW2 is disconnected, the third switch SW3 and the fourth switch unit SW4 is connected, a sampling capacitor element Cs and integrating capacitor Ci and the operational amplifier 12 the electrical path between the formation, a voltage corresponding to the charge voltage of the sampling capacitor element Cs operational amplifier is output as an analog output signal.

このとき、第3のスイッチSW3と第4のスイッチユニットSW4のオン抵抗をRsw3,Rsw4とすると、アナログ出力信号はCi,Cs及びRsw3,Rsw4の直列接続による時定数(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)に依存した過渡特性を示す。 At this time, if the third switch SW3 and the on resistance of the fourth switch unit SW4 rsw3, RSW4, the analog output signal Ci, Cs and rsw3, the time constant due to the series connection of Rsw4 (Rsw3 + Rsw4) * Ci * Cs / It shows the transient characteristics depending on the (Ci + Cs). ここで、本発明の構成では第4のスイッチユニットSW4を構成するPMOSトランジスタ及びNMOSトランジスタをオンする際に、PMOSトランジスタのゲート端子を制御するクロックCK−Pのレベルをグランドレベルより低く、かつ、NMOSトランジスタのゲート端子を制御するクロックCK−Nのレベルを電源電圧レベルより高くすることで、第4のスイッチユニットSW4のオン抵抗Rsw4が、アナログ出力信号Voutのレベルに対して変化する変動幅が小さくなるよう調整することができるため、歪の発生を抑制することができる。 Here, when the configuration of the present invention to turn on the PMOS and NMOS transistors constituting the fourth switch unit SW4, the level of the clock CK-P for controlling the gate terminal of the PMOS transistor below ground level, and, by increasing the level of the clock CK-N for controlling the gate terminal of the NMOS transistor than the power supply voltage level, the on-resistance Rsw4 of the fourth switch unit SW4 is, the variation width that varies with respect to the level of the analog output signal Vout it is possible to adjust to be smaller, it is possible to suppress the occurrence of distortion.

また、新たなスイッチや素子を信号経路に追加することなく、また、デジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。 Furthermore, without adding a new switch or element in the signal path, and without affecting the response speed permitted in a digital-to-analog converter, it is possible to prevent the occurrence of distortion of the analog output signal.
つまり、図7に示したデジタル・アナログ変換器は、スイッチトキャパシタ型のデジタル・アナログ変換器であって、デジタル入力信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子Di(i=1〜N)と、複数の入力端子Diに対応して設けられた複数のサンプリング容量素子Csi(i=1〜N)を備えている。 That is, the digital-to-analog converter shown in FIG. 7 is a digital-to-analog converter of the switched capacitor type, a plurality of input terminals Di multiple bit signals constituting the digital input signal is input respectively (i = and 1 to N), and it includes a plurality of multiple provided in correspondence to the input terminal Di of the sampling capacitor element Csi (i = 1~N). サンプリング容量素子Csiは、対応する入力端子Diから入力されるビット信号の信号レベル(電圧Vref+またはVref−)に応じて第1基準電圧Vr1まで充電される。 Sampling capacitance element Csi is charged to the first reference voltage Vr1 according to the signal level of the bit signal inputted from the corresponding input terminals Di (voltage Vref + or Vref-). 複数のビット信号がそれぞれ入力される複数の入力端子Diに対応する複数のサンプリング容量素子Csiの一方の端子との間には、接続及び切断を切り替える第1のスイッチユニットSW1i(i=1〜N)が、また、第1基準電圧源Vr1とサンプリング容量素子Csiの他方の端子との間には、接続及び切断を切り替える第2のスイッチSW2が設けられており、各スイッチはMOSトランジスタにより構成されている。 Between the plurality of one terminal of the sampling capacitor element Csi corresponding to a plurality of input terminals Di multiple bit signals are input, the first switch unit SW1i for switching the connection and disconnection (i = 1 to N ) are also provided between the other terminal of the first reference voltage source Vr1 and the sampling capacitor element Csi, a second switch SW2 for switching the connection and disconnection are provided, each switch is constituted by MOS transistors ing.

また、デジタル・アナログ変換器は、サンプリング容量素子Csiの充電電圧に基づいてアナログ出力信号Voutを出力する演算増幅器(オペアンプ)を備えている。 The digital-to-analog converter comprises an operational amplifier (op amp) for outputting an analog output signal Vout based on the charging voltage of the sampling capacitor element Csi. 演算増幅器の反転入力端子にはサンプリング容量素子Csiが、演算増幅器の非反転入力端子には第2基準電圧源Vr2が印加される。 Inverting input sampling capacitor element Csi to the terminal of the operational amplifier, a second reference voltage source Vr2 is applied to the non-inverting input terminal of the operational amplifier. なお、第2基準電圧源Vr1は第1基準電圧源Vr2と同じ(Vr1=Vr2)でもよい。 Note that the second reference voltage source Vr1 good even identical (Vr1 = Vr2) with a first reference voltage source Vr2.

サンプリング容量素子Csiは、すべて同一の容量(Cs1=Cs2=…=CsN)を有することとしてもよいし、各サンプリング容量素子Csiの容量比がバイナリ比(2 i−1倍)となるような容量(Csi=2 i−1 Cs(i−1))を有することとしてもよい。 Sampling capacitance element Csi, all may be to have the same capacitance (Cs1 = Cs2 = ... = CsN ), capacitance such as capacitance ratio of the sampling capacitor element Csi is binary ratio (2 i-1 times) (Csi = 2 i-1 Cs (i-1)) may have a.
また、デジタル・アナログ変換器は、サンプリング容量素子Csiの一方の端子と演算増幅器の出力端子との間に設けられた第4のスイッチユニットSW4i(i=1〜N)、およびサンプリング容量素子Csiの他方の端子と演算増幅器の反転入力端子との間に設けられた第3のスイッチSW3を含んでいる。 The digital-to-analog converter, a fourth switch unit SW4i provided between the output terminal of one terminal and the operational amplifier of the sampling capacitor element Csi (i = 1 to N), and the sampling capacitor element Csi it includes a third switch SW3 provided between the inverting input terminal of the other terminal and the operational amplifier.

デジタル入力信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子Di、サンプリング容量素子Csi、第1のスイッチユニットSW1i、および第4のスイッチユニットSW4iはそれぞれ同じ数(N)ずつ備えている。 A plurality of input terminals Di multiple bit signals constituting the digital input signal are input, the sampling capacitor element Csi, first switch units SWIi, and fourth switching units SW4i is provided by each the same number (N) there.
第1のスイッチユニットSW1i(i=1〜N)を総称してSW1、第4のスイッチユニットSW4i(i=1〜N)を総称してSW4とし、具体的に説明する。 The first switch unit SW1i (i = 1~N) are collectively referred to as SW1, a fourth switch unit SW4i (i = 1~N) are collectively referred to as SW4, specifically described. 第1のスイッチユニットSW1及び第2のスイッチSW2が接続することにより、入力端子Diから入力されるビット信号の信号レベルに応じてサンプリング容量素子Csiが第1準電圧源Vr1まで充電される(第1期間)。 By the first switch unit SW1 and the second switch SW2 connects the sampling capacitor element Csi is charged to the first reference voltage source Vr1 according to the signal level of the bit signal inputted from the input terminal Di (the 1 period). 次に、第1のスイッチユニットSW1および第2のスイッチSW2が切断され、かつ、第3のスイッチSW3および第4スイッチユニットSW4が接続することにより、サンプリング容量素子Csiの充電電圧に基づいてアナログ出力信号Voutが変化する(第2期間)。 Next, the first switch unit SW1 and the second switch SW2 is disconnected, and the third switch SW3 and the fourth switch unit SW4 connects the analog output based on the charge voltage of the sampling capacitor element Csi signal Vout changes (second period). 第1期間と第2期間とは周期的に交互に行われる。 The first and second periods is periodically alternated. このように、本実施形態のデジタル・アナログ変換器1は積分型のデジタル・アナログ変換器を構成している。 Thus, digital-to-analog converter 1 of this embodiment constitutes an integral type digital-to-analog converter.

第2期間において、第3のスイッチSW3、第4スイッチユニットSW4、サンプリング容量素子Csi及び積分容量素子Ciは直列に接続され、閉ループを形成している。 In the second period, the third switch SW3, the fourth switch unit SW4, the sampling capacitor element Csi and integrating capacitor Ci are connected in series to form a closed loop. 第3のスイッチSW3を構成するMOSトランジスタのオン抵抗をRsw3、および第4のスイッチユニットSW4を構成する全てのMOSトランジスタの合成オン抵抗をRsw4とすると、閉ループの時定数は(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)となり、アナログ出力信号Voutはこの閉ループの時定数に依存した過渡特性を示す。 When the third RSW4 the combined ON-resistance of all the MOS transistors of the on-resistance of the MOS transistors constituting rsw3, and the fourth switch unit SW4 constituting the switch SW3, the time constant of the closed loop (Rsw3 + Rsw4) * Ci * Cs / (Ci + Cs), and the analog output signal Vout shows the transient characteristics which depends on the time constant of the closed loop.

ここで、第4のスイッチユニットSW4を構成するMOSトランジスタのオン抵抗Rsw4についてより詳しく説明する。 Here, it will be described in more detail on resistance Rsw4 of MOS transistors constituting the fourth switch unit SW4. 第4のスイッチユニットSW4は、PMOSトランジスタとNMOSトランジスタとで構成される。 Fourth switch unit SW4 is composed of a PMOS transistor and an NMOS transistor. これらのMOSトランジスタは、制御端子であるゲート端子と主端子であるソース端子又はドレイン端子間の電圧がMOSトランジスタの閾値電圧を超えて高くなるほどオン抵抗値が低くなる特性(オン抵抗値の電圧依存性)を有している。 These MOS transistors, the voltage dependence of the gate terminal and the higher the on-resistance becomes higher than the threshold voltage of voltage MOS transistor between the source terminal or the drain terminal is the main terminal is lower characteristic (ON resistance is controlled terminals have sex). 従って、本実施例の第2期間において、第4のスイッチユニットSW4が接続された状態では、第4のスイッチユニットSW4を構成するMOSトランジスタのソース端子及びドレイン端子がアナログ出力信号Voutの電位となるため、オン抵抗値がアナログ出力信号Voutの電位に依存して変化する。 Accordingly, in the second period of this embodiment, in the state where the fourth switch unit SW4 is connected, a source terminal and the drain terminal of the MOS transistor constituting the fourth switch unit SW4 is the potential of the analog output signal Vout Therefore, the on resistance value changes depending on the voltage of the analog output signal Vout.

さらに、第4のスイッチユニットSW4のオン抵抗Rsw4について詳しく説明する。 Furthermore, it will be described in detail on resistance Rsw4 of the fourth switch unit SW4. 第4のスイッチユニットSW4を構成するPMOSトランジスタ及びNMOSトランジスタの閾値電圧をそれぞれVth_PおよびVth_Nとし、本実施例の第2期間におけるPMOSトランジスタ及びNMOSトランジスタのゲート端子の電位をVG_P及びVG_Nとすると、第4のスイッチユニットSW4を構成するMOSトランジスタのソース(ドレイン)端子の電位であるアナログ出力信号Voutの電位が、VG_P−Vth_P、およびVG_N−Vth_Nに近づいたとき、図5の“c”及び“a”に示すように、急激にオン抵抗値が高くなる特性を持っており、この特性によって、オン抵抗Rsw4の変動幅が大きくなっている。 When the threshold voltage of the PMOS and NMOS transistors constituting the fourth switch unit SW4 respectively with Vth_P and VTH_N, the potential of the gate terminal of the PMOS transistor and NMOS transistor in the second term of this embodiment and VG_P and VG_n, the the potential of the analog output signal Vout is the potential of the source (drain) terminal of the MOS transistor constituting the fourth switch unit SW4 is, when approached VG_P-Vth_P, and VG_n-VTH_N, in FIG. 5 "c" and "a as shown in "has a rapid on-resistance becomes high characteristic, this characteristic, the variation width of the on-resistance Rsw4 is increased.

一方、第3スイッチSW3を構成するMOSトランジスタのオン抵抗Rsw3については、本実施形態の第2期間において、第3スイッチSW3を構成するMOSトランジスタのソース端子及びドレイン端子の電位が信号レベルによって変化しないため、オン抵抗値は一定の値となる。 On the other hand, the on-resistance Rsw3 of the MOS transistor constituting the third switch SW3, the second term of this embodiment, the potential of the source terminal and the drain terminal of the MOS transistor constituting the third switch SW3 is not changed by the signal level Therefore, the on-resistance value becomes a constant value.
閉ループの時定数は(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)であり、Rsw4がアナログ出力信号Voutの電位に依存して変化することに伴って、閉ループの時定数も変化し、アナログ出力信号Voutの過渡特性はVoutの電位に依存して変化し、歪の発生につながる。 The time constant of the closed loop is (Rsw3 + Rsw4) * Ci * Cs / (Ci + Cs), along with that RSW4 changes depending on the voltage of the analog output signal Vout, also changes the time constant of the closed loop, the analog output signal Vout transient characteristics vary depending on the Vout potential, leading to generation of distortion.

本実施例では、クロックを発生するコントロールクロック発生器11の内部の、第4のスイッチユニットSW4の制御クロック発生回路に、図8に示すような第1のレベル調整回路13a及び第2のレベル調整回路13bを備えている。 In this embodiment, the internal control clock generator 11 for generating a clock, a control clock generating circuit of the fourth switch unit SW4, the first level adjusting circuit as shown in FIG. 8 13a and the second level adjustment and a circuit 13b. 第1のレベル調整回路13aは、本実施例の第2期間における第4のスイッチユニットSW4を構成するPMOSのゲート端子のレベルVG_P、すなわち、制御クロックCK−Pの"L"レベルを調整する回路であり、第2のレベル調整回路13bは、本実施例の第2期間における第4のスイッチユニットSW4を構成するNMOSトランジスタのゲート端子のレベルVG_N、すなわち、制御クロックCK−Nの"H"レベルを調整する回路である。 First level adjustment circuit 13a, the level of the PMOS of the gate terminal constituting the fourth switch unit SW4 in the second period of the present embodiment VG_p, i.e., circuits for adjusting the "L" level of the control clock CK-P , and the second level adjusting circuit 13b, the level VG_N gate terminal of the NMOS transistor constituting the fourth switch unit SW4 in the second period of this embodiment, i.e., "H" level of the control clock CK-N it is a circuit to adjust.

図9(a),(b)は、図8に示した制御クロック発生回路において、第1のレベル調整回路を示す図である。 Figure 9 (a), (b), in the control clock generating circuit shown in FIG. 8 is a diagram showing a first level adjusting circuit. 図9(a)はCK4'="L"の場合で、図9(b)はCK4'="H"の場合を示している。 9 (a) is 'in the case of = "L", FIG. 9 (b) CK4' CK4 shows the case of a = "H".
図8に示すCK4'とは、本実施例の第2期間において"H"レベルとなるクロックであり、図9に示す第1のレベル調整回路13aには、CK4'を反転したクロックCK4N'が入力される。 'A, a clock becomes "H" level in the second period of this embodiment, the first level adjusting circuit 13a shown in FIG. 9, CK4' CK4 shown in FIG. 8 clock CK4N 'obtained by inverting the It is input. 第1のレベル調整回路13aは、入力CK4N'と接続される容量素子CP、容量素子CPの他方の端子CKP'と第3の基準電圧Vr3との接続及び切断を切り替えるスイッチ、容量素子CPの他方の端子CKP'と出力端CK−Pとの接続及び切断を切り替えるスイッチ、出力端CK−Pと電源電圧VDDとの接続及び切断を切り替えるスイッチを備えている。 First level adjustment circuit 13a, a switch for switching the connection and disconnection of the 'capacitance element CP which is connected to the other terminal CKP of the capacitor CP' input CK4N and the third reference voltage Vr3, the other of the capacitor CP It comprises a switch for switching the connection and disconnection between the terminal CKP 'and the output terminal CKP, a switch for switching the connection and disconnection between the output terminal CKP and the power supply voltage VDD. 第3の基準電圧Vr3のレベルは電源電圧VDD以下とする。 Level of the third reference voltage Vr3 is less supply voltage VDD.

図9(a)に本実施例の第2期間以外のCK4'が"L"となる期間の状態を示す。 Figure 9 (a) to CK4 other than the second period of the present embodiment 'indicates the state of the period of the "L". このとき、入力CK4N'は"H"レベル、すなわち、電源電圧VDDのレベルとなる。 At this time, the input CK4N 'is "H" level, that is, the level of the power supply voltage VDD. この間、容量素子CPの他方の端子CKP'と第3の基準電圧Vr3とが接続され、容量素子CPの両端にはVDD−Vr3の電位差が生じる。 During this time, is connected to the other terminal CKP 'of the capacitor CP and the third reference voltage Vr3, the both ends of the capacitor element CP occurs potential difference between VDD-Vr3. また、出力端CK−Pは、容量素子CPの他方の端子CKP'とは切断されて電源電圧VDDと接続されており、VDDのレベルを出力する。 The output terminal CKP is the other terminal CKP 'of the capacitor CP is cut and connected to the power supply voltage VDD, and outputs the level of VDD.

次に、図9(b)に本実施例の第2期間のCK4'が"H"となる期間の状態を示す。 Next, the CK4 'of the second term of this embodiment in Figure 9 (b) shows the state of the period to "H". このとき、入力CK4N'は"L"レベル、すなわち、グランドVSSのレベルとなる。 At this time, the input CK4N 'is "L" level, that is, the level of the ground VSS. このとき、容量素子CPの他方の端子CKP'と第3の基準電圧Vr3、および、出力端CK−Pと電源電圧VDDとは切断され、容量素子CPの他方の端子CKP'と出力端CK−Pとが接続される。 At this time, the other terminal CKP 'and the third reference voltage Vr3, and the output terminal CKP and the power supply voltage VDD is disconnected, the other terminal CKP of the capacitor CP' of the capacitor CP and the output terminal CK- and a P are connected. ここで、容量素子CPの電荷は理想的には保持されるため、CKP'はVSS−(VDD−Vr3)のレベルとなる。 Since the charge of the capacitor CP is that ideally is held, CKP 'is the level of VSS- (VDD-Vr3). したがって、出力端CK−PはグランドVSSのレベルより低いVSS−(VDD−Vr3)のレベルを出力する。 Accordingly, the output terminal CK-P outputs a level lower than the level of the ground VSS VSS- (VDD-Vr3).

以上のように、第1のレベル調整回路13aは、第4のスイッチユニットSW4を構成するPMOSトランジスタのゲート端子を制御するクロックCK−Pの"H"レベルを電源電圧VDDのレベルで出力し、"L"レベルをグランドVSSのレベルより低いレベルで出力する機能を有している。 As described above, the first level adjusting circuit 13a outputs a "H" level of the clock CK-P for controlling the gate terminal of the PMOS transistor constituting the fourth switch unit SW4 in level of the power supply voltage VDD, and to output at "L" lower than the level of the ground VSS level level. なお、図9は、第1のレベル調整回路13aの一例であり、同様の機能を有する他の回路で第1のレベル調整回路を構成することとしてもよい。 Incidentally, FIG. 9 is an example of a first level adjusting circuit 13a, it is also possible to configure the first level adjusting circuit by another circuit having the same function.

図10(a),(b)は、図8に示した制御クロック発生回路において、第2のレベル調整回路を示す図で、図10(a)はCK4'="L"の場合で、図10(b)はCK4'="H"の場合を示している。 Figure 10 (a), (b), in the control clock generating circuit shown in FIG. 8, a diagram showing a second level adjusting circuit, in the case of FIG. 10 (a) CK4 '= "L", Fig. 10 (b) shows the case of CK4 '= "H".
図8に示す第2のレベル調整回路13bには、本実施例の第2期間において"H"レベルとなるクロックCK4'が入力される。 The second level adjusting circuit 13b shown in FIG. 8, in the second period of the present embodiment "H" becomes level clock CK4 'is input. 第2のレベル調整回路13bは、入力CK4'と接続される容量素子CN、容量素子CNの他方の端子CKN'と第4の基準電圧Vr4との接続及び切断を切り替えるスイッチ、容量素子CPの他方の端子CKN'と出力端CK−Nとの接続及び切断を切り替えるスイッチ、出力端CK−NとグランドVSSとの接続及び切断を切り替えるスイッチを備えている。 Second level adjustment circuit 13b, a switch for switching the connection and disconnection of the 'capacitance element CN connected to the other terminal CKN of the capacitor CN' input CK4 and fourth reference voltage Vr4, the other of the capacitor CP It comprises a switch for switching the connection and disconnection between the terminal CKN 'and the output terminal CKN, a switch for switching the connection and disconnection between the output terminal CKN and the ground VSS. 第4の基準電圧Vr4のレベルはグランドVSSのレベル以上とする。 Level of the fourth reference voltage Vr4 shall be above the level of the ground VSS.

図10(a)に本実施例の第2期間以外のCK4'が"L"となる期間の状態を示す。 Figure 10 (a) CK4 other than the second period of this example 'indicates the state of the period of the "L". このとき、入力CK4'はグランドVSSのレベルとなる。 At this time, the input CK4 'is the level of the ground VSS. この間、容量素子CNの他方の端子CKN'と第4の基準電圧Vr4とが接続され、容量素子CNの両端にはVr4−VSSの電位差が生じる。 During this time, the other terminal CKN 'of the capacitor CN and a fourth reference voltage Vr4 is connected to both ends of the capacitor CN occurs potential difference Vr4-VSS. また、出力端CK−Nは、容量素子CNの他方の端子CKN'とは切断されてグランドVSSと接続されており、VSSのレベルを出力する。 The output terminal CKN is the other terminal CKN 'of the capacitor CN is connected to a cut in the ground VSS, and outputs a level of VSS.

次に、図10(b)に本実施例の第2期間のCK4'が"H"となる期間の状態を示す。 Next, the CK4 'of the second term of this embodiment in FIG. 10 (b) shows the state of period to "H". このとき、入力は電源電圧VDDのレベルとなる。 In this case, the input is a level of power supply voltage VDD. このとき、容量素子CNの他方の端子CKN'と第4の基準電圧Vr4、および、出力端CK−NとグランドVSSとは切断され、容量素子CNの他方の端子CKN'と出力端CK−Nとが接続される。 At this time, the other terminal CKN 'and the fourth reference voltage Vr4, and are cleaved from the output end CKN and the ground VSS, the other terminal CKN of the capacitor CN' of the capacitor CN and the output terminal CKN door is connected. ここで、容量素子CNの電荷は理想的には保持されるため、CKN'はVDD+(Vr4−VSS)のレベルとなる。 Since the charge of the capacitor CN is that ideally is held, CKN 'is the level of VDD + (Vr4-VSS). したがって、出力端CK−Nは電源電圧VDDのレベルより高いVDD+(Vr4−VSS)のレベルを出力する。 Accordingly, the output terminal CK-N outputs a level of VDD + higher than the level of the power supply voltage VDD (Vr4-VSS).

以上のように、第2のレベル調整回路13bは、第4のスイッチユニットSW4を構成するNMOSトランジスタのゲート端子を制御するクロックCK−Nの"L"レベルをグランドVSSのレベルで出力し、"H"レベルを電源電圧VDDのレベルより高いレベルで出力する機能を有している。 As described above, the second level adjustment circuit 13b outputs the "L" level of the clock CK-N for controlling the gate terminal of the NMOS transistor constituting the fourth switch unit SW4 at the level of the ground VSS, " and to output at a higher level of the power supply voltage VDD level H "level. なお、図10は、第2のレベル調整回路の一例であり、同様の機能を有する他の回路で第2のレベル調整回路を構成することとしてもよい。 Incidentally, FIG. 10 is an example of a second level adjusting circuit, it is also possible to configure the second level adjusting circuit by another circuit having the same function.

図7に示したコントロールクロック発生器11の内部の、第4のスイッチユニットSW4の制御クロック発生回路には、第1のレベル調整回路13aのみを備え、PMOSトランジスタのゲート端子のレベルVG_Pのみをグランドレベルより低くし、NMOSトランジスタのゲート端子のレベルVG_Nは電源電圧レベルとしてもよい。 Internal control clock generator 11 shown in FIG. 7, the control clock generating circuit of the fourth switch unit SW4, with only the first level adjusting circuit 13a, the ground only level VG_P the gate terminal of the PMOS transistor lower than the level, the level VG_N gate terminal of the NMOS transistor may be a power supply voltage level. あるいは、第2のレベル調整回路13bのみを備え、PMOSトランジスタのゲート端子のレベルVG_Pはグランドレベルにしておき、NMOSトランジスタのゲート端子のレベルVG_Nのみを電源電圧レベルより高くすることとしてもよい。 Alternatively, with only the second level adjustment circuit 13b, the level VG_P gate terminal of the PMOS transistor leave the ground level, it is also possible to increase only the level VG_N the gate terminal of the NMOS transistor than the power supply voltage level. あるいは、第1のレベル調整回路及び第2のレベル調整回路の両方とも備え、PMOSトランジスタのゲート端子のレベルVG_Pをグランドレベルより低く、かつ、NMOSトランジスタのゲート端子のレベルVG_Nを電源電圧レベルより高くすることとしてもよい。 Alternatively, with both the first level adjusting circuit and a second level adjusting circuit, below ground level the level VG_P gate terminal of the PMOS transistor, and a high level VG_N gate terminal of the NMOS transistor than the power supply voltage level it is also possible to be.

図11(a),(b)は、図10(a),(b)に示したMOSトランジスタのコントロールクロック波形を示す図である。 Figure 11 (a), (b) is, FIG. 10 (a), the diagrams illustrating a control clock waveform MOS transistor shown in (b). 一例として、PMOSトランジスタのゲート端子のレベルVG_Pをグランドレベルより低く、かつ、NMOSトランジスタのゲート端子のレベルVG_Nを電源電圧レベルより高くした場合を示している。 As an example, below ground level the level VG_P gate terminal of the PMOS transistor, and shows a case where the level VG_N gate terminal of the NMOS transistor is higher than the power supply voltage level. 上述したように、アナログ出力信号Voutの電位がVG_P−Vth_P、および、VG_N−Vth_Nに近づいたとき、第4のスイッチユニットSW4のオン抵抗Rsw4は急激に高くなる。 As described above, the potential of the analog output signal Vout VG_P-Vth_P, and, when approached VG_n-VTH_N, the on-resistance Rsw4 of the fourth switch unit SW4 is rapidly increased.

図12は、容量素子Csと出力端子Voutとを接続するスイッチSW4を構成するMOSトランジスタのオン抵抗値Rsw4の変化をグラフに示す図である。 Figure 12 is a graph showing changes in the on-resistance Rsw4 of MOS transistors constituting the switch SW4 to connect the output terminal Vout and the capacitive element Cs in the graph. ここで、本実施例においては、従来技術よりもVG_Pをより低いレベルに、VG_Nをより高いレベルにすることで、図12に示した“a”及び“c”に示すように、急激にオン抵抗値が高くなる点をアナログ信号出力Voutの最大振幅範囲外にシフトさせ、アナログ信号出力Voutの最大振幅範囲内でのオン抵抗Rsw4の変動幅を小さく抑制することができる。 In the present embodiment, the lower level of VG_P than the prior art, by the VG_N to a higher level, as shown in "a" and "c" shown in FIG. 12, rapidly on the point at which the resistance value increases to shift out the maximum amplitude range of the analog signal output Vout, it is possible to reduce suppress the variation width of the on-resistance Rsw4 within the maximum amplitude ranges of the analog signal output Vout.

図13は、図12に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。 13, the on-resistance value Rsw4 the maximum value of the MOS transistor shown in FIG. 12 "a", in the state of minimum "b", a diagram shown in the graph by expanding the transient characteristics of the output terminal Vout. これにより、図13に示すように、アナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。 Thus, it is possible, as shown in FIG. 13, to suppress a change depending on the on-resistance Rsw4 analog signal output Vout, to suppress the occurrence of distortion.
つまり、図13に示した曲線La、曲線Lbから明らかなように、曲線La、曲線Lbとの間に生じる長さd1は、図6に示したデジタル−アナログ変換器100の曲線La、曲線Lbとの間に生じる長さdよりも短くなっている。 In other words, the curve La shown in FIG. 13, as is apparent from the curve Lb, the curve La, the length d1 occurring between the curves Lb is digital shown in FIG. 6 - analog converter 100 curves La, the curve Lb It is shorter than the length d occurring between the. したがって、本実施例は、オン抵抗値Rsw4の変化によるアナログ出力信号の過渡特性の変化を抑制し、歪の発生を抑制することができる。 Accordingly, this embodiment can suppress the variation of the transient characteristics of the analog output signal due to the change in the on-resistance RSW4, it is possible to suppress the occurrence of distortion.

また、本実施例において、演算増幅器12の出力端子と反転入力端子との間に積分用容量素子260を設けないこととしてもよい。 Further, in this embodiment, it is also possible without the integrating capacitive element 260 between the output terminal of the operational amplifier 12 and the inverting input terminal. その場合、サミングノードスイッチ230を抵抗に置き換えてもよい。 In that case, it may be replaced by summing node switch 230 to resistor.
このように、本実施例は、第4のスイッチユニットSW4のゲート端子、および、コントロールクロック発生器11の内部の第4のスイッチユニットSW4の制御クロック発生回路のみをグランドレベルより低いレベル、あるいは、電源電圧レベルより高いレベルで動作させ、それ以外の回路については従来と同様にグランドレベル、あるいは、電源電圧レベルで動作させる手法であり、新たなスイッチや素子を信号伝達経路に追加することなく歪の発生を防止することが可能である。 Thus, this embodiment, the gate terminal of the fourth switch unit SW4, and controls the clock generator 11 inside the fourth control clock generating circuit only lower levels than the ground level of the switch unit SW4 of or, It is operated at higher than the power supply voltage level level, similarly to the conventional ground level for other circuits or a method for operating at a power supply voltage level, distortion without adding a new switch or element signal transduction pathways it is possible to prevent the occurrence. また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。 Further, without giving an adverse effect on the response speed permitted in a digital-to-analog converter, it is possible to prevent the occurrence of distortion of the analog output signal.

図14は、本発明に係るデジタル・アナログ変換器の実施例2を説明するための回路構成図である。 Figure 14 is a circuit diagram for explaining an embodiment 2 of the digital-to-analog converter according to the present invention. 図中符号21はコントロールクロック発生器、22は演算増幅器を示している。 Reference numeral 21 is a control clock generator, 22 denotes an operational amplifier. なお、図7に示した構成要素と同じ機能を有する構成要素には同等の符号を付してある。 Constituent elements having the same functions as the components shown in FIG. 7 are denoted by the same reference numerals.
本発明に係るデジタル・アナログ変換器300(300A,300B)は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。 Digital-to-analog converter 300 (300A, 300B) according to the present invention is a digital-to-analog converter capable of suppressing the generation of distortion of the analog output signal by the on resistance of the switch.

複数の入力端子D1a乃至DNa,D1b乃至DNbは、デジタル信号を構成する複数のビット信号がそれぞれ入力される。 A plurality of input terminals D1a through DNa, D1b to DNb a plurality of bit signals constituting the digital signal is input, respectively. また、複数のサンプリング容量素子部350a,350b(Csa,Csb)は、複数の入力端子D1a乃至DNa,D1b乃至DNbに対応して設けられている。 Further, a plurality of sampling capacitors element 350a, 350b (Csa, Csb) are provided corresponding to the plurality of input terminals D1a through DNa, D1b to DNb.
また、複数の第1のスイッチユニット310a,310b(SW1a,SW1b)は、複数のサンプリング容量素子部Csa,Csbの一方の端子と対応する複数の入力端子D1a乃至DNa,D1b乃至DNbとの接続及び切断を切り替える。 Further, the plurality of first switch units 310a, 310b (SW1a, SW1b) a plurality of sampling capacitors element Csa, a plurality of input terminals corresponding to the one terminal of the Csb D1a to DNa, connection between D1b through DNb and switch the cutting. また、複数の第2のスイッチ320a,320b(SW2a,SW2b)は、複数のサンプリング容量素子部Csa,Csbの他方の端子と基準電圧源Vr1a,Vr1bとの接続及び切断を切り替える。 Further, the plurality of second switches 320a, 320b (SW2a, SW2b) comprises a plurality of sampling capacitors element Csa, the other terminal and a reference voltage source Vr1a of Csb, the connection and disconnection of the Vr1b switch.

また、演算増幅器22は、非反転入力端子(+)又は反転入力端子(−)に基準電圧源Vr1a,Vr1bが印加される。 The operational amplifier 22 has a non-inverting input terminal (+) or the inverting input terminal (-) to a reference voltage source Vr1a, VR1B is applied.
また、複数の第3のスイッチ330a,330b(SW3a,SW3b)は、第1のスイッチユニットSW1a,SW1bの切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子部Csa,Csbの他方の端子と演算増幅器22の反転入力端子(−)との接続及び切断並びに複数のサンプリング容量素子部Csa,Csbの他方の端子と積分容量素子Ciの一方の端子との接続及び切断を切り替える。 Further, the plurality of third switches 330a, 330b (SW3a, SW3b) includes a first switch unit SW1a, depending on the cutting and connection of the switching of SW1b, a plurality of sampling capacitors element Csa, the other terminal of Csb inverting input terminal of the operational amplifier 22 (-) and the connection and disconnection, as well as a plurality of sampling capacitors element Csa, switches the connection and disconnection between the other terminal of the Csb and one terminal of the integrating capacitor Ci.

また、複数の第4のスイッチユニット340a,340b(SW4a,SW4b)は、複数のサンプリング容量素子部Csa,Csbの一方の端子の相互の接続及び切断並びに複数のサンプリング容量素子部Csa,Csbの一方の端子と演算増幅器22の出力端子との接続及び切断並びに複数のサンプリング容量素子部Csa,Csbと複数の積分容量素子Cia,Cibの他方の端子との接続及び切断を切り替える。 Further, the plurality of fourth switch units 340a, 340b (SW4a, SW4b) a plurality of sampling capacitors element Csa, connecting mutual one terminal of the Csb and cutting as well as a plurality of sampling capacitors element Csa, one of Csb switch terminal and connection between the output terminal of the operational amplifier 22 and cutting and a plurality of sampling capacitors element Csa, Csb and a plurality of integrating capacitor Cia, the connection and disconnection between the other terminal of the Cib.

また、コントロールクロック発生器21は、第1のスイッチユニットSW1a,SW1bと第2のスイッチSW2a,SW2bと第3のスイッチSW3a,SW3b及び第4のスイッチユニットSW4a,SW4bとを制御するためのクロックを発生する。 The control clock generator 21, a first switch unit SW1a, SW1b and second switches SW2a, SW2b and third switches SW3a, SW3b and fourth switch units SW4a, a clock for controlling the SW4b Occur.
第4のスイッチユニットSW4a,SW4bを構成するPMOSトランジスタ及びNMOSトランジスタを制御する2つのクロックCK−P,CK−Nについて、それぞれ"L"レベル及び"H"レベルの電位を調節する。 Fourth switch unit SW4a, 2 single clock CK-P for controlling the PMOS transistors and NMOS transistors constituting the SW4b, the CK-N, to adjust the potentials of "L" level and the "H" level.

図14に示されるように、本実施例におけるデジタル・アナログ変換器が上述した実施例2と異なる点は、演算増幅器が差動演算増幅器とされ、2つの入力端子のそれぞれに、実施例1と同様の充電電圧が入力されるように構成されることである。 As shown in FIG. 14, Example 2 differs in that the digital-to-analog converter described above in this embodiment, the operational amplifier is a differential operational amplifier, to each of the two input terminals, as in Example 1 it is that the same charging voltage is configured to be inputted. 具体的には、差動演算増幅器の反転入力端子には、実施例1と同様の構成(図14において各符号にaを付加して表示する)により、デジタル入力信号を構成するビット信号Diaに応じてサンプリング容量素子Csiaの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Vout+が出力される。 Specifically, the inverting input terminal of the differential operational amplifier, the arrangement as in Example 1 (by adding a display to the respective reference numerals in FIG. 14), the bit signal Dia constituting the digital input signal depending charging voltage of the sampling capacitor element Csia is input, a non-inverting non-inverting analog output signal from the output terminal Vout + of the differential operational amplifier is output. また、差動演算増幅器の非反転入力端子にも実施例1と同様の構成(図14において各符号にbを付加して表示する)により、反転入力端子側と同一のビット信号Dibに応じてサンプリング容量素子Csibの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Vout−が出力される。 Also, the non-inverting similar configuration as Example 1 to the input terminal of the differential operational amplifier (by adding b to display for each code in FIG. 14), according to the same bit signal Dib inverting input terminal side charging voltage of the sampling capacitor element Csib is inputted, inverted from the inverted output terminal the analog output signal Vout- is the output of the differential operational amplifier.

このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。 Thus, by configuring the fully differential digital-to-analog converter, it is possible to remove common mode noise, it is possible to perform digital-to-analog converter with higher accuracy.
本実施例において、クロックを発生するコントロールクロック発生器22の内部の、第4のスイッチユニットSW4a,SW4bの制御クロック発生回路に、実施例2と同様の図8に示すような第1のレベル調整回路及び第2のレベル調整回路を備えている。 In this embodiment, the internal control clock generator 22 for generating a clock, a fourth switch unit SW4a, the control clock generating circuit of SW4b, the first level adjustment as shown in the same Figure 8 and Example 2 and a circuit and a second level adjusting circuit. 第1のレベル調整回路は、本実施例の第2期間における第4のスイッチユニットSW4a,SW4bを構成するPMOSのゲート端子のレベルVG_P、すなわち、制御クロックCK−Pの"L"レベルを調整する回路であり、第2のレベル調整回路は、本実施例の第2期間における第4のスイッチユニットSW4a,SW4bを構成するNMOSトランジスタのゲート端子のレベルVG_N、すなわち、制御クロックCK−Nの"H"レベルを調整する回路である。 The first level adjusting circuit, a fourth switch unit SW4a in the second period of this embodiment, the level of the PMOS of the gate terminal constituting the SW4b VG_p, i.e., to adjust the "L" level of the control clock CK-P a circuit, the second level adjustment circuit, a fourth switch unit SW4a in the second period of this embodiment, the level of the gate terminal of the NMOS transistor constituting the SW4b VG_n, i.e., "H control clock CK-N "level is a circuit for adjusting the.

第1のレベル調整回路は、第4のスイッチユニットSW4a,SW4bを構成するPMOSトランジスタのゲート端子を制御するクロックCK−Pの"H"レベルを電源電圧VDDのレベルで出力し、"L"レベルをグランドVSSのレベルより低いレベルで出力する機能を有する図9に示したような回路で構成してもよいし、同様の機能を有する他の回路で構成してもよい。 The first level adjusting circuit, a fourth switch unit SW4a, outputs "H" level of the clock CK-P for controlling the gate terminal of the PMOS transistor constituting the SW4b at the level of the power supply voltage VDD, "L" level it may be constituted by the circuit shown in FIG. 9 having the function of outputting at lower than the level of the ground VSS level, may be formed by other circuit having similar functions.

第2のレベル調整回路は、第4のスイッチユニットSW4a,SW4bを構成するNMOSトランジスタのゲート端子を制御するクロックCK−Nの"L"レベルをグランドVSSのレベルで出力し、"L"レベルを電源電圧VDDのレベルより高いレベルで出力する機能を有する図10に示したような回路で構成してもよいし、同様の機能を有する他の回路で構成してもよい。 Second level adjustment circuit, a fourth switch unit SW4a, outputs "L" level of the clock CK-N for controlling the gate terminal of the NMOS transistor constituting the SW4b at the level of the ground VSS, a "L" level may be constituted by the circuit shown in FIG. 10 having a function of outputting the power supply voltage VDD level higher than the level of, it may be formed by other circuit having similar functions.

図14に示したコントロールクロック発生器22の内部の、第4のスイッチユニットSW4a,SW4bの制御クロック発生回路には、第1のレベル調整回路のみを備え、PMOSトランジスタのゲート端子のレベルVG_Pのみをグランドレベルより低くし、NMOSトランジスタのゲート端子のレベルVG_Nは電源電圧レベルとしてもよい。 Internal control clock generator 22 shown in FIG. 14, a fourth switch unit SW4a, the control clock generating circuit of SW4b, with only the first level adjusting circuit, only level VG_P the gate terminal of the PMOS transistor lower than the ground level, the level VG_N gate terminal of the NMOS transistor may be a power supply voltage level. あるいは、第2のレベル調整回路のみを備え、PMOSトランジスタのゲート端子のレベルVG_Pはグランドレベルにしておき、NMOSトランジスタのゲート端子のレベルVG_Nのみを電源電圧レベルより高くすることとしてもよい。 Alternatively, with only the second level adjustment circuit, the level VG_P gate terminal of the PMOS transistor leave the ground level, it is also possible to increase only the level VG_N the gate terminal of the NMOS transistor than the power supply voltage level. あるいは、第1のレベル調整回路及び第2のレベル調整回路の両方とも備え、PMOSトランジスタのゲート端子のレベルVG_Pをグランドレベルより低く、かつ、NMOSトランジスタのゲート端子のレベルVG_Nを電源電圧レベルより高くすることとしてもよい。 Alternatively, with both the first level adjusting circuit and a second level adjusting circuit, below ground level the level VG_P gate terminal of the PMOS transistor, and a high level VG_N gate terminal of the NMOS transistor than the power supply voltage level it is also possible to be.

本実施例においては、従来技術よりもVG_Pをより低い電位に、VG_Nをより高い電圧にすることで、図12に示した“a”及び“c”に示すように、急激にオン抵抗値が高くなる点をアナログ信号出力Voutの最大振幅範囲外にシフトさせ、アナログ信号出力Voutの最大振幅範囲内でのオン抵抗Rsw4の変動幅を小さく抑制することができる。 In the present embodiment, the lower potential VG_P than the prior art, by a higher voltage VG_n, as shown in "a" and "c" shown in FIG. 12, rapidly on resistance higher point was shifted out of the maximum amplitude range of the analog signal output Vout, it is possible to reduce suppress the variation width of the on-resistance Rsw4 within the maximum amplitude ranges of the analog signal output Vout. これにより、アナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。 This suppresses a change depending on the on-resistance Rsw4 analog signal output Vout, it is possible to suppress the occurrence of distortion.

このように、本実施例は、第4のスイッチユニットSW4a,SW4bのゲート端子及びコントロールクロック発生器の内部の第4のスイッチユニットSW4の制御クロック発生回路のみをグランドレベルより低いレベル、あるいは、電源電圧レベルより高いレベルで動作させ、それ以外の回路については従来と同様にグランドレベル、あるいは、電源電圧レベルで動作させる手法であり、新たなスイッチや素子を信号伝達経路に追加することなく歪の発生を防止することが可能である。 Thus, this embodiment, the fourth switch unit SW4a, SW4b gate terminal and control the clock generator inside the fourth control clock generating circuit only lower levels than the ground level of the switch unit SW4 Alternatively, the power supply It is operated at a higher voltage level level, similarly to the conventional ground level for other circuits or a method for operating at a power supply voltage level, distortion without adding a new switch or element signal transduction pathways it is possible to prevent the occurrence. また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。 Further, without giving an adverse effect on the response speed permitted in a digital-to-analog converter, it is possible to prevent the occurrence of distortion of the analog output signal.

1,11,21 コントロールクロック発生器(第1乃至4スイッチ制御クロック発生回路) 1, 11, 21 control the clock generator (first to fourth switch control clock generating circuit)
2,12,22 演算増幅器13a(LVLSFT1) CK−Pの"L"レベル調整回路13b(LVLSFT2) CK−Nの"H"レベル調整回路100,200,300A,300B デジタル・アナログ変換器110,210(SW1)、310a(SW1a)、310b(SW1b) 第1スイッチユニット120,220(SW2),320a(SW2a),320b(SW2b) 第2スイッチ130,230(SW3),330a(SW3a),330b(SW3b) 第3スイッチ140,240(SW4),340a(SW4a),340b(SW4b) 第4スイッチユニット151乃至15N,151乃至25N,351a乃至35Na,351b乃至351b(Csi、Csia、Csib (i=1〜N) サンプリング容量素 2,12,22 operational amplifier 13a (LVLSFT1) of CK-P of "L" level adjusting circuit 13b (LVLSFT2) CK-N "H" level adjusting circuit 100,200,300A, 300B digital-to-analog converter 110 and 210 (SW1), 310a (SW1a), 310b (SW1b) first switch unit 120,220 (SW2), 320a (SW2a), 320b (SW2b) second switch 130,230 (SW3), 330a (SW3a), 330b ( SW3b) third switch 140,240 (SW4), 340a (SW4a), 340b (SW4b) fourth switch unit 151 to 15N, 151 to 25 N, 351a to 35 nA, 351b to 351b (Csi, Csia, Csib (i = 1 ~N) the sampling capacitor element 150,250(Cs),350a(Csa),350b(Csb) 全サンプリング容量素子160,260(Ci),360a(Cia),360b(Cib) 積分容量素子Vr1 第1基準電圧源Vr2 第2基準電圧源Di、Dia、Dib (i=1〜N) 複数のビット信号(デジタル入力信号) 150,250 (Cs), 350a (Csa), 350b (Csb) total sampling capacitor element 160,260 (Ci), 360a (Cia), 360b (Cib) integrating capacitor Vr1 first reference voltage source Vr2 second reference voltage sources Di, Dia, Dib (i = 1~N) a plurality of bit signals (digital input signal)
Rsw3、Rsw3a、Rsw3b 第3スイッチの合成オン抵抗Rsw4、Rsw4a、Rsw4b 第4スイッチの合成オン抵抗CK1 第1スイッチユニット制御クロック信号CK2 第2スイッチ制御クロック信号CK3 第3スイッチ制御クロック信号CK4 第4スイッチユニット制御クロック信号Vout、Vout+、Vout− アナログ出力信号CK−P 第4スイッチユニットを構成するPMOSの制御クロック信号CK−N 第4スイッチユニットを構成するNMOSの制御クロック信号VG_P CK−Pの"L"レベルVG_N CK−Nの"H"レベルVr3 LVLSFT1内の第3基準電圧源Vr4 LVLSFT2内の第4基準電圧源CP LVLSFT1内の容量素子CN LVLSFT2内の容量素子 Rsw3, Rsw3a, Rsw3b combined ON-resistance of the third switch Rsw4, Rsw4a, Rsw4b fourth switch combined ON-resistance CK1 first switch unit control clock signal CK2 second switch control clock signal CK3 third switch control clock signal CK4 fourth switch unit control clock signal Vout, Vout +, Vout- of NMOS control clock signal VG_p CK-P constituting the PMOS of the control clock signal CK-N fourth switch unit constituting an analog output signal CK-P fourth switch unit "L "level VG_n CK-N of" H "level Vr3 LVLSFT1 the third reference voltage source Vr4 LVLSFT2 in the fourth reference voltage source capacitor element in the capacitor element CN LVLSFT2 in CP LVLSFT1

Claims (6)

  1. スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、 A digital-to-analog converter capable of suppressing the generation of distortion of the analog output signal by the on resistance of the switch,
    デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、 A sampling capacitor element portion consisting of a plurality of sampling capacitor elements provided corresponding to the plurality of input terminals in which a plurality of bit signals are input respectively constituting the digital signal,
    該サンプリング容量素子部に接続された演算増幅部と、 An operational amplifier section connected to the sampling capacitor element part,
    前記サンプリング容量素子部の一端と前記演算増幅部の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成される帰還スイッチ部と、 When configured feedback switch unit a plurality of complementary MOS transistors connectable between the output terminal of one end of the operational amplifier portion of the sampling capacitor element part,
    前記サンプリング容量素子部の他端と前記演算増幅部の入力端子との間に接続可能なサミングノードスイッチ部と、 A summing node switch unit connectable between the input terminal of the other end of the operational amplifier portion of the sampling capacitor element part,
    前記複数の相補的MOSトランジスタのうち一方の導電型の第1のMOSトランジスタのゲート端子に、第1高電圧レベルと該第1高電圧レベルよりも低い第1低電圧レベルとの間で遷移する第1クロックを供給するとともに、前記第1のMOSトランジスタとは他方の導電型の第2のMOSトランジスタのゲート端子に、第2高電圧レベルと該第2高電圧レベルよりも低い第2低電圧レベルとの間で遷移する第2クロックとを供給するコントロールクロック発生器とを備え、 The gate terminal of the first MOS transistor of one conductivity type of the plurality of complementary MOS transistors, a transition between a first high voltage level and a lower than the first high voltage level first low voltage level supplies a first clock, said first MOS transistor and to the gate terminal of the second MOS transistor of the other conductivity type, a second high voltage level and a lower than second high voltage level second low voltage and a control clock generator for supplying a second clock transitions between levels,
    少なくとも前記第1高電圧レベルと、前記第2低電圧レベルを調整できるように構成されていることを特徴とするデジタル・アナログ変換器。 At least a first high voltage level, that the digital-to-analog converter, characterized in that is configured to adjust the second low voltage level.
  2. 前記第1高電圧レベルは、少なくとも電源電圧レベルよりも高いレベルであり、前記第2定電圧レベルは、少なくともグランドレベルよりも低いレベルであることを特徴とする請求項1に記載のデジタル・アナログ変換器。 It said first high voltage level is a level higher than at least the power supply voltage level, said second constant voltage level, digital-to-analog of claim 1 which is a lower level than at least the ground level converter.
  3. スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、 A digital-to-analog converter capable of suppressing the generation of distortion of the analog output signal by the on resistance of the switch,
    デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、 A plurality of input terminals a plurality of bit signals are input respectively constituting the digital signal,
    前記複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、 A sampling capacitor element portion consisting of a plurality of sampling capacitor elements provided corresponding to said plurality of input terminals,
    前記サンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第1のスイッチユニットと、 A first switch unit for switching the connection and disconnection of said plurality of input terminals corresponding to the one terminal of the sampling capacitor element part,
    前記サンプリング容量素子部の他方の端子と第1基準電圧源との接続及び切断を切り替える第2のスイッチと、 A second switch for switching the connection and disconnection between the other terminal and the first reference voltage source of the sampling capacitor element part,
    非反転入力端子に第2基準電圧源の第2基準電圧が印加された演算増幅器と、 An operational amplifier second reference voltage of the second reference voltage source is applied to the non-inverting input terminal,
    前記第1のスイッチユニットの切り替えにおける切断及び接続に応じて、前記サンプリング容量素子部の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断並びに前記サンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える第3のスイッチと、 Depending on the cutting and connection of the switching of the first switch unit, the other terminal of the connection and disconnection, as well as the sampling capacitor element portion between the inverting input terminal of the other terminal of the operational amplifier of the sampling capacitor element portion a third switch for switching the connection and disconnection between the one terminal of the integrating capacitor,
    前記サンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記サンプリング容量素子部の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記サンプリング容量素子部と積分容量素子の前記他方の端子との接続及び切断を切り替える第4のスイッチユニットと、 Mutual connection and the connection and disconnection, as well as the sampling capacitor element between the output terminal of the cleavage and said one terminal of the sampling capacitor element part and the operational amplifier and the integrating capacitor of the one terminal of the sampling capacitor element portion a fourth switch unit for switching the connection and disconnection between the other terminal,
    前記第1のスイッチユニットと前記第2のスイッチと前記第3のスイッチ及び前記第4のスイッチユニットとを制御するためのクロックを発生するコントロールクロック発生器と、 A control clock generator for generating a clock for controlling said first said switch unit and said second switch the third switch and the fourth switch unit,
    前記第4のスイッチユニットを構成する、少なくとも前記第1高電圧レベルを調整できる第1レベル調整回路と、前記第2低電圧レベルを調整できる第2レベル調整回路とを備え、 Constituting the fourth switch unit, comprising at least a first level adjusting circuit capable of adjusting the first high voltage level and a second level adjusting circuit capable of adjusting the second low voltage level,
    前記第4のスイッチユニットを構成するPMOSトランジスタ及びNMOSトランジスタを制御する2つのクロックについて、それぞれ"L"レベル及び"H"レベルの電位を調節することを特徴とするデジタル・アナログ変換器。 Wherein said about 4 two clocks that control the PMOS and NMOS transistors constituting the switch unit, respectively "L" level and the "H" level digital-to-analog converter and adjusting the potential of.
  4. 前記第4のスイッチユニットを構成するPMOSトランジスタ及びNMOSトランジスタのゲート端子を制御するクロックのレベルは、前記PMOSトランジスタのゲート端子を制御するクロックのレベルのみをグランドレベルより低くし、前記NMOSトランジスタのゲート端子を制御するクロックの電位は電源電圧レベルとし、前記PMOSトランジスタのゲート端子を制御するクロックのレベルはグランドレベルにし、前記NMOSトランジスタのゲート端子を制御するクロックのレベルのみを電源電圧レベルより高くすることを特徴とする請求項3に記載のデジタル・アナログ変換器。 The level of the clock that controls the gate terminal of the PMOS transistor and the NMOS transistor constituting the fourth switch unit, only the level of the clock controlling the gate terminal of the PMOS transistor and lower than the ground level, the gate of the NMOS transistor potential of the clock that controls the terminal is a power supply voltage level, level of the clock controlling the gate terminal of the PMOS transistor is at the ground level, is higher than the power supply voltage level only level of the clock controlling the gate terminal of the NMOS transistor digital-to-analog converter according to claim 3, characterized in that.
  5. 前記第4のスイッチユニットを構成するPMOSトランジスタ及びNMOSトランジスタのゲート端子を制御するクロックのレベルは、前記PMOSトランジスタのゲート端子を制御するクロックの電位をグランドレベルより低く、かつ、前記NMOSトランジスタのゲート端子を制御するクロックのレベルを電源電圧レベルより高くすることを特徴とする請求項3に記載のデジタル・アナログ変換器。 The level of the clock that controls the gate terminal of the PMOS transistor and the NMOS transistor constituting the fourth switch unit, wherein the clock potential for controlling the gate terminal of the PMOS transistor below ground level, and the gate of the NMOS transistor digital-to-analog converter according to claim 3, characterized in that above the level supply voltage level of the clock that controls the terminal.
  6. スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、 A digital-to-analog converter capable of suppressing the generation of distortion of the analog output signal by the on resistance of the switch,
    デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、 A plurality of input terminals a plurality of bit signals are input respectively constituting the digital signal,
    前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部と、 A plurality of sampling capacitors element provided corresponding to said plurality of input terminals,
    前記複数のサンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第1のスイッチユニットと、 A plurality of first switch units for switching the connection and disconnection of said plurality of input terminals and the corresponding one of the terminals of said plurality of sampling capacitance element portion,
    前記複数のサンプリング容量素子部の他方の端子と基準電圧源との接続及び切断を切り替える複数の第2のスイッチと、 A plurality of second switches for switching the connection and disconnection between the other terminal and a reference voltage source of the plurality of sampling capacitors element,
    非反転入力端子又は反転入力端子に前記基準電圧源が印加された演算増幅器と、 An operational amplifier the reference voltage source is applied to the non-inverting input terminal or an inverting input terminal,
    前記第1のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断並びに前記複数のサンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える複数の第3のスイッチと、 Depending on the cutting and connection of the switching of the first switch unit, the connection and disconnection, as well as the plurality of sampling capacitor element portion between the inverting input terminal of the other terminal of the operational amplifier of said plurality of sampling capacitors element a plurality of third switches for switching the connection and disconnection between one terminal of the other terminal and the integrating capacitive element,
    前記複数のサンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部と複数の積分容量素子の前記他方の端子との接続及び切断を切り替える複数の第4のスイッチユニットと、 Said plurality of mutually the one terminal of the sampling capacitor element portion of the connection and disconnection, as well as the plurality of connection and disconnection, as well as the plurality of sampling capacitor elements and said one terminal of the sampling capacitor element and the output terminal of said operational amplifier a plurality of fourth switch unit for switching the connection and disconnection of parts and the other terminal of the plurality of integrating capacitor,
    前記第1のスイッチユニットと前記第2のスイッチと前記第3のスイッチ及び前記第4のスイッチユニットとを制御するためのクロックを発生するコントロールクロック発生器とを備え、 And a control clock generator for generating a clock for controlling said first of said switch unit and said second switch the third switch and the fourth switch unit,
    前記第4のスイッチユニットを構成するPMOSトランジスタ及びNMOSトランジスタを制御する2つのクロックについて、それぞれ"L"レベル及び"H"レベルの電位を調節することを特徴とするデジタル・アナログ変換器。 Wherein said about 4 two clocks that control the PMOS and NMOS transistors constituting the switch unit, respectively "L" level and the "H" level digital-to-analog converter and adjusting the potential of.
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