JP2005020111A - Cmos analog switch circuit - Google Patents

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JP2005020111A JP2003178814A JP2003178814A JP2005020111A JP 2005020111 A JP2005020111 A JP 2005020111A JP 2003178814 A JP2003178814 A JP 2003178814A JP 2003178814 A JP2003178814 A JP 2003178814A JP 2005020111 A JP2005020111 A JP 2005020111A
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mosfet
gate
control signal
channel
input terminal
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Nobuyasu Doi
延恭 土井
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Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Original Assignee
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem of a conventional CMOS analog switch circuit that can not transmit an analog signal at a high speed because the ON resistance gets higher at a voltage Va≈V<SB>DD</SB>/2 of the analog signal. <P>SOLUTION: In the CMOS analog switch circuit wherein an N-channel MOSFET 4 and a P-channel MOSFET 5 are connected in parallel between input and output terminals 1, 2 of the analog signal Va and the MOSFETs 4, 5 of both the channels are simultaneously ON-controlled or OFF-controlled by a control signal Vc from a control signal input terminal 3, an ON resistance reduction circuit 10 is connected between the control signal input terminal 3 and the gate of the MOSFET 4. In the ON resistance reduction circuit 10, a capacitor 15 is charged up by a power supply voltage in the case of the OFF control and the control signal Vc is boosted to the ON control level by a voltage charged across the capacitor 15 and the boosted voltage is fed to the gate of the MOSFET 4 in the case of the ON control. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳアナログスイッチ回路に関する。
【０００２】
【従来の技術】
従来のＣＭＯＳアナログスイッチ回路１００（例えば、非特許文献１を参照）について、図４を参照して説明する。図において、１はアナログ信号入力端子、２はアナログ信号出力端子、３は制御信号入力端子で、入力端子１と出力端子２間にＮチャネルＭＯＳＦＥＴ４とＰチャネルＭＯＳＦＥＴ５とが並列に接続されている。入力端子３はＭＯＳＦＥＴ４のゲートに直結されるとともに、ＭＯＳＦＥＴ５のゲートにインバータ６を介して接続されている。
【０００３】
入力端子３に“Ｌ（接地電位Ｖｓｓ）”レベルの制御信号Ｖｃが供給されると、ＭＯＳＦＥＴ４のゲートの電位は“Ｌ”レベル、ＭＯＳＦＥＴ５のゲートの電位は“Ｈ（電源電圧ＶＤＤ）”レベルになり、両ＭＯＳＦＥＴ４，５は同時にオフして、ＣＭＯＳアナログスイッチ回路１００は非導通状態となる。また、入力端子３に“Ｈ”レベルの制御信号Ｖｃが供給されると、ＭＯＳＦＥＴ４のゲートの電位は“Ｈ”レベル、ＭＯＳＦＥＴ５のゲートの電位は“Ｌ”レベルになり、両ＭＯＳＦＥＴ４，５は同時にオンして、ＣＭＯＳアナログスイッチ回路１００は導通状態となり、アナログ信号Ｖａが入力端子１から出力端子２に伝達される。
【０００４】
ＣＭＯＳアナログスイッチ回路１００の導通状態での抵抗（オン抵抗）は、入力端子１に入力されるアナログ信号ＶａがＶａ＝ＶＤＤ／２付近の場合、ＭＯＳＦＥＴ４のゲート・ソース間にはＶＤＤとＶＤＤ／２の差の電圧＝ＶＤＤ／２、およびＭＯＳＦＥＴ５のゲート・ソース間にはＶｓｓ＝０ｖとＶＤＤ／２の差の電圧＝−ＶＤＤ／２しか印加されないことになり、図５に示すように、Ｖａ＝ＶＤＤ／２付近で高くなる。この傾向は、特に、電源電圧ＶＤＤが低い低電圧動作時に顕著となる。
【０００５】
【非特許文献１】
電子情報通信学会編，「電子情報通信ハンドブック」，第１版，
オーム社，１９８８．３．３０，ｐ．２３９−２４０、図５２
【０００６】
【発明が解決しようとする課題】
上述したように、従来のＣＭＯＳアナログスイッチ回路１００は、低電圧動作時に、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近のオン抵抗が高く、アナログ信号を高速に伝達できないという問題がある。
従って、本発明の目的は、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近のオン抵抗を低減させたＣＭＯＳアナログスイッチ回路を提供することである。
【０００７】
【課題を解決するための手段】
（１）本発明のＣＭＯＳアナログスイッチ回路は、アナログ信号の入出力端子間にＮチャネルＭＯＳＦＥＴとＰチャネルのＭＯＳＦＥＴとが並列接続され、制御信号により両チャネルのＭＯＳＦＥＴが同時にオン制御およびオフ制御されるＣＭＯＳアナログスイッチ回路において、前記ＭＯＳＦＥＴのオフ制御時に電源電圧をコンデンサに充電し、前記ＭＯＳＦＥＴのオン制御時にそのコンデンサに充電された電圧により前記ＭＯＳＦＥＴのうち少なくともどちらか一方のＭＯＳＦＥＴの前記制御信号をオン制御側に加勢するようにしたことを特徴とする。
（２）本発明のＣＭＯＳアナログスイッチ回路は、アナログ信号の入出力端子間にＮチャネルの第１のＭＯＳＦＥＴとＰチャネルの第２のＭＯＳＦＥＴとが並列接続され、制御信号入力端子からの制御信号により両チャネルのＭＯＳＦＥＴが同時にオン制御およびオフ制御されるＣＭＯＳアナログスイッチ回路において、制御信号入力端子と前記ＭＯＳＦＥＴのうち少なくともどちらか一方のＭＯＳＦＥＴのゲート間に前記ＭＯＳＦＥＴのオン制御時に前記制御信号の電圧をオン制御側に昇圧するオン抵抗低減回路が接続されていることを特徴とする。
（３）本発明のＣＭＯＳアナログスイッチ回路は上記（２）項において、前記オン抵抗低減回路が、ドレインおよびゲートが電源ラインに接続されバックゲートが接地ラインに接続されたＮチャネルの第３のＭＯＳＦＥＴと、前記第３ＭＯＳＦＥＴと接地ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第１のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＰチャネルの第４のＭＯＳＦＥＴおよびＮチャネルの第５のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする。
（４）本発明のＣＭＯＳアナログスイッチ回路は上記（２）項において、前記オン抵抗低減回路が、ドレインおよびゲートが接地ラインに接続されバックゲートが電源ラインに接続されたＰチャネルの第３のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴと電源ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第２のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＮチャネルの第４のＭＯＳＦＥＴおよびＰチャネルの第５のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする。
（５）本発明のＣＭＯＳアナログスイッチ回路は上記（２）項において、前記オン抵抗低減回路が、制御信号入力端子と前記第１のＭＯＳＦＥＴのゲート間に接続された第１のオン抵抗低減回路と、制御信号入力端子と前記第２のＭＯＳＦＥＴのゲート間に接続された第２のオン抵抗低減回路とからなり、前記第１のオン抵抗低減回路が、ドレインおよびゲートが電源ラインに接続されバックゲートが接地ラインに接続されたＮチャネルの第３ａのＭＯＳＦＥＴと、前記第３ａのＭＯＳＦＥＴと接地ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第１のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＰチャネルの第４ａのＭＯＳＦＥＴおよびＮチャネルの第５ａのＭＯＳＦＥＴと、前記第３ａのＭＯＳＦＥＴおよび第４ａのＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有し、前記第２のオン抵抗低減回路が、ドレインおよびゲートが接地ラインに接続されバックゲートが電源ラインに接続されたＰチャネルの第３ｂのＭＯＳＦＥＴと、前記第３ｂのＭＯＳＦＥＴと電源ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第２のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＮチャネルの第４ｂのＭＯＳＦＥＴおよびＰチャネルの第５ｂのＭＯＳＦＥＴと、前記第３ｂのＭＯＳＦＥＴおよび第４ｂのＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする。
【０００８】
【発明の実施の形態】
以下に、本発明の第１実施例のＣＭＯＳアナログスイッチ回路２００について図１を参照して説明する。尚、図４と同一のものについては同一符号を付して、その説明を省略する。図１において、図４に示す従来のＣＭＯＳアナログスイッチ回路１００と異なる点は、入力端子３がＭＯＳＦＥＴ４のゲートにオン抵抗低減回路１０を介して接続されている点である。
【０００９】
オン抵抗低減回路１０について説明する。電源ラインＶＤＤと接地ラインＧｎｄ間にＮチャネルＭＯＳＦＥＴ１１、ＰチャネルＭＯＳＦＥＴ１２およびＮチャネルＭＯＳＦＥＴ１３が、ＭＯＳＦＥＴ１１のドレインは電源ラインＶＤＤに接続され、ＭＯＳＦＥＴ１１のソースはＭＯＳＦＥＴ１２のソースおよびバックゲートに接続され、ＭＯＳＦＥＴ１２のドレインはＭＯＳＦＥＴ１３のドレインに接続され、ＭＯＳＦＥＴ１３のソースおよびバックゲートは接地ラインＧｎｄに接続されて、直列接続されている。ＭＯＳＦＥＴ１１のゲートは電源ラインＶＤＤに接続され、ＭＯＳＦＥＴ１１のバックゲートは接地ラインＧｎｄに接続されている。ＭＯＳＦＥＴ１２，１３のゲートは共通接続され、インバータ１４を介して入力端子３に接続されている。ＭＯＳＦＥＴ１１，１２の直列接続点はコンデンサ１５を介して入力端子３に接続されている。ＭＯＳＦＥＴ１２，１３の直列接続点はＭＯＳＦＥＴ４のゲートに直結されている。
【００１０】
ＣＭＯＳアナログスイッチ回路２００の動作について説明する。まず、入力端子３に“Ｌ”レベルの制御信号Ｖｃが供給された場合について説明する。ＭＯＳＦＥＴ５は、従来のＣＭＯＳアナログスイッチ回路１００と同様に、ゲートの電位が“Ｈ”レベルになりオフする。オン抵抗低減回路１０およびＭＯＳＦＥＴ４はつぎのように動作する。ＭＯＳＦＥＴ１２，１３のゲートの電位は“Ｈ”レベルになるため、ＭＯＳＦＥＴ１２はオフ、ＭＯＳＦＥＴ１３はオンしてＭＯＳＦＥＴ４のゲートの電位は“Ｌ”レベルになり、ＭＯＳＦＥＴ４はＭＯＳＦＥＴ５と同時にオフして、ＣＭＯＳアナログスイッチ回路２００は非導通状態となる。このとき、コンデンサ１５の入力端子３側の電位は接地電位Ｖｓｓ＝０ｖとなり、コンデンサ１５のＭＯＳＦＥＴ１１側の電位はＶＤＤ−Ｖｔ１（Ｖｔ１（＜ＶＤＤ）：ＭＯＳＦＥＴ１１の閾値）となるため、コンデンサ１５はこの電位差ＶＤＤ−Ｖｔ１で充電される。
【００１１】
次に、入力端子３に“Ｈ”レベルの制御信号Ｖｃが供給された場合について説明する。ＭＯＳＦＥＴ５は、従来のＣＭＯＳアナログスイッチ回路１００と同様に、ゲートの電位が“Ｌ”レベルになりオンする。オン抵抗低減回路１０およびＭＯＳＦＥＴ４はつぎのように動作する。ＭＯＳＦＥＴ１２，１３のゲートの電位は“Ｌ”レベルになるため、ＭＯＳＦＥＴ１２はオン、ＭＯＳＦＥＴ１３はオフする。このとき、コンデンサ１５の入力端子３側の電位はＶＤＤとなり、コンデンサ１５のＭＯＳＦＥＴ１１側の電位はこの電位ＶＤＤに制御信号Ｖｃ＝“Ｌ”レベルのときにコンデンサ１５に充電された充電電圧が加算されてＶＤＤ＋ＶＤＤ−Ｖｔ１−α（α：損失）となる。従って、ＭＯＳＦＥＴ４のゲートの電位は、ＶＤＤから昇圧された２ＶＤＤ−Ｖｔ１−α（＞ＶＤＤ）になり、ＶＤＤのときよりオン制御側に加勢され、入力端子１に入力されるアナログ信号ＶａがＶａ＝ＶＤＤ／２付近の場合でも、ＭＯＳＦＥＴ４のゲート・ソース間には２ＶＤＤ−Ｖｔ１−αとＶＤＤ／２との差の電圧＝３ＶＤＤ／２−Ｖｔ１−αが印加されることになり、ＭＯＳＦＥＴ４は低いオン抵抗でＭＯＳＦＥＴ５と同時にオンする。その結果、ＣＭＯＳアナログスイッチ回路２００は、図５に示すように、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近においても、低いオン抵抗で導通状態となり、アナログ信号Ｖａが入力端子１から出力端子２に従来のＣＭＯＳアナログスイッチ回路１００より高速に伝達される。
【００１２】
つぎに、本発明の第２実施例のＣＭＯＳアナログスイッチ回路３００について図２を参照して説明する。尚、図１と同一のものについては同一符号を付して、その説明を省略する。図２において、図１に示すＣＭＯＳアナログスイッチ回路２００と異なる点は、オン抵抗低減回路１０の替わりに、インバータ６とＭＯＳＦＥＴ５のゲート間にオン抵抗低減回路２０が挿入接続されている点である。
【００１３】
オン抵抗低減回路２０について説明する。接地ラインＧｎｄと電源ラインＶＤＤ間にＰチャネルＭＯＳＦＥＴ２１、ＮチャネルＭＯＳＦＥＴ２２およびＰチャネルＭＯＳＦＥＴ２３が、ＭＯＳＦＥＴ２１のドレインは接地ラインＧｎｄに接続され、ＭＯＳＦＥＴ２１のソースはＭＯＳＦＥＴ２２のソースおよびバックゲートに接続され、ＭＯＳＦＥＴ２２のドレインはＭＯＳＦＥＴ２３のドレインに接続され、ＭＯＳＦＥＴ２３のソースおよびバックゲートは電源ラインＶＤＤに接続されて、直列接続されている。ＭＯＳＦＥＴ２１のゲートは接地ラインＧｎｄに接続され、ＭＯＳＦＥＴ２１のバックゲートは電源ラインＶＤＤに接続されている。ＭＯＳＦＥＴ２２，２３のゲートは共通接続され、インバータ２４を介してインバータ６の出力に接続されている。ＭＯＳＦＥＴ２１，２２の直列接続点はコンデンサ２５を介してインバータ６の出力に接続されている。ＭＯＳＦＥＴ２２，２３の直列接続点はＭＯＳＦＥＴ５のゲートに直結されている。
【００１４】
ＣＭＯＳアナログスイッチ回路３００の動作について説明する。まず、入力端子３に“Ｌ”レベルの制御信号Ｖｃが供給された場合について説明する。ＭＯＳＦＥＴ４は、従来のＣＭＯＳアナログスイッチ回路１００と同様に、ゲートの電位が“Ｌ”レベルになりオフする。オン抵抗低減回路２０およびＭＯＳＦＥＴ５はつぎのように動作する。ＭＯＳＦＥＴ２２，２３のゲートの電位は“Ｌ”レベルになるため、ＭＯＳＦＥＴ２３はオン、ＭＯＳＦＥＴ２２はオフしてＭＯＳＦＥＴ５のゲートの電位は“Ｈ”レベルになり、ＭＯＳＦＥＴ５はＭＯＳＦＥＴ４と同時にオフして、ＣＭＯＳアナログスイッチ回路３００は非導通状態となる。このとき、コンデンサ２５の入力端子３側の電位は電源電圧ＶＤＤとなり、コンデンサ２５のＭＯＳＦＥＴ２１側の電位はＶｔ２（Ｖｔ２（＜ＶＤＤ）：ＭＯＳＦＥＴ２１の閾値）となるため、コンデンサ２５はこの電位差ＶＤＤ−Ｖｔ２で充電される。
【００１５】
次に、入力端子３に“Ｈ”レベルの制御信号Ｖｃが供給された場合について説明する。ＭＯＳＦＥＴ４は、従来のＣＭＯＳアナログスイッチ回路１００と同様に、ゲートの電位が“Ｈ”レベルになりオンする。オン抵抗低減回路２０およびＭＯＳＦＥＴ５はつぎのように動作する。ＭＯＳＦＥＴ２２，２３のゲートの電位は“Ｈ”レベルになるため、ＭＯＳＦＥＴ２３はオフ、ＭＯＳＦＥＴ２２はオンする。このとき、コンデンサ２５の入力端子３側の電位はＶｓｓ＝０ｖとなり、コンデンサ２５のＭＯＳＦＥＴ２１側の電位はこの電位Ｖｓｓから制御信号Ｖｃ＝“Ｌ”レベルのときにコンデンサ２５に充電された充電電圧が引算されてＶｓｓ−（ＶＤＤ−Ｖｔ２−α）＝Ｖｔ２−ＶＤＤ＋α（α：損失）となる。従って、ＭＯＳＦＥＴ５のゲートの電位はＶｓｓから負側に昇圧されたＶｔ２−ＶＤＤ＋α（＜Ｖｓｓ）になり、Ｖｓｓのときよりオン制御側に加勢され、入力端子１に入力されるアナログ信号ＶａがＶａ＝ＶＤＤ／２付近の場合でも、ＭＯＳＦＥＴ５のゲート・ソース間にはＶｔ２−ＶＤＤ＋αとＶＤＤ／２の差の電圧＝Ｖｔ２−３ＶＤＤ／２＋αが印加されることになり、ＭＯＳＦＥＴ５は低いオン抵抗でＭＯＳＦＥＴ４と同時にオンする。その結果、ＣＭＯＳアナログスイッチ回路３００は、図５に示すように、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近においても、低いオン抵抗で導通状態となり、アナログ信号Ｖａが入力端子１から出力端子２に従来のＣＭＯＳアナログスイッチ回路１００より高速に伝達される。
【００１６】
つぎに、本発明の第３実施例のＣＭＯＳアナログスイッチ回路４００について図３を参照して説明する。尚、図１および図２と同一のものについては同一符号を付して、その説明を省略する。図１および図２に示すＣＭＯＳアナログスイッチ回路２００，３００と異なる点は、オン抵抗低減回路として、オン抵抗低減回路１０とオン抵抗低減回路２０の両回路を有している点である。その結果、ＣＭＯＳアナログスイッチ回路４００は、図５に示すように、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近において、ＣＭＯＳアナログスイッチ回路２００，３００よりさらに低いオン抵抗で導通状態となり、アナログ信号Ｖａが入力端子１から出力端子２に高速に伝達される。
【００１７】
以上のように、ＣＭＯＳアナログスイッチ回路２００，３００，４００の非導通時にコンデンサ１５，２５に充電された電圧を導通時の制御信号Ｖｃの電圧をオン制御側に昇圧、すなわち、オン抵抗を低減させる方向に加勢するようにしたので、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近においても、低いオン抵抗で導通状態となり、アナログ信号Ｖａが入力端子１から出力端子２に従来のＣＭＯＳアナログスイッチ回路１００より高速に伝達される。
【００１８】
【発明の効果】
本発明によれば、アナログ信号の入出力端子間にＮチャネルＭＯＳＦＥＴとＰチャネルのＭＯＳＦＥＴとが並列接続され、制御信号により両チャネルのＭＯＳＦＥＴが同時にオン制御およびオフ制御されるＣＭＯＳアナログスイッチ回路において、ＭＯＳＦＥＴのオフ制御時に電源電圧をコンデンサに充電し、ＭＯＳＦＥＴのオン制御時にそのコンデンサに充電された電圧により両ＭＯＳＦＥＴのうち少なくともどちらか一方のＭＯＳＦＥＴの制御信号をオン制御側に加勢するようにしたので、アナログ信号の電圧値Ｖａ＝ＶＤＤ／２付近においても、低いオン抵抗で導通状態となり、アナログ信号Ｖａがアナログ信号入力端子からアナログ信号出力端子に高速に伝達される。
【図面の簡単な説明】
【図１】本発明の第１実施例のＣＭＯＳアナログスイッチ回路２００の回路図。
【図２】本発明の第２実施例のＣＭＯＳアナログスイッチ回路３００の回路図。
【図３】本発明の第３実施例のＣＭＯＳアナログスイッチ回路４００の回路図。
【図４】従来のＣＭＯＳアナログスイッチ回路１００の回路図。
【図５】図１乃至図４に示すＣＭＯＳアナログスイッチ回路の入力電圧に対するオン抵抗の関係を示した特性図。
【符号の説明】
１ アナログ信号入力端子
２ アナログ信号出力端子
３ 制御信号入力端子
４ ＮチャネルＭＯＳＦＥＴ（第１のＭＯＳＦＥＴ）
５ ＰチャネルＭＯＳＦＥＴ（第２のＭＯＳＦＥＴ）
６ インバータ
１０、２０ オン抵抗低減回路
１１、２１ Ｎ、ＰチャネルＭＯＳＦＥＴ（第３のＭＯＳＦＥＴ）
１２、２２ Ｐ、ＮチャネルＭＯＳＦＥＴ（第４のＭＯＳＦＥＴ）
１３、２３ Ｎ、ＰチャネルＭＯＳＦＥＴ（第５のＭＯＳＦＥＴ）
１４、２４ インバータ
１５、２５ コンデンサ
２００、３００、４００ ＣＭＯＳアナログスイッチ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a CMOS analog switch circuit.
[0002]
[Prior art]
A conventional CMOS analog switch circuit 100 (see, for example, Non-Patent Document 1) will be described with reference to FIG. In the figure, 1 is an analog signal input terminal, 2 is an analog signal output terminal, 3 is a control signal input terminal, and an N-channel MOSFET 4 and a P-channel MOSFET 5 are connected in parallel between the input terminal 1 and the output terminal 2. The input terminal 3 is directly connected to the gate of the MOSFET 4 and is connected to the gate of the MOSFET 5 via the inverter 6.
[0003]
When a control signal Vc of “L (ground potential Vss)” level is supplied to the input terminal 3, the gate potential of the MOSFET 4 is “L” level and the gate potential of the MOSFET 5 is “H (power supply voltage V DD )” level. Thus, the MOSFETs 4 and 5 are simultaneously turned off, and the CMOS analog switch circuit 100 is turned off. When the control signal Vc at “H” level is supplied to the input terminal 3, the gate potential of the MOSFET 4 becomes “H” level and the gate potential of the MOSFET 5 becomes “L” level. As a result, the CMOS analog switch circuit 100 becomes conductive, and the analog signal Va is transmitted from the input terminal 1 to the output terminal 2.
[0004]
When the analog signal Va input to the input terminal 1 is near Va = V DD / 2, the resistance (ON resistance) in the conductive state of the CMOS analog switch circuit 100 is between V DD and V DD between the gate and source of the MOSFET 4. DD / 2 voltage = V DD / 2 of the difference, and is between MOSFET5 gate and the source of will be Vss = 0 v and V DD / 2 of the voltage difference = -V DD / 2 only is applied, in FIG. 5 As shown, it becomes higher near Va = V DD / 2. This tendency is particularly noticeable during low voltage operation where the power supply voltage V DD is low.
[0005]
[Non-Patent Document 1]
The Institute of Electronics, Information and Communication Engineers, “Electronic Information and Communication Handbook”, 1st edition,
Ohmsha, 1988.3.30, p. 239-240, FIG.
[0006]
[Problems to be solved by the invention]
As described above, the conventional CMOS analog switch circuit 100 has a problem in that, when operating at a low voltage, the on-resistance in the vicinity of the voltage value Va = V DD / 2 of the analog signal is high, and the analog signal cannot be transmitted at high speed.
Accordingly, an object of the present invention is to provide a CMOS analog switch circuit in which an on-resistance in the vicinity of a voltage value Va = V DD / 2 of an analog signal is reduced.
[0007]
[Means for Solving the Problems]
(1) In the CMOS analog switch circuit of the present invention, an N-channel MOSFET and a P-channel MOSFET are connected in parallel between analog signal input / output terminals, and both channel MOSFETs are simultaneously on-controlled and off-controlled by a control signal. In the CMOS analog switch circuit, a power supply voltage is charged in a capacitor when the MOSFET is turned off, and the control signal of at least one of the MOSFETs is turned on by the voltage charged in the capacitor when the MOSFET is turned on. It is characterized in that the control side is energized.
(2) In the CMOS analog switch circuit of the present invention, the N-channel first MOSFET and the P-channel second MOSFET are connected in parallel between the input / output terminals of the analog signal, and the control signal from the control signal input terminal In a CMOS analog switch circuit in which MOSFETs of both channels are simultaneously controlled to be turned on and off, the voltage of the control signal is set between the control signal input terminal and the gate of at least one of the MOSFETs when the MOSFET is turned on. An on-resistance reduction circuit for boosting is connected to the on-control side.
(3) The CMOS analog switch circuit of the present invention is the N-channel third MOSFET in which the on-resistance reduction circuit is connected to the power supply line and the back gate is connected to the ground line in the above item (2). And each source connected between the third MOSFET and the ground line, and a commonly connected gate is connected to the control signal input terminal via an inverter, and a commonly connected drain is connected to the gate of the first MOSFET. A P-channel fourth MOSFET and an N-channel fifth MOSFET having a CMOS configuration, and a capacitor connected between a connection point of the third MOSFET and the fourth MOSFET and the control signal input terminal. It is characterized by that.
(4) The CMOS analog switch circuit of the present invention is the P-channel third MOSFET in which the on-resistance reduction circuit is connected to the ground line and the back gate is connected to the power supply line in the above item (2). And each source connected between the third MOSFET and the power supply line, a commonly connected gate is connected to the control signal input terminal via an inverter, and a commonly connected drain is the gate of the second MOSFET. A CMOS-connected N-channel fourth MOSFET and P-channel fifth MOSFET, and a capacitor connected between a connection point of the third MOSFET and the fourth MOSFET and the control signal input terminal, It is characterized by having.
(5) The CMOS analog switch circuit according to the present invention is the CMOS analog switch circuit according to item (2), wherein the on-resistance reduction circuit is a first on-resistance reduction circuit connected between a control signal input terminal and the gate of the first MOSFET. And a second on-resistance reduction circuit connected between the control signal input terminal and the gate of the second MOSFET. The first on-resistance reduction circuit has a drain and a gate connected to a power supply line, and a back gate. N-channel 3a MOSFET connected to the ground line, and each source is connected between the 3a MOSFET and the ground line, and a commonly connected gate is connected to the control signal input terminal via an inverter. A P-channel 4a MOSFET in CMOS configuration with a commonly connected drain connected to the gate of the first MOSFET, and An N-channel fifth-a MOSFET, a capacitor connected between the connection point of the third-a MOSFET and the fourth-a MOSFET and the control signal input terminal, and the second on-resistance reduction circuit has a drain And a P-channel 3b MOSFET having a gate connected to the ground line and a back gate connected to the power supply line, and each source connected between the third b MOSFET and the power supply line. The N-channel 4b-b MOSFET and the p-channel 5b-b MOSFET in the CMOS configuration, with the drain connected in common and connected to the gate of the second MOSFET. Between the connection point of the 3b MOSFET and the 4b MOSFET and the control signal input terminal And having a connection to a capacitor.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
A CMOS analog switch circuit 200 according to the first embodiment of the present invention will be described below with reference to FIG. The same components as those in FIG. 4 are denoted by the same reference numerals, and the description thereof is omitted. 1 is different from the conventional CMOS analog switch circuit 100 shown in FIG. 4 in that the input terminal 3 is connected to the gate of the MOSFET 4 via the on-resistance reduction circuit 10.
[0009]
The on-resistance reduction circuit 10 will be described. An N-channel MOSFET 11, a P-channel MOSFET 12, and an N-channel MOSFET 13 are connected between the power supply line V DD and the ground line Gnd. The drain of the MOSFET 11 is connected to the power supply line V DD, and the source of the MOSFET 11 is connected to the source and back gate of the MOSFET 12. Are connected to the drain of the MOSFET 13, and the source and back gate of the MOSFET 13 are connected to the ground line Gnd and connected in series. The gate of the MOSFET 11 is connected to the power supply line V DD, and the back gate of the MOSFET 11 is connected to the ground line Gnd. The gates of the MOSFETs 12 and 13 are connected in common and connected to the input terminal 3 via the inverter 14. A series connection point of the MOSFETs 11 and 12 is connected to the input terminal 3 through a capacitor 15. The series connection point of the MOSFETs 12 and 13 is directly connected to the gate of the MOSFET 4.
[0010]
The operation of the CMOS analog switch circuit 200 will be described. First, the case where the control signal Vc of “L” level is supplied to the input terminal 3 will be described. As in the conventional CMOS analog switch circuit 100, the MOSFET 5 is turned off when the gate potential becomes "H" level. The on-resistance reduction circuit 10 and the MOSFET 4 operate as follows. Since the gate potentials of the MOSFETs 12 and 13 are at “H” level, the MOSFET 12 is turned off, the MOSFET 13 is turned on and the gate potential of the MOSFET 4 is at “L” level. The circuit 200 is turned off. At this time, the potential on the input terminal 3 side of the capacitor 15 is the ground potential Vss = 0v, and the potential on the MOSFET 11 side of the capacitor 15 is V DD −Vt1 (Vt1 (<V DD ): threshold value of the MOSFET 11). Is charged with this potential difference V DD -Vt1.
[0011]
Next, the case where the control signal Vc of “H” level is supplied to the input terminal 3 will be described. As in the conventional CMOS analog switch circuit 100, the MOSFET 5 is turned on when the gate potential becomes “L” level. The on-resistance reduction circuit 10 and the MOSFET 4 operate as follows. Since the gate potentials of the MOSFETs 12 and 13 are at the “L” level, the MOSFET 12 is turned on and the MOSFET 13 is turned off. At this time, the potential on the input terminal 3 side of the capacitor 15 becomes V DD , and the potential on the MOSFET 11 side of the capacitor 15 is equal to this potential V DD when the charge voltage charged in the capacitor 15 when the control signal Vc = “L” level. It is added to be V DD + V DD −Vt1−α (α: loss). Therefore, the potential of the gate of MOSFET4 will become 2V DD -Vt1-α boosted from V DD (> V DD), is Kase ON control side than at V DD, the analog signal inputted to the input terminal 1 Even when Va is near Va = V DD / 2, the voltage of the difference between 2V DD −Vt1−α and V DD / 2 is applied between the gate and source of MOSFET 4 = 3V DD / 2−Vt1−α. Thus, the MOSFET 4 is turned on simultaneously with the MOSFET 5 with a low on-resistance. As a result, as shown in FIG. 5, the CMOS analog switch circuit 200 becomes conductive with a low on-resistance even in the vicinity of the analog signal voltage value Va = V DD / 2, and the analog signal Va is output from the input terminal 1 to the output terminal. 2 is transmitted at a higher speed than the conventional CMOS analog switch circuit 100.
[0012]
Next, a CMOS analog switch circuit 300 according to a second embodiment of the present invention will be described with reference to FIG. In addition, the same code | symbol is attached | subjected about the same thing as FIG. 1, and the description is abbreviate | omitted. 2 is different from the CMOS analog switch circuit 200 shown in FIG. 1 in that an on-resistance reduction circuit 20 is inserted and connected between the gates of the inverter 6 and the MOSFET 5 instead of the on-resistance reduction circuit 10.
[0013]
The on-resistance reduction circuit 20 will be described. A P-channel MOSFET 21, an N-channel MOSFET 22 and a P-channel MOSFET 23 are connected between the ground line Gnd and the power supply line V DD. The drain of the MOSFET 21 is connected to the ground line Gnd, the source of the MOSFET 21 is connected to the source and back gate of the MOSFET 22, The drain is connected to the drain of the MOSFET 23, and the source and back gate of the MOSFET 23 are connected to the power supply line V DD and are connected in series. The gate of the MOSFET 21 is connected to the ground line Gnd, and the back gate of the MOSFET 21 is connected to the power supply line V DD . The gates of the MOSFETs 22 and 23 are connected in common and connected to the output of the inverter 6 via the inverter 24. The series connection point of the MOSFETs 21 and 22 is connected to the output of the inverter 6 through the capacitor 25. The series connection point of the MOSFETs 22 and 23 is directly connected to the gate of the MOSFET 5.
[0014]
The operation of the CMOS analog switch circuit 300 will be described. First, the case where the control signal Vc of “L” level is supplied to the input terminal 3 will be described. As in the case of the conventional CMOS analog switch circuit 100, the MOSFET 4 is turned off when the gate potential becomes "L" level. The on-resistance reduction circuit 20 and the MOSFET 5 operate as follows. Since the gate potentials of the MOSFETs 22 and 23 become “L” level, the MOSFET 23 is turned on, the MOSFET 22 is turned off, the gate potential of the MOSFET 5 becomes “H” level, the MOSFET 5 is turned off simultaneously with the MOSFET 4, and the CMOS analog switch The circuit 300 is turned off. At this time, the potential on the input terminal 3 side of the capacitor 25 becomes the power supply voltage V DD and the potential on the MOSFET 21 side of the capacitor 25 becomes Vt2 (Vt2 (<V DD ): threshold value of the MOSFET 21). Charged with DD- Vt2.
[0015]
Next, the case where the control signal Vc of “H” level is supplied to the input terminal 3 will be described. As in the conventional CMOS analog switch circuit 100, the MOSFET 4 is turned on when the gate potential becomes “H” level. The on-resistance reduction circuit 20 and the MOSFET 5 operate as follows. Since the gate potentials of the MOSFETs 22 and 23 are at “H” level, the MOSFET 23 is turned off and the MOSFET 22 is turned on. At this time, the potential on the input terminal 3 side of the capacitor 25 is Vss = 0v, and the potential on the MOSFET 21 side of the capacitor 25 is the charge voltage charged in the capacitor 25 when the control signal Vc = “L” level from this potential Vss. Subtraction results in Vss− (V DD −Vt2−α) = Vt2−V DD + α (α: loss). Accordingly, the potential of the gate of the MOSFET 5 becomes Vt2−V DD + α (<Vss) boosted from Vss to the negative side, and the analog signal Va input to the input terminal 1 is applied to the on-control side from Vss. Even in the case of Va = V DD / 2, the voltage difference between Vt2−V DD + α and V DD / 2 = Vt2−3V DD / 2 + α is applied between the gate and source of the MOSFET 5, and the MOSFET 5 The MOSFET 4 is turned on simultaneously with the low on-resistance. As a result, as shown in FIG. 5, the CMOS analog switch circuit 300 becomes conductive with a low on-resistance even near the analog signal voltage value Va = V DD / 2, and the analog signal Va is output from the input terminal 1 to the output terminal. 2 is transmitted at a higher speed than the conventional CMOS analog switch circuit 100.
[0016]
Next, a CMOS analog switch circuit 400 according to a third embodiment of the present invention will be described with reference to FIG. 1 and 2 are denoted by the same reference numerals, and the description thereof is omitted. The difference from the CMOS analog switch circuits 200 and 300 shown in FIGS. 1 and 2 is that the on-resistance reduction circuit 10 includes both the on-resistance reduction circuit 10 and the on-resistance reduction circuit 20. As a result, as shown in FIG. 5, the CMOS analog switch circuit 400 becomes conductive with an on-resistance lower than that of the CMOS analog switch circuits 200 and 300 in the vicinity of the voltage value Va = V DD / 2 of the analog signal. Va is transmitted from the input terminal 1 to the output terminal 2 at high speed.
[0017]
As described above, the voltage charged in the capacitors 15 and 25 when the CMOS analog switch circuits 200, 300, and 400 are not conducting is boosted to the on-control side, that is, the on-resistance is reduced. In the vicinity of the voltage value Va = V DD / 2 of the analog signal, the conductive state is brought about with a low on-resistance, and the analog signal Va is transferred from the input terminal 1 to the output terminal 2 in the conventional CMOS analog switch circuit. It is transmitted faster than 100.
[0018]
【The invention's effect】
According to the present invention, in a CMOS analog switch circuit in which an N-channel MOSFET and a P-channel MOSFET are connected in parallel between input and output terminals of an analog signal, and the MOSFETs of both channels are simultaneously controlled to be on and off by a control signal. The power supply voltage is charged to the capacitor when the MOSFET is turned off, and the control signal of at least one of the MOSFETs is energized to the on control side by the voltage charged to the capacitor when the MOSFET is turned on. Even in the vicinity of the voltage value Va = V DD / 2 of the analog signal, it becomes conductive with a low on-resistance, and the analog signal Va is transmitted from the analog signal input terminal to the analog signal output terminal at high speed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a CMOS analog switch circuit 200 according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of a CMOS analog switch circuit 300 according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram of a CMOS analog switch circuit 400 according to a third embodiment of the present invention.
4 is a circuit diagram of a conventional CMOS analog switch circuit 100. FIG.
FIG. 5 is a characteristic diagram showing a relationship of on-resistance to input voltage of the CMOS analog switch circuit shown in FIGS. 1 to 4;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Analog signal input terminal 2 Analog signal output terminal 3 Control signal input terminal 4 N channel MOSFET (1st MOSFET)
5 P-channel MOSFET (second MOSFET)
6 Inverter 10, 20 On-resistance reduction circuit 11, 21 N, P-channel MOSFET (third MOSFET)
12, 22 P, N-channel MOSFET (fourth MOSFET)
13, 23 N, P-channel MOSFET (fifth MOSFET)
14, 24 Inverter 15, 25 Capacitor 200, 300, 400 CMOS analog switch circuit

Claims (5)

アナログ信号の入出力端子間にＮチャネルＭＯＳＦＥＴとＰチャネルのＭＯＳＦＥＴとが並列接続され、制御信号により両チャネルのＭＯＳＦＥＴが同時にオン制御およびオフ制御されるＣＭＯＳアナログスイッチ回路において、
前記ＭＯＳＦＥＴのオフ制御時に電源電圧をコンデンサに充電し、前記ＭＯＳＦＥＴのオン制御時にそのコンデンサに充電された電圧により前記ＭＯＳＦＥＴのうち少なくともどちらか一方のＭＯＳＦＥＴの前記制御信号をオン制御側に加勢するようにしたことを特徴とするＣＭＯＳアナログスイッチ回路。In a CMOS analog switch circuit in which an N-channel MOSFET and a P-channel MOSFET are connected in parallel between input and output terminals of an analog signal, and both channel MOSFETs are simultaneously controlled to be on and off by a control signal.
A power supply voltage is charged to a capacitor when the MOSFET is turned off, and the control signal of at least one of the MOSFETs is energized to the on control side by the voltage charged to the capacitor when the MOSFET is turned on. A CMOS analog switch circuit characterized by that. アナログ信号の入出力端子間にＮチャネルの第１のＭＯＳＦＥＴとＰチャネルの第２のＭＯＳＦＥＴとが並列接続され、制御信号入力端子からの制御信号により両チャネルのＭＯＳＦＥＴが同時にオン制御およびオフ制御されるＣＭＯＳアナログスイッチ回路において、
制御信号入力端子と前記ＭＯＳＦＥＴのうち少なくともどちらか一方のＭＯＳＦＥＴのゲート間に前記ＭＯＳＦＥＴのオン制御時に前記制御信号の電圧をオン制御側に昇圧するオン抵抗低減回路が接続されていることを特徴とするＣＭＯＳアナログスイッチ回路。An N-channel first MOSFET and a P-channel second MOSFET are connected in parallel between the input / output terminals of the analog signal, and the MOSFETs of both channels are simultaneously on-controlled and off-controlled by a control signal from the control signal input terminal. In the CMOS analog switch circuit
An on-resistance reduction circuit that boosts the voltage of the control signal to the on-control side when the MOSFET is on-controlled is connected between the control signal input terminal and the gate of at least one of the MOSFETs. CMOS analog switch circuit. 前記オン抵抗低減回路が、
ドレインおよびゲートが電源ラインに接続されバックゲートが接地ラインに接続されたＮチャネルの第３のＭＯＳＦＥＴと、
前記第３ＭＯＳＦＥＴと接地ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第１のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＰチャネルの第４のＭＯＳＦＥＴおよびＮチャネルの第５のＭＯＳＦＥＴと、
前記第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする請求項２記載のＣＭＯＳアナログスイッチ回路。The on-resistance reduction circuit is
An N-channel third MOSFET having a drain and gate connected to the power supply line and a back gate connected to the ground line;
Each source is connected between the third MOSFET and the ground line, a commonly connected gate is connected to the control signal input terminal via an inverter, and a commonly connected drain is connected to the gate of the first MOSFET. A CMOS P-channel fourth MOSFET and an N-channel fifth MOSFET;
3. The CMOS analog switch circuit according to claim 2, further comprising a capacitor connected between a connection point of the third MOSFET and the fourth MOSFET and the control signal input terminal. 前記オン抵抗低減回路が、
ドレインおよびゲートが接地ラインに接続されバックゲートが電源ラインに接続されたＰチャネルの第３のＭＯＳＦＥＴと、
前記第３のＭＯＳＦＥＴと電源ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第２のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＮチャネルの第４のＭＯＳＦＥＴおよびＰチャネルの第５のＭＯＳＦＥＴと、
前記第３のＭＯＳＦＥＴおよび第４のＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする請求項２記載のＣＭＯＳアナログスイッチ回路。The on-resistance reduction circuit is
A P-channel third MOSFET having a drain and gate connected to the ground line and a back gate connected to the power supply line;
Each source is connected between the third MOSFET and the power supply line, a commonly connected gate is connected to the control signal input terminal via an inverter, and a commonly connected drain is connected to the gate of the second MOSFET. An N-channel fourth MOSFET and a P-channel fifth MOSFET in a CMOS configuration,
3. The CMOS analog switch circuit according to claim 2, further comprising a capacitor connected between a connection point of the third MOSFET and the fourth MOSFET and the control signal input terminal. 前記オン抵抗低減回路が、制御信号入力端子と前記第１のＭＯＳＦＥＴのゲート間に接続された第１のオン抵抗低減回路と、制御信号入力端子と前記第２のＭＯＳＦＥＴのゲート間に接続された第２のオン抵抗低減回路とからなり、
前記第１のオン抵抗低減回路が、
ドレインおよびゲートが電源ラインに接続されバックゲートが接地ラインに接続されたＮチャネルの第３ａのＭＯＳＦＥＴと、
前記第３ａのＭＯＳＦＥＴと接地ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第１のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＰチャネルの第４ａのＭＯＳＦＥＴおよびＮチャネルの第５ａのＭＯＳＦＥＴと、
前記第３ａのＭＯＳＦＥＴおよび第４ａのＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有し、
前記第２のオン抵抗低減回路が、
ドレインおよびゲートが接地ラインに接続されバックゲートが電源ラインに接続されたＰチャネルの第３ｂのＭＯＳＦＥＴと、
前記第３ｂのＭＯＳＦＥＴと電源ライン間に各ソースで接続され、共通接続されたゲートがインバータを介して前記制御信号入力端子に接続され、共通接続されたドレインが前記第２のＭＯＳＦＥＴのゲートに接続されたＣＭＯＳ構成のＮチャネルの第４ｂのＭＯＳＦＥＴおよびＰチャネルの第５ｂのＭＯＳＦＥＴと、
前記第３ｂのＭＯＳＦＥＴおよび第４ｂのＭＯＳＦＥＴの接続点と前記制御信号入力端子間に接続されたコンデンサとを有することを特徴とする請求項２記載のＣＭＯＳアナログスイッチ回路。The on-resistance reduction circuit is connected between a control signal input terminal and the gate of the first MOSFET, and is connected between a control signal input terminal and the gate of the second MOSFET. A second on-resistance reduction circuit,
The first on-resistance reduction circuit includes:
An N-channel 3a MOSFET having a drain and gate connected to the power supply line and a back gate connected to the ground line;
Each source is connected between the 3a MOSFET and the ground line, and a commonly connected gate is connected to the control signal input terminal via an inverter, and a commonly connected drain is connected to the gate of the first MOSFET. A P-channel 4a MOSFET and an N-channel 5a MOSFET in a CMOS configuration,
A capacitor connected between a connection point of the third-a MOSFET and the fourth-a MOSFET and the control signal input terminal;
The second on-resistance reduction circuit comprises:
A P-channel 3b MOSFET with drain and gate connected to the ground line and back gate connected to the power line;
Each source is connected between the 3b MOSFET and the power supply line, and a commonly connected gate is connected to the control signal input terminal via an inverter, and a commonly connected drain is connected to the gate of the second MOSFET. An N-channel 4b MOSFET and a P-channel 5b MOSFET in a CMOS configuration,
3. The CMOS analog switch circuit according to claim 2, further comprising a capacitor connected between a connection point of the third-b MOSFET and the fourth-b MOSFET and the control signal input terminal.
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