JP2007081880A - Transfer gate circuit, integrated circuit unit using the same, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、トランスファーゲート回路並びにそれを用いた集積回路装置及び電子機器に関する。 The present invention relates to a transfer gate circuit, an integrated circuit device using the same, and an electronic apparatus.
液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ(LCDドライバ)がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。 There is a display driver (LCD driver) as an integrated circuit device for driving a display panel such as a liquid crystal panel. This display driver is required to reduce the chip size in order to reduce the cost.
しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。 However, the size of a display panel incorporated in a mobile phone or the like is almost constant. Therefore, if a fine process is adopted and the integrated circuit device of the display driver is simply shrunk to reduce the chip size, problems such as difficulty in mounting are caused.
また、ユーザが表示ドライバを液晶パネルに実装して表示装置を製造するにあたり、表示ドライバ側にて種々の調整が必要である。例えば、表示ドライバをパネルの仕様(アモルファスTFT、低温ポリシリコンTFT、QCIF、QVGA、VGA等)や駆動条件の仕様に合わせる調整や、あるいはパネル間の表示特性にばらつきがないように調整することである。ICメーカ側でも、IC検査時に、発振周波数、出力電圧の調整や、冗長メモリへの切換などが必要となっている。 In addition, when a user mounts a display driver on a liquid crystal panel to manufacture a display device, various adjustments are necessary on the display driver side. For example, by adjusting the display driver according to the specifications of the panel (amorphous TFT, low-temperature polysilicon TFT, QCIF, QVGA, VGA, etc.) and driving conditions, or by adjusting the display characteristics so that there is no variation between the panels. is there. The IC manufacturer also needs to adjust the oscillation frequency and output voltage, switch to redundant memory, etc. during IC inspection.
従来は、ユーザ側の調整は、外付けのE2PROM(ELECTRICAL ERASABLE PROGRAMABLE READ ONLY MEMORY)、外付けのトリマ抵抗(可変抵抗)により行なわれていた。ICメーカ側での冗長メモリへの切換などは、集積回路装置内に設けたヒューズ素子の溶断により行なわれていた。 Conventionally, adjustment on the user side has been performed by an external E 2 PROM (ELECTRICAL ERASABLE PROGRAMABLE READ ONLY MEMORY) and an external trimmer resistance (variable resistance). Switching to a redundant memory on the IC manufacturer side is performed by fusing a fuse element provided in the integrated circuit device.
しかし、部品の外付け作業はユーザにとって煩雑であり、トリマ抵抗は高価でサイズも大きく、壊れ易いと言う欠点もある。ICメーカ側にとっても、ヒューズ素子の切断、その後の動作確認の作業も煩雑である。 However, the external mounting operation of the components is complicated for the user, and the trimmer resistor is expensive, large in size, and easily broken. For the IC manufacturer side, the work of cutting the fuse element and the subsequent operation confirmation are also complicated.
そこで、本発明者等は、上述の調整のためのデータを表示ドライバ内部に取り込むことを試みた。 Therefore, the present inventors tried to take in the data for adjustment described above into the display driver.
ここで、二層のゲートを要するスタックゲート型の不揮性記憶装置と比して、簡易な製造工程で、かつ安価なコストで製造できる不揮発性記憶装置として、特許文献1に記載の不揮発性記憶装置が提案されている。特許文献1に記載の不揮発性記憶装置は、コントロールゲートが半導体層内のN型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる(以下、「単層ゲート型の不揮発性記憶装置」ということもある)。このような単層ゲート型の不揮発性記憶装置は、ゲート電極を積層する必要がないため、通常のCMOSトランジスタのプロセスと同様にして形成することができる。 Here, as a non-volatile memory device that can be manufactured at a low cost with a simple manufacturing process as compared with a stacked gate type non-volatile memory device that requires two layers of gates, the non-volatile memory described in Patent Document 1 Storage devices have been proposed. In the nonvolatile memory device described in Patent Document 1, the control gate is an N-type impurity region in the semiconductor layer, and the floating gate electrode is formed of a conductive layer such as a single polysilicon layer (hereinafter referred to as “single-layer gate”). Type non-volatile memory device). Such a single-layer gate type nonvolatile memory device can be formed in the same manner as a process of a normal CMOS transistor because it is not necessary to stack gate electrodes.
この種の不揮発性記憶装置をビット線に接続するために、各メモリセル内にトランスファーゲートが用いられる。このトランスファーゲートを構成するP型及びN型MOSトランジスタは、プログラム及びリード時の双方に求められる要求を満足するように設計しなければならない。 In order to connect this type of non-volatile memory device to the bit line, a transfer gate is used in each memory cell. The P-type and N-type MOS transistors constituting the transfer gate must be designed to satisfy the requirements required for both programming and reading.
ここで、特許文献2の図2及び図3に、2つのN型MOSトランジスタからなるゲート、または2つのP型MOSトランジスタからなるゲートを有し、同一導電型の2つのトランジスタの一方のみオン、他方はオフさせることが開示されている。
本発明の目的は、耐圧確保のために、比較的低電圧の信号をオン・オフするリード時等の第1の接続モードと、比較的高電圧の信号をオン・オフするプログラム時等の第2の接続モード時で、P型及びN型MOSトランジスタの制御を変更したトランスファーゲート回路を提供することにある。 An object of the present invention is to secure a withstand voltage in a first connection mode such as reading for turning on / off a relatively low voltage signal and a first connection mode for turning on / off a relatively high voltage signal. Another object of the present invention is to provide a transfer gate circuit in which the control of the P-type and N-type MOS transistors is changed in the second connection mode.
本発明の他の目的は、主としてユーザが設定する調整データを内部記憶するメモリセルとビット線とを接続/非接続するスイッチとして、プログラム時とリード時とでP型及びN型MOSトランジスタの制御を変更したトランスファーゲート回路を備えた集積回路装置及び電子機器を提供することにある。 Another object of the present invention is to control P-type and N-type MOS transistors at the time of programming and at the time of reading as a switch for connecting / disconnecting a bit line and a memory cell that mainly stores adjustment data set by a user. It is an object to provide an integrated circuit device and an electronic device provided with a transfer gate circuit in which the above is changed.
本発明の一態様に係るトランスファーゲート回路は、第1ラインと第2ラインとの間に設けられ、P型及びN型MOSトランジスタを有し、前記第1ラインと前記第2ラインとを接続/非接続するトランスファーゲートと、前記トランスファーゲートの前記P型及びN型MOSトランジスタのゲートに印加される電圧を制御して、前記トランスファーゲートでの接続/非接続を制御する制御回路と、を有し、前記制御回路は、第1の接続モードでは、前記P型及びN型MOSトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記P型MOSトランジスタと前記N型MOSトランジスタとを共にオンさせ、前記第1の接続モードよりも高い電圧が前記第1または第2のラインに供給される第2の接続モード時には、前記P型及びN型MOSトランジスタのゲートに同一論理の電圧を印加して、前記P型MOSトランジスタをオンさせ、前記N型MOSトランジスタをオフさせることを特徴とする。 A transfer gate circuit according to an aspect of the present invention is provided between a first line and a second line, includes P-type and N-type MOS transistors, and connects the first line and the second line. A transfer gate to be disconnected; and a control circuit for controlling connection / disconnection at the transfer gate by controlling a voltage applied to the gates of the P-type and N-type MOS transistors of the transfer gate. In the first connection mode, the control circuit applies different logic voltages to the gates of the P-type and N-type MOS transistors to turn on both the P-type MOS transistor and the N-type MOS transistor. In the second connection mode in which a voltage higher than that in the first connection mode is supplied to the first or second line, the P-type and By applying a voltage of the same logic to the gate of the mold MOS transistors, the P-type MOS transistor is turned on, characterized in that turns off the N-type MOS transistor.
N型MOSトランジスタでは、全動作領域(つまり、オン時)の中で最も低いブレークダウン電圧であるオン耐圧よりも、チャネル電流が流れない時(つまりオフ時)のブレークダウン電圧であるオフ耐圧の方が高い。オン耐圧を高くするには、ゲート長を長くしなければならない。ゲート長を長くすると、電流駆動能力が低下するので、ゲート幅も長くする必要があり、結局N型MOSトランジスタのサイズが大型化する。 An N-type MOS transistor has an off breakdown voltage that is a breakdown voltage when a channel current does not flow (that is, when the channel current does not flow) than an on breakdown voltage that is the lowest breakdown voltage in the entire operation region (that is, when the transistor is on). Is higher. In order to increase the ON breakdown voltage, the gate length must be increased. If the gate length is increased, the current driving capability is reduced, so that the gate width must be increased, and the size of the N-type MOS transistor is eventually increased.
本発明の一態様では、第1の接続モードよりも高い電圧が第1または第2のラインに供給される第2の接続モード時には、N型MOSトランジスタをオフさせている。よって、第2の接続モード時には、N型MOSトランジスタはオフ耐圧を利用することができ、N型MOSトランジスタのゲート長及びゲート幅を短くして小型化できる。この第2の接続モードでは、P型MOSトランジスタのみによって電流駆動される。 In one embodiment of the present invention, the N-type MOS transistor is turned off in the second connection mode in which a voltage higher than that in the first connection mode is supplied to the first or second line. Therefore, in the second connection mode, the N-type MOS transistor can use the off breakdown voltage, and the gate length and the gate width of the N-type MOS transistor can be shortened to reduce the size. In the second connection mode, current driving is performed only by the P-type MOS transistor.
以上のことから、本発明の一態様では、第2の接続モード時に第1または第2のラインに供給される電圧は、前記N型MOSトランジスタにチャネル電流が流れない時のブレークダウン電圧であるオフ耐圧より低くすればよい。 From the above, in one embodiment of the present invention, the voltage supplied to the first or second line in the second connection mode is a breakdown voltage when no channel current flows through the N-type MOS transistor. The voltage may be lower than the off breakdown voltage.
本発明の一態様では、第2の接続モード時に第1または第2のラインに供給される電圧は、第1の接続モード時にN型MOSトランジスタのゲートに印加される電源電圧よりも高くすることができ、さらには、オン耐圧よりも高くすることができる。こうして、高速駆動が実現できる。 In one embodiment of the present invention, the voltage supplied to the first or second line in the second connection mode is higher than the power supply voltage applied to the gate of the N-type MOS transistor in the first connection mode. In addition, it can be higher than the ON breakdown voltage. Thus, high speed driving can be realized.
本発明の一態様では、N型MOSトランジスタのチャネル長及びチャネル幅は、第1の接続モード時に求められる電流駆動能力を満足するように設計することができる。 In one embodiment of the present invention, the channel length and the channel width of the N-type MOS transistor can be designed so as to satisfy the current driving capability required in the first connection mode.
第2の接続モード時ではオフ耐圧を用いることができるので、オン耐圧は第1の接続モードのみ考慮すれば足りるからである。第2の接続モード時にオン耐圧を満足する条件の下で、第1の接続モード時での電流駆動能力を満足するように、N型MOSトランジスタのチャネル長及びチャネル幅を決定すればよい。 This is because the off-breakdown voltage can be used in the second connection mode, so that the on-breakdown voltage only needs to be considered in the first connection mode. The channel length and the channel width of the N-type MOS transistor may be determined so as to satisfy the current drive capability in the first connection mode under the condition of satisfying the ON breakdown voltage in the second connection mode.
本発明の他の態様に係る集積回路装置は、複数のワード線の1本に接続された複数のメモリセルと、前記複数のメモリセルに接続された複数のビット線と、前記複数のワード線の少なくとも1本を選択するワード線デコーダとを含むメモリブロックを有し、前記複数のメモリセルの各々は、前記複数のビット線の1本に接続されるトランスファーゲートを有し、前記トランスファーゲートは、前記ワード線デコーダに接続されたP型及びN型MOSトランジスタを有し、前記複数のワード線の1本に接続された前記複数のメモリセルが選択された時であって、リード及び消去モードでは、前記ワード線デコーダより前記P型及びN型MOSトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記P型MOSトランジスタと前記N型MOSトランジスタとを共にオンさせ、プログラムモードでは、前記ワード線デコーダより前記P型及びN型MOSトランジスタのゲートに同一論理の電圧を印加して、前記P型MOSトランジスタをオンさせ、前記N型MOSトランジスタをオフさせることを特徴とする。 An integrated circuit device according to another aspect of the present invention includes a plurality of memory cells connected to one of a plurality of word lines, a plurality of bit lines connected to the plurality of memory cells, and the plurality of word lines. A memory block including a word line decoder for selecting at least one of the plurality of memory cells, each of the plurality of memory cells having a transfer gate connected to one of the plurality of bit lines, A P-type and N-type MOS transistor connected to the word line decoder, and when the plurality of memory cells connected to one of the plurality of word lines are selected, in a read and erase mode Then, different voltage voltages are applied to the gates of the P-type and N-type MOS transistors from the word line decoder, and the P-type MOS transistor and the N-type MOS transistor are applied. In the program mode, the same logic voltage is applied from the word line decoder to the gates of the P-type and N-type MOS transistors to turn on the P-type MOS transistor, and the N-type MOS transistor is turned on. The transistor is turned off.
本発明の他の態様は、本発明の一態様に係るトランスファーゲートを、メモリセルとビット線との間に接続した集積回路装置を定義している。第1の接続モードに相当するリード及び消去モードとは異なり、第2の接続モードに相当するプログラムモードでは、P型MOSトランジスタのみをオンさせている。これにより、プログラムモード時のN型MOSトランジスタの耐圧としてオフ耐圧を用いることができる。 Another aspect of the present invention defines an integrated circuit device in which a transfer gate according to one aspect of the present invention is connected between a memory cell and a bit line. Unlike the read and erase modes corresponding to the first connection mode, only the P-type MOS transistor is turned on in the program mode corresponding to the second connection mode. Thereby, the off breakdown voltage can be used as the breakdown voltage of the N-type MOS transistor in the program mode.
本発明の他の態様でも、プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、N型MOSトランジスタのオフ耐圧より低く、リード及び消去モード時にN型MOSトランジスタのゲートに印加される電源電圧よりも高く、さらにはオン耐圧よりも高くできる。これにより、耐圧を確保しながらプログラム時の書き込み速度を高速化できる。 In another aspect of the present invention, the maximum voltage supplied to the bit line connected to the selected memory cell in the program mode is lower than the off breakdown voltage of the N-type MOS transistor, and the gate of the N-type MOS transistor in the read and erase modes. Higher than the power supply voltage applied to the capacitor, and further higher than the ON breakdown voltage. As a result, the programming speed during programming can be increased while ensuring the breakdown voltage.
本発明の他の態様では、1本のワード線を、1本のメインワード線と複数本のサブワード線とに階層化することができる。この場合、ワード線デコーダとは、1本のメインワード線と複数本のサブワード線の一つとの間に設けられたサブワード線デコーダを意味する。 In another aspect of the present invention, one word line can be hierarchized into one main word line and a plurality of sub word lines. In this case, the word line decoder means a sub word line decoder provided between one main word line and one of a plurality of sub word lines.
本発明の他の態様では、複数のメモリセルの各々は、半導体基板に形成された書き込み/読み出しトランジスタ及び消去トランジスタと、前記書き込み/読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、を有し、前記書き込み/読み出しトランジスタと前記ビット線との間に、前記トランスファーゲートを接続することができる。 In another aspect of the present invention, each of the plurality of memory cells includes a write / read transistor and an erase transistor formed on a semiconductor substrate, and a floating gate shared by the gates of the write / read transistor and the erase transistor. And a control gate formed in an impurity region formed in the semiconductor substrate and in a position where the floating gate is opposed to the insulating layer through an insulating layer, and the write / read transistor and the bit line The transfer gate can be connected between the two.
フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるMOSトランジスタで行なっている点が従来技術と異なる。書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができる。 Although it has a “single layer gate” structure with only a floating gate, it differs from the prior art in that writing and erasing are performed by MOS transistors having different channel conductivity types. The withstand voltage against the erase voltage can be improved as compared with the case of erasing at the same location as the write region.
本発明の他の態様では、前記半導体基板をP型としたとき、前記半導体基板に形成されるN型深層ウェルと、前記N型深層ウェル上に形成されたP型表層ウェルと、前記N型深層ウェル上にて前記P型表層ウェルを囲むN型環状表層ウェルと、前記P型表層ウェル及び前記N型環状表層ウェルに形成された最表層不純物領域とで形成されるトリプルウェル構造を有し、前記コントロールゲート、前記書き込み/読み出しトランジスタ及び前記N型MOSトランジスタは前記P型表層ウェルに形成され、前記N型環状表層ウェルは、2つの長辺領域を有し、前記2つの長辺領域の一方に、前記消去トランジスタが形成され、前記2つの長辺領域の他方に隣り合って、N型帯状表層ウェルが形成され、前記N型帯状表層ウェルに、前記P型MOSトランジスタを形成することができる。 In another aspect of the present invention, when the semiconductor substrate is P-type, an N-type deep well formed on the semiconductor substrate, a P-type surface well formed on the N-type deep well, and the N-type A triple well structure formed by an N-type annular surface well surrounding the P-type surface well on a deep well, and an outermost impurity region formed in the P-type surface well and the N-type annular surface well The control gate, the write / read transistor, and the N-type MOS transistor are formed in the P-type surface layer well, and the N-type annular surface well has two long side regions, The erase transistor is formed on one side, an N-type strip surface layer well is formed adjacent to the other of the two long side regions, and the P-type MOS is formed on the N-type strip surface layer well. It is possible to form a transistor.
このように、メモリセルをトリプルウェル構造にて形成している。特に、書き込み/読み出しトランジスタ及びコントロールゲートが形成されるP型表層ウェルを、消去トランジスタが形成されるN型環状表層ウェルで囲み、かつ、それらの下層にN型の深層ウェルを配置することで、P型表層ウェルを半導体基板から電気的に分離でき、両者を異なる電位に設定することが可能となる。 Thus, the memory cell is formed with a triple well structure. In particular, by surrounding the P-type surface layer well where the write / read transistor and the control gate are formed with the N-type annular surface well where the erase transistor is formed, and disposing the N-type deep layer well below them, The P-type surface well can be electrically separated from the semiconductor substrate, and both can be set to different potentials.
本発明の一態様では、前記複数のメモリセルが配列されたメモリセルアレイブロックは、中心領域を境に第1,第2領域に分割され、前記第1,第2領域に配置された前記複数のメモリセルのメインワード線をそれぞれ駆動する2つのメインワード線ドライバと、前記第1,第2領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する2つのコントロールゲートを設けることができる。 In one aspect of the present invention, the memory cell array block in which the plurality of memory cells are arranged is divided into a first region and a second region with a central region as a boundary, and the plurality of memory cells arranged in the first region and the second region are arranged. Two main word line drivers that respectively drive main word lines of the memory cells and two control gates that respectively drive the control gates of the plurality of memory cells arranged in the first and second regions are provided. be able to.
こうすると、ワード線及びコントロールゲートの長さを半減させて信号遅延を防止し、かつ、各ドライバから最短距離で駆動できる。 In this way, the length of the word line and the control gate can be halved to prevent signal delay, and it can be driven at the shortest distance from each driver.
本発明の他の態様では、前記メモリセルアレイブロックは前記複数のメインワード線が延びる方向にて分割された複数のカラムブロックを有し、前記1本のサブワード線が、前記複数のカラムブロック毎に配置され、前記複数のカラムブロックの各々は、前記複数のワード線が延びる方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、前記メモリセル領域及び前記サブワード線デコーダ領域を、前記半導体基板上に形成された共通のウェル領域に形成することができる。 In another aspect of the present invention, the memory cell array block has a plurality of column blocks divided in a direction in which the plurality of main word lines extend, and the one sub word line is provided for each of the plurality of column blocks. Each of the plurality of column blocks has a memory cell region and a sub word line decoder region further divided in a direction in which the plurality of word lines extend, and the memory cell region and the sub word line decoder region are It can be formed in a common well region formed on the semiconductor substrate.
このように、前記メモリセル領域及び前記サブワード線デコーダ領域を、別々のウェルを設けなくて良いので、メモリセルアレイブロックの小面積化が図れる。 Thus, the memory cell region and the sub word line decoder region do not have to be provided with separate wells, so that the area of the memory cell array block can be reduced.
この場合、前記サブワード線デコーダ領域に配置された前記サブワード線デコーダを形成するトランジスタを、前記P型表層ウェル及び前記N型帯状表層ウェルに形成することができる。 In this case, a transistor forming the sub word line decoder disposed in the sub word line decoder region can be formed in the P-type surface layer well and the N-type band-shaped surface layer well.
また本発明のさらに他の態様は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器を定義している。 Still another aspect of the present invention defines an electronic apparatus including any one of the integrated circuit devices described above and a display panel driven by the integrated circuit device.
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.
1.集積回路装置の構成
本実施形態の集積回路装置10の構成例を図1に示す。本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図1では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
1. Configuration of Integrated Circuit Device FIG. 1 shows a configuration example of the integrated circuit device 10 of the present embodiment. In the present embodiment, the direction from the first side SD1 which is the short side of the integrated circuit device 10 to the third side SD3 facing the first direction D1 is the first direction D1, and the opposite direction of D1 is the third direction D3. Yes. The direction from the second side SD2 which is the long side of the integrated circuit device 10 to the fourth side SD4 facing the second side D2 is a second direction D2, and the opposite direction of D2 is a fourth direction D4. In FIG. 1, the left side of the integrated circuit device 10 is the first side SD1 and the right side is the third side SD3. However, the left side is the third side SD3 and the right side is the first side SD1. May be.
図1に示すように本実施形態の集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。本実施形態では回路ブロックCB1〜CBNがD1方向に並んでいる。 As shown in FIG. 1, the integrated circuit device 10 of this embodiment includes first to Nth circuit blocks CB1 to CBN (N is an integer of 2 or more) arranged along the direction D1. In this embodiment, circuit blocks CB1 to CBN are arranged in the D1 direction.
また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。 The integrated circuit device 10 also includes an output-side I / F region 12 (first interface region in a broad sense) provided along the side SD4 on the D2 direction side of the first to Nth circuit blocks CB1 to CBN. Further, it includes an input-side I / F area 14 (second interface area in a broad sense) provided along the side SD2 on the D4 direction side of the first to Nth circuit blocks CB1 to CBN.
また第1〜第Nの回路ブロックCB1〜CBNは、少なくとも2つ(或いは3つ)の異なる回路ブロック(異なる機能を持つ回路ブロック)を含むことができる。集積回路装置10が表示ドライバである本実施形態では、プログラマブルROMブロック(広義にはメモリブロック)は必須であり、そのプログラマブルROMブロックからのデータの行く先の回路ブロック、例えばロジック回路(ゲートアレイブロック)あるいは電源回路ブロックが必須である。 The first to Nth circuit blocks CB1 to CBN can include at least two (or three) different circuit blocks (circuit blocks having different functions). In the present embodiment in which the integrated circuit device 10 is a display driver, a programmable ROM block (memory block in a broad sense) is essential, and a circuit block to which data from the programmable ROM block goes, for example, a logic circuit (gate array block). Alternatively, a power circuit block is essential.
例えば図2に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。 For example, FIG. 2 shows examples of various types of display drivers and circuit blocks incorporated therein.
図3(A)(B)に本実施形態の表示ドライバの集積回路装置10の平面レイアウトの例を示す。図3(A)(B)は、メモリ内蔵のアモルファスTFTパネル用の例であり、図3(A)は例えばQCIF、32階調用の表示ドライバをターゲットとし、図3(B)はQVGA、64階調用の表示ドライバをターゲットとしている。 3A and 3B show examples of a planar layout of the integrated circuit device 10 of the display driver of this embodiment. 3A and 3B are examples for an amorphous TFT panel with a built-in memory. FIG. 3A targets a display driver for, for example, QCIF and 32 gradations, and FIG. The display driver for gradation is targeted.
図3(A)では、プログラマブルROM20は、電源回路PB及びロジック回路LBの間にある。換言すれば、プログラマブルROM20は、D1方向にて電源回路PB及びロジック回路LBの各ブロックに隣接している。 In FIG. 3A, the programmable ROM 20 is between the power supply circuit PB and the logic circuit LB. In other words, the programmable ROM 20 is adjacent to each block of the power supply circuit PB and the logic circuit LB in the direction D1.
一方、図3(B)では、プログラマブルROM20のブロックは、D1方向にて電源回路PBのブロックに隣接している。 On the other hand, in FIG. 3B, the block of the programmable ROM 20 is adjacent to the block of the power supply circuit PB in the direction D1.
この理由は、プログラマブルROM20から読み出されるデータの主たる行く先が、電源回路PB及び/またはロジック回路LBだからである。つまり、プログラマブルROM20からのデータをショートパスで電源回路PB及び/またはロジック回路LBに供給できる。なお、プログラマブルROM20から読み出されるデータについては後述する。 This is because the main destination of data read from the programmable ROM 20 is the power supply circuit PB and / or the logic circuit LB. That is, data from the programmable ROM 20 can be supplied to the power supply circuit PB and / or the logic circuit LB through a short path. The data read from the programmable ROM 20 will be described later.
図3(A)(B)では、上述した3つのブロック以外に、表示データが記憶されるメモリMB1〜MB4と、その各メモリに隣接して配置されるデータドライバDB1〜DB4と、階調電圧生成回路GBと、1または2個の走査ドライバSB(またはSB1,SB2)を含む。 3A and 3B, in addition to the three blocks described above, memories MB1 to MB4 in which display data is stored, data drivers DB1 to DB4 arranged adjacent to each memory, and gradation voltages The generation circuit GB and one or two scan drivers SB (or SB1, SB2) are included.
図4(A)に本実施形態の集積回路装置10のD2方向に沿った断面図の例を示す。ここでW1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のD2方向での幅である。またWは集積回路装置10のD2方向での幅である。 FIG. 4A shows an example of a cross-sectional view along the direction D2 of the integrated circuit device 10 of the present embodiment. Here, W1, WB, and W2 are the widths in the D2 direction of the output side I / F region 12, the circuit blocks CB1 to CBN, and the input side I / F region 14, respectively. W is the width of the integrated circuit device 10 in the direction D2.
本実施形態では図4(A)に示すように、D2方向において、回路ブロックCB1〜CBNと出力側、入力側I/F領域12、14との間に他の回路ブロックが介在しない構成にできる。従って、W1+WB+W2≦W<W1+2×WB+W2とすることができ、細長の集積回路装置を実現できる。具体的には、D2方向での幅Wは、W<2mmとすることができ、更に具体的にはW<1.5mmとすることができる。なおチップの検査やマウンティングを考慮すると、W>0.9mmであることが望ましい。また長辺方向での長さLD(図3(A)(B)参照)は、15mm<LD<27mmとすることができる。またチップ形状比SP=LD/Wは、SP>10とすることができ、更に具体的にはSP>12とすることができる。 In this embodiment, as shown in FIG. 4A, in the direction D2, no other circuit block is interposed between the circuit blocks CB1 to CBN and the output side and input side I / F regions 12 and 14. . Therefore, W1 + WB + W2 ≦ W <W1 + 2 × WB + W2 can be satisfied, and a narrow integrated circuit device can be realized. Specifically, the width W in the D2 direction can be set to W <2 mm, and more specifically, W <1.5 mm. In consideration of chip inspection and mounting, it is desirable that W> 0.9 mm. The length LD in the long side direction (see FIGS. 3A and 3B) can be 15 mm <LD <27 mm. The chip shape ratio SP = LD / W can be set to SP> 10, and more specifically, SP> 12.
図4(B)は、2以上の複数の回路ブロックがD2方向に沿って配置される比較例を示す。またD2方向において、回路ブロック間や、回路ブロックとI/F領域の間に配線領域が形成される。従って集積回路装置500のD2方向(短辺方向)での幅Wが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、D1方向(長辺方向)での長さLDも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。 FIG. 4B shows a comparative example in which two or more circuit blocks are arranged along the direction D2. In the D2 direction, a wiring region is formed between the circuit blocks or between the circuit block and the I / F region. Therefore, the width W of the integrated circuit device 500 in the D2 direction (short side direction) becomes large, and a slim elongated chip cannot be realized. Therefore, even if the chip is shrunk using a fine process, the length LD in the D1 direction (long side direction) is also shortened, and the output pitch becomes narrow, which makes mounting difficult.
また本実施形態では複数の回路ブロックCB1〜CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。 In the present embodiment, since the plurality of circuit blocks CB1 to CBN are arranged along the direction D1, it is possible to easily cope with a change in product specifications and the like. In other words, since it is possible to design products with various specifications using a common platform, the design efficiency can be improved.
2.プログラマブルROMのデータ
2.1.階調電圧データ
本実施形態の集積回路装置では、プログラマブルROM20に記憶されるデータは、階調電圧を調整する調整データであってもよい。そして、階調電圧生成回路(γ補正回路)は、プログラマブルROM20に記憶された調整データに基づいて、階調電圧を生成する。以下、階調電圧生成回路(γ補正回路)の動作について説明する。
2. Programmable ROM data 2.1. Grayscale voltage data In the integrated circuit device of this embodiment, the data stored in the programmable ROM 20 may be adjustment data for adjusting the grayscale voltage. Then, the gradation voltage generation circuit (γ correction circuit) generates a gradation voltage based on the adjustment data stored in the programmable ROM 20. Hereinafter, the operation of the gradation voltage generation circuit (γ correction circuit) will be described.
図5は、図3(A)に示す回路ブロックのうち、プログラマブルROM20、ロジック回路LB及び階調電圧生成回路(γ補正回路)GBを示している。 FIG. 5 shows a programmable ROM 20, a logic circuit LB, and a gradation voltage generation circuit (γ correction circuit) GB among the circuit blocks shown in FIG.
プログラマブルROM20には、階調電圧を調整するための調整データが、例えばユーザ(表示装置製造メーカ)により入力される。調整レジスタ126は、ロジック回路LB内に設けられている。調整レジスタ126は、階調電圧を調整可能な種々の設定データを設定することができる。プログラムROM20に記憶された調整データを調整レジスタ126へ読み出すことにより、設定データが出力される。調整レジスタ126から読み出された設定データが、階調電圧生成回路GBに供給される。 Adjustment data for adjusting the gradation voltage is input to the programmable ROM 20 by, for example, a user (display device manufacturer). The adjustment register 126 is provided in the logic circuit LB. The adjustment register 126 can set various setting data that can adjust the gradation voltage. By reading the adjustment data stored in the program ROM 20 into the adjustment register 126, the setting data is output. The setting data read from the adjustment register 126 is supplied to the gradation voltage generation circuit GB.
階調電圧生成回路GBは、選択用電圧生成回路122と、階調電圧選択回路124とを有する。選択用電圧生成回路122(電圧分割回路)は、電源回路PBで生成された高電圧の電源電圧VDDH、VSSHに基づいて、選択用電圧を出力する。具体的には選択用電圧生成回路122は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてVDDH、VSSHを、このラダー抵抗回路により分割した電圧を、選択用電圧として出力する。階調電圧選択回路124は、調整レジスタ126より供給された階調特性の設定データに基づいて、選択用電圧の中から、例えば64階調の場合には64個の電圧を選択して、階調電圧V0〜V63として出力する。このようにすれば表示パネルに応じた最適な階調特性(γ補正特性)の階調電圧を生成できる。 The gradation voltage generation circuit GB includes a selection voltage generation circuit 122 and a gradation voltage selection circuit 124. The selection voltage generation circuit 122 (voltage division circuit) outputs a selection voltage based on the high power supply voltages VDDH and VSSH generated by the power supply circuit PB. Specifically, the selection voltage generation circuit 122 includes a ladder resistor circuit having a plurality of resistor elements connected in series. A voltage obtained by dividing VDDH and VSSH by the ladder resistor circuit is output as a selection voltage. The gradation voltage selection circuit 124 selects, for example, 64 voltages in the case of 64 gradations from among the selection voltages based on the gradation characteristic setting data supplied from the adjustment register 126, to Output as regulated voltages V0 to V63. In this way, it is possible to generate a gradation voltage having an optimum gradation characteristic (γ correction characteristic) according to the display panel.
調整レジスタ126は、振幅調整レジスタ130、傾き調整レジスタ132、微調整レジスタ134を含んでいてもよい。振幅調整レジスタ130、傾き調整レジスタ132、微調整レジスタ134には、階調特性のデータが設定されている。 The adjustment register 126 may include an amplitude adjustment register 130, a tilt adjustment register 132, and a fine adjustment register 134. In the amplitude adjustment register 130, the inclination adjustment register 132, and the fine adjustment register 134, gradation characteristic data is set.
例えば、プログラマブルROM20に記憶された5ビットの設定データを振幅調整レジスタ130へ読み出すことで、図6(A)のB1、B2に示すように電源電圧VDDH、VSSHの電圧レベルが変化し、階調電圧の振幅調整が可能になる。 For example, by reading the 5-bit setting data stored in the programmable ROM 20 to the amplitude adjustment register 130, the voltage levels of the power supply voltages VDDH and VSSH change as shown by B1 and B2 in FIG. The voltage amplitude can be adjusted.
また、プログラマブルROM20に記憶された設定データを傾き調整レジスタ132へ読み出すことで、図6(B)のB3〜B6に示すように、階調レベルの4ポイントにおける階調電圧が変化し、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ132に設定される各4ビットの設定データVRP0〜VRP3に基づいて、ラダー抵抗を構成する抵抗素子RL1,RL3,RL10,RL12の抵抗値が変化し、B3に示すような傾き調整が可能になる。 Further, by reading the setting data stored in the programmable ROM 20 to the inclination adjustment register 132, as shown in B3 to B6 of FIG. The inclination of the characteristic can be adjusted. That is, the resistance values of the resistance elements RL1, RL3, RL10, and RL12 constituting the ladder resistance change based on the 4-bit setting data VRP0 to VRP3 set in the inclination adjustment register 132, and the inclination adjustment as shown in B3 is performed. Is possible.
また、プログラマブルROM20に記憶された微調整レジスタ134へ読み出すことで、図6(C)のB7〜B14に示すように、階調レベルの8ポイントにおける階調電圧が変化し、階調特性の微調整が可能になる。即ち微調整レジスタ134に設定される各3ビットの設定データVP1〜VP8に基づいて、8to1セレクタ141〜148が、8つの抵抗素子RL2,RL4〜RL9,RL11の各8個のタップのうちから1つのタップをそれぞれ選択し、選択されたタップの電圧をVOP1〜OP8として出力する。これにより図6(C)のB7〜B14に示すような微調整が可能になる。 Further, by reading out to the fine adjustment register 134 stored in the programmable ROM 20, as shown in B7 to B14 of FIG. Adjustment is possible. That is, based on the 3-bit setting data VP1 to VP8 set in the fine adjustment register 134, the 8to1 selectors 141 to 148 select one of eight taps of the eight resistance elements RL2, RL4 to RL9, and RL11. Two taps are selected, and the voltages of the selected taps are output as VOP1 to OP8. As a result, fine adjustment as shown in B7 to B14 of FIG.
階調アンプ部150は、8to1セレクタ142〜148の出力VOP1〜VOP8やVDDH、VSSHに基づいて、階調電圧V0〜V63を出力する。具体的には階調アンプ部150は、VOP1〜VPOP8が入力される第1〜第8のインピーダンス変換回路(ボルテージフォロワ接続された演算増幅器)を含む。そして例えば第1〜第8のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧V1〜V62が生成される。 The gradation amplifier unit 150 outputs gradation voltages V0 to V63 based on the outputs VOP1 to VOP8 of the 8to1 selectors 142 to 148, VDDH, and VSSH. Specifically, the gradation amplifier unit 150 includes first to eighth impedance conversion circuits (operational amplifiers connected to voltage followers) to which VOP1 to VPOP8 are input. Then, for example, by dividing the output voltage of the adjacent impedance conversion circuit among the first to eighth impedance conversion circuits by resistance, the gradation voltages V1 to V62 are generated.
以上のような調整を行えば、表示パネルの種類に応じた最適な階調特性(γ特性)を得ることができ、表示品質を向上できる。そして、本実施形態では、プログラマブルROM20には、表示パネルの種類に応じた最適な階調特性(γ特性)を得るための調整データが記憶されている。そのため、表示パネルの種類毎に最適な階調特性(γ特性)を得ることができ、表示品質を向上することができる。 By performing the adjustment as described above, it is possible to obtain the optimum gradation characteristic (γ characteristic) according to the type of the display panel, and to improve the display quality. In the present embodiment, the programmable ROM 20 stores adjustment data for obtaining optimum gradation characteristics (γ characteristics) according to the type of display panel. Therefore, it is possible to obtain optimum gradation characteristics (γ characteristics) for each type of display panel, and to improve display quality.
また、本実施の形態では、プログラマブルROM20と、ロジック回路ブロックLBとは、第1の方向D1に沿って隣接して配置されてなる。このようにすれば、プログラマブルROM20からの調整データの信号線をショートパスでロジック回路ブロックLBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。 In the present embodiment, the programmable ROM 20 and the logic circuit block LB are disposed adjacent to each other along the first direction D1. In this way, the adjustment data signal line from the programmable ROM 20 can be connected to the logic circuit block LB through a short path, and therefore an increase in chip area caused by the wiring region can be prevented.
さらに、本実施形態では図3(A)に示すようにロジック回路ブロックLBと階調電圧生成回路ブロックGBをD1方向に沿って隣接して配置させてもよい。このようにすれば、ロジック回路ブロックLBからの信号線を、ショートパスで階調電圧生成回路ブロックGBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。 Furthermore, in this embodiment, as shown in FIG. 3A, the logic circuit block LB and the gradation voltage generation circuit block GB may be arranged adjacent to each other along the direction D1. In this way, since the signal line from the logic circuit block LB can be connected to the gradation voltage generation circuit block GB through a short path, an increase in chip area due to the wiring region can be prevented.
2.2.パネル設定電圧データ
本実施形態の集積回路装置では、プログラマブルROM20に記憶されるデータは、パネル電圧を調整する調整データであってもよい。該パネル電圧を調整する調整データは、例えば、対向電極VCOMに与えられる電圧を調整するためのデータであってもよい。
2.2. Panel Setting Voltage Data In the integrated circuit device of this embodiment, the data stored in the programmable ROM 20 may be adjustment data for adjusting the panel voltage. The adjustment data for adjusting the panel voltage may be data for adjusting the voltage applied to the counter electrode VCOM, for example.
図7に、電気光学装置を含む表示装置の構成例のブロック図を示す。図7の表示装置は、液晶装置としての機能を実現する。そして、電気光学装置は、液晶パネルとしての機能を実現する。 FIG. 7 shows a block diagram of a configuration example of a display device including an electro-optical device. The display device of FIG. 7 realizes a function as a liquid crystal device. The electro-optical device realizes a function as a liquid crystal panel.
液晶装置160(広義には表示装置)は、スイッチング素子としてTFTを用いた液晶パネル(広義には表示パネル)162、データ線駆動回路170、走査線駆動回路180、コントローラ190、電源回路192を含む。 The liquid crystal device 160 (display device in a broad sense) includes a liquid crystal panel (display panel in a broad sense) 162 using TFTs as switching elements, a data line driving circuit 170, a scanning line driving circuit 180, a controller 190, and a power supply circuit 192. .
TFTのゲート電極は走査線Gに接続され、TFTのソース電極はデータ線Sに接続され、TFTのドレイン電極は画素電極PEに接続されている。この画素電極PEと、液晶素子(広義には電気光学物質)を挟んで対向する対向電極VCOM(コモン電極)との間には、液晶容量CL(液晶素子)及び補助容量CSが形成されている。そして、TFT、画素電極PE等が形成されるアクティブマトリクス基板と、対向電極VCOMが形成される対向基板との間に液晶が封入され、画素電極PEと対向電極VCOMの間の印加電圧に応じて画素の透過率が変化するようになっている。 The gate electrode of the TFT is connected to the scanning line G, the source electrode of the TFT is connected to the data line S, and the drain electrode of the TFT is connected to the pixel electrode PE. A liquid crystal capacitor CL (liquid crystal element) and an auxiliary capacitor CS are formed between the pixel electrode PE and a counter electrode VCOM (common electrode) facing each other with a liquid crystal element (electro-optical material in a broad sense) interposed therebetween. . Then, liquid crystal is sealed between the active matrix substrate on which the TFT, the pixel electrode PE, and the like are formed, and the counter substrate on which the counter electrode VCOM is formed, and according to the applied voltage between the pixel electrode PE and the counter electrode VCOM. The transmittance of the pixel is changed.
本実施の形態では、プログラマブルROM20には、対向電極VCOMに与えられる電圧を調整する調整データが記憶されていてもよい。そして、該調整データに基づいて、電源回路192の電圧が調整され、対向電極VCOMに与えられる。該調整データを、表示パネル毎に設定することで、表示品質を向上することができる。 In the present embodiment, the programmable ROM 20 may store adjustment data for adjusting the voltage applied to the counter electrode VCOM. Based on the adjustment data, the voltage of the power supply circuit 192 is adjusted and applied to the counter electrode VCOM. Display quality can be improved by setting the adjustment data for each display panel.
本実施の形態では、図3(A)に示すように、プログラマブルROM20と電源回路ブロックPBとは、第1の方向D1に沿って隣接して配置されてなる。このようにすれば、プログラマブルROM20からの調整データの信号線を、ショートパスで電源回路ブロックPBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。 In the present embodiment, as shown in FIG. 3A, the programmable ROM 20 and the power supply circuit block PB are arranged adjacent to each other along the first direction D1. In this way, the adjustment data signal line from the programmable ROM 20 can be connected to the power supply circuit block PB through a short path, and therefore an increase in chip area due to the wiring region can be prevented.
2.3.その他のユーザ設定情報
本実施の形態の集積回路装置では、プログラマブルROM20に記憶されるデータはこれらに限られるものではない。例えば、プログラマブルROM20には、表示ドライバ調整データとして、所与のタイミングを調整する調整データが記憶されていてもよい。すなわち、該調整データに基づいて、メモリのリフレッシュ周期や表示タイミングを制御する各種の制御信号が生成されてもよい。あるいは、プログラマブルROM20には、表示ドライバ調整データとして、集積回路装置の起動シーケンス設定を調整する調整データが記憶されていてもよい。
2.3. Other User Setting Information In the integrated circuit device of the present embodiment, the data stored in the programmable ROM 20 is not limited to these. For example, the programmable ROM 20 may store adjustment data for adjusting a given timing as display driver adjustment data. That is, various control signals for controlling the refresh cycle and display timing of the memory may be generated based on the adjustment data. Alternatively, the programmable ROM 20 may store adjustment data for adjusting the startup sequence setting of the integrated circuit device as display driver adjustment data.
以上の調整データは、ユーザによりプログラミングされるものであるが、ICメーカがIC製造・検査過程で調整するデータを記憶させても良い。 The above adjustment data is programmed by the user, but data adjusted by the IC manufacturer in the IC manufacturing / inspection process may be stored.
3.プログラマブルROM
3.1.プログラマブルROMの全体構成
図8は、集積回路装置10内に配置されたプログラマブルROM20を示している。プログラマブルROM20は、大別して、メモリセルアレイブロック200と、コントロール回路ブロック202とを有している。メモリセルアレイブロック200とコントロール回路ブロック202とは、集積回路装置10の長辺方向であるD1方向にて隣接している。
3. Programmable ROM
3.1. Overall Configuration of Programmable ROM FIG. 8 shows a programmable ROM 20 arranged in the integrated circuit device 10. The programmable ROM 20 roughly includes a memory cell array block 200 and a control circuit block 202. The memory cell array block 200 and the control circuit block 202 are adjacent to each other in the direction D1 that is the long side direction of the integrated circuit device 10.
メモリセルアレイブロック200には、複数のワード線WLと複数のビット線BLとが設けられている。複数のワード線WLは、集積回路装置10の短辺方向であるD2方向に沿って延びている。複数のビット線BLは、集積回路装置10の長辺方向であるD1方向に沿って延びている。この理由は次の通りである。 The memory cell array block 200 is provided with a plurality of word lines WL and a plurality of bit lines BL. The plurality of word lines WL extend along the direction D2 which is the short side direction of the integrated circuit device 10. The plurality of bit lines BL extend along the direction D1 which is the long side direction of the integrated circuit device 10. The reason is as follows.
プログラマブルROM20の記憶容量は、ユーザ側の仕様等により機種毎に増減可能である。本実施形態では、記憶容量の増減は、ワード線WLの本数を変更することで対処する。つまり、ワード線WLの長さは、記憶容量が変更されても一定である。この結果、1本のワード線WLに接続されるメモリセルの個数は固定となる。ワード線WLの本数を増やせば、プログラムROM20の記憶容量は増大される。プログラムROM20の記憶容量を増大させても、メモリセルアレイブロック200は、集積回路装置10の短辺方向(D2方向)には長くならない。よって、図1にて説明したスリムな形状を維持できる。 The storage capacity of the programmable ROM 20 can be increased or decreased for each model depending on the specifications on the user side. In the present embodiment, the increase or decrease in storage capacity is dealt with by changing the number of word lines WL. That is, the length of the word line WL is constant even when the storage capacity is changed. As a result, the number of memory cells connected to one word line WL is fixed. If the number of word lines WL is increased, the storage capacity of the program ROM 20 is increased. Even if the storage capacity of the program ROM 20 is increased, the memory cell array block 200 does not become longer in the short side direction (D2 direction) of the integrated circuit device 10. Therefore, the slim shape described in FIG. 1 can be maintained.
他の理由として、プログラマブルROM20の記憶容量を増減させても、コントロール回路ブロック202は、集積回路装置10の短辺方向(D2方向)には長くならない。よって、図1にて説明したスリムな形状を維持できる。比較例である図9では、プログラムROM20の記憶容量を増大させた結果、メモリセルアレイブロック200が集積回路装置10の短辺方向(D2方向)に長くなる。この場合、コントロール回路ブロック202の回路設計をやり直さなければならない。しかし、比較例である図9のレイアウトを90°回転させた本実施形態の図8のレイアウトでは、その必要はない。よって、プログラマブルROM20の記憶容量を増減させても、特にコントロール回路ブロック202の設計の効率化を実現できる。 As another reason, even if the storage capacity of the programmable ROM 20 is increased or decreased, the control circuit block 202 does not become longer in the short side direction (D2 direction) of the integrated circuit device 10. Therefore, the slim shape described in FIG. 1 can be maintained. In FIG. 9 as a comparative example, the memory cell array block 200 becomes longer in the short side direction (D2 direction) of the integrated circuit device 10 as a result of increasing the storage capacity of the program ROM 20. In this case, the circuit design of the control circuit block 202 must be redone. However, this is not necessary in the layout of FIG. 8 of the present embodiment in which the layout of FIG. 9 as a comparative example is rotated by 90 °. Therefore, even when the storage capacity of the programmable ROM 20 is increased or decreased, the design efficiency of the control circuit block 202 can be improved.
さらに他の理由として、ビット線BLが集積回路装置10の長辺方向であるD1方向に沿って延びており、そのビット線BLの延長線上にコントロール回路ブロック202を配置できる。コントロール回路ブロック202の一つの機能は、ビット線BLを介して読み出されたデータをセンスアンプにて検出し、他の回路ブロックに供給するものである。上述のレイアウトにより、図9の比較例と比べれば、メモリセルアレイブロック200から読み出されたデータをショートパスでコントロール回路ブロック202へ供給できる。 As yet another reason, the bit line BL extends along the direction D1 which is the long side direction of the integrated circuit device 10, and the control circuit block 202 can be disposed on the extended line of the bit line BL. One function of the control circuit block 202 is to detect data read through the bit line BL by a sense amplifier and supply it to other circuit blocks. With the above-described layout, data read from the memory cell array block 200 can be supplied to the control circuit block 202 through a short path as compared with the comparative example of FIG.
3.2.単層ゲートのメモリセル
図10は、図8に示すメモリセルアレイブロック200に配置される単層ゲートのメモリセルMCの平面図である。図11は、単層ゲートのメモリセルMCの等価回路図である。
3.2. Single Layer Gate Memory Cell FIG. 10 is a plan view of a single layer gate memory cell MC arranged in the memory cell array block 200 shown in FIG. FIG. 11 is an equivalent circuit diagram of a single-layer gate memory cell MC.
図10において、このメモリセルMCは、コントロールゲート部分210と、書き込み/読み出しトランジスタ220と、消去トランジスタ230とを有し、この3つの領域にポリシリコンにて形成されたフローティングゲートFGが延びている。図11に示すように、このメモリセルMCは、書き込み/読み出しトランジスタ220のドレインとビット線BLとの間に設けられた第1のトランスファーゲート240を有する。第1のトランスファーゲート240は、サブワード線SWLの論理と、反転サブワード線XSWLとの論理により、書き込み/読み出しトランジスタ220のドレインとビット線BLとの接続/非接続を行なう。この第1のトランスファーゲート240は、P型MOSトランジスタXfer(P)と、N型MOSトランジスタXfer(N)とで構成される。なお、ワード線を階層化しない場合は、第1のトランスファーゲート240は、ワード線及び反転ワード線の各論理により制御される。 In FIG. 10, this memory cell MC has a control gate portion 210, a write / read transistor 220, and an erase transistor 230, and a floating gate FG formed of polysilicon extends in these three regions. . As shown in FIG. 11, the memory cell MC has a first transfer gate 240 provided between the drain of the write / read transistor 220 and the bit line BL. The first transfer gate 240 connects / disconnects the drain of the write / read transistor 220 and the bit line BL based on the logic of the sub word line SWL and the logic of the inverted sub word line XSWL. The first transfer gate 240 includes a P-type MOS transistor Xfer (P) and an N-type MOS transistor Xfer (N). When the word lines are not hierarchized, the first transfer gate 240 is controlled by the logic of the word line and the inverted word line.
単層ゲートとは、コントロールゲートCGが、半導体基板(例えばP型、広義には第1導電型)のP型ウェルPWEL内に形成されたN型(広義には第2導電型)不純物層NCUにて形成されているため、ポリシリコンのフローティングゲートFGが一層のみ形成されていることを意味する。つまり、コントロールゲートCG及びフローティングゲートFGの二層ゲートをポリシリコンで形成するものではない。このコントロールゲートCGと、それに対向するフローティングゲートFGとにより、カップリング容量が形成される。 The single-layer gate is an N-type (second conductivity type in a broad sense) impurity layer NCU in which a control gate CG is formed in a P-type well PWEL of a semiconductor substrate (for example, P-type, first conductivity type in a broad sense). This means that only one polysilicon floating gate FG is formed. That is, the two-layer gate of the control gate CG and the floating gate FG is not formed of polysilicon. A coupling capacitor is formed by the control gate CG and the floating gate FG facing the control gate CG.
本発明の一態様でも、フローティングゲートのみの「単層ゲート」構造であるが、書き込みと消去とをチャネルの導電型が異なるMOSトランジスタで行なっている点が従来技術と異なる。このように、書き込みと消去とを異なるMOSトランジスタで行う利点は以下の通りである。消去は、容量結合の小さい箇所に電圧を印加して、容量結合の大きい箇所を0Vにすることで、FNトンネル電流によりフローティングゲートに注入されている電子を引き抜くことで行われる。従来例としてあげられる単層ゲート型の不揮発性記憶装置としては、書き込みと消去とを同一のMOSトランジスタ(同一箇所)で行うタイプのものがある。単層ゲート型の不揮発性記憶装置では、コントロールゲートとフローティングゲート電極との間の容量を書き込みの領域の容量と比して大きくする必要があるため、書き込み領域の容量が小さくなるように設計されている。つまり、消去の際には、容量結合の小さい箇所に消去のための大きな電圧を印加しなくてはならないことになる。 One embodiment of the present invention also has a “single layer gate” structure with only a floating gate, but differs from the prior art in that writing and erasing are performed by MOS transistors having different channel conductivity types. Thus, the advantage of performing writing and erasing with different MOS transistors is as follows. Erasing is performed by applying a voltage to a portion with small capacitive coupling and setting the portion with large capacitive coupling to 0 V, thereby extracting electrons injected into the floating gate by the FN tunnel current. As a conventional single layer gate type nonvolatile memory device, there is a type in which writing and erasing are performed by the same MOS transistor (same location). In a single-layer gate type nonvolatile memory device, the capacity between the control gate and the floating gate electrode needs to be larger than the capacity of the writing area, so the capacity of the writing area is designed to be small. ing. That is, when erasing, a large voltage for erasing must be applied to a portion having a small capacitive coupling.
しかし、特に、微細な不揮発性記憶装置の場合には、消去の際に印加する電圧に対して十分な耐圧を確保することができず、MOSトランジスタが破壊されてしまうことがある。そのため、本実施形態に係るプログラマブルROMブロックでは、書き込みと消去とを異なるMOSトランジスタで行い、かつ、それぞれのMOSトランジスタのチャネルの導電型を異ならせている。消去を行うMOSトランジスタとして、例えばPチャネル型のMOSトランジスタを形成すると、この消去のためのMOSトランジスタは、N型ウェルの上に形成されることになる。そのため、消去の際に、N型ウエルと、基板(半導体層)のジャンクション耐圧までの電圧を印加することができることになる。その結果、書き込み領域と同一の箇所で消去をする場合と比して消去の電圧に対する耐圧を向上させることができ、微細化が図られ信頼性が向上する。 However, in particular, in the case of a fine nonvolatile memory device, a sufficient breakdown voltage cannot be ensured with respect to the voltage applied at the time of erasing, and the MOS transistor may be destroyed. Therefore, in the programmable ROM block according to the present embodiment, writing and erasing are performed by different MOS transistors, and the channel conductivity types of the respective MOS transistors are different. If, for example, a P-channel type MOS transistor is formed as the MOS transistor for erasing, the MOS transistor for erasing is formed on the N-type well. Therefore, at the time of erasing, a voltage up to the junction breakdown voltage of the N-type well and the substrate (semiconductor layer) can be applied. As a result, the withstand voltage against the erasing voltage can be improved as compared with the case where erasing is performed at the same location as the writing region, miniaturization is achieved and reliability is improved.
なお、本実施形態の集積回路装置10では、LV(Low Voltage)系(例えば1.8V)、MV系(Middle Voltage)系(例えば3V)及びHV(High Voltage)系(例えば20V)が存在するが、メモリセルMCはMV系の耐圧構造である。書き込み/読み出しトランジスタ220及びN型MOSトランジスタXfer(N)はMV系のN型MOSトランジスタであり、消去トランジスタ230及びP型MOSトランジスタXfer(P)はMV系のP型MOSトランジスタである。 In the integrated circuit device 10 of the present embodiment, there are an LV (Low Voltage) system (for example, 1.8 V), an MV system (Middle Voltage) system (for example, 3 V), and an HV (High Voltage) system (for example, 20 V). However, the memory cell MC has an MV-type withstand voltage structure. The write / read transistor 220 and the N-type MOS transistor Xfer (N) are MV N-type MOS transistors, and the erase transistor 230 and the P-type MOS transistor Xfer (P) are MV P-type MOS transistors.
図12は、メモリセルMCへのデータ書き込み(プログラム)動作を示している。コントロールゲートCGに例えば8Vを印加し、書き込みトランジスタ220のドレインにビット線BL及び第1のトランスファーゲート240を介して例えば8Vを印加する。書き込み/読み出しトランジスタ220のソース及びP型ウェルPWELの電位は0Vである。それにより、書き込み/読み出しトランジスタ220のチャネルでホットエレクトロンを発生させて、その電子を書き込み/読み出しトランジスタ220のフローティングゲートに引き込む。この結果、書き込み/読み出しトランジスタ220のしきい値Vthは、図13に示すように初期状態より高くなる。 FIG. 12 shows a data write (program) operation to the memory cell MC. For example, 8V is applied to the control gate CG, and for example, 8V is applied to the drain of the write transistor 220 via the bit line BL and the first transfer gate 240. The potential of the source of the write / read transistor 220 and the P-type well PWEL is 0V. Thereby, hot electrons are generated in the channel of the write / read transistor 220, and the electrons are drawn into the floating gate of the write / read transistor 220. As a result, the threshold value Vth of the write / read transistor 220 becomes higher than the initial state as shown in FIG.
一方、消去時には、図14に示すように、消去トランジスタ230のドレインに例えば20Vを印加し、コントロールゲートCGは接地される。消去トランジスタ230のソース及びN型ウェルNWELの電位は例えば20Vである。こうすると、コントロールゲートCGとN型ウェルNWELとの間に高い電圧がかかるために、フローティングゲートFGの電子をN型ウェルNWEL側に引き込む。このFN(Fowler-Nordheim)トンネル電流により、データが消去される。このとき、図15に示すように、書き込み/読み出しトランジスタ220のしきい値Vthは、初期状態よりも低い負のしきい値となる。 On the other hand, at the time of erasing, as shown in FIG. 14, for example, 20V is applied to the drain of the erasing transistor 230, and the control gate CG is grounded. The potential of the source of the erase transistor 230 and the N-type well NWEL is, for example, 20V. Thus, since a high voltage is applied between the control gate CG and the N-type well NWEL, electrons in the floating gate FG are drawn to the N-type well NWEL side. Data is erased by this FN (Fowler-Nordheim) tunnel current. At this time, as shown in FIG. 15, the threshold value Vth of the write / read transistor 220 is a negative threshold value lower than the initial state.
データ読み出し時には、図16及び図17に示すように、コントロールゲートCGを接地し、書き込み/読み出しトランジスタ220のドレインに例えば1Vを印加する。このとき、書き込み/読み出しトランジスタ220のソース及びP型ウェルPWELの電位は0Vである。図16に示す書き込み状態では、フローティングゲートFGは電子過剰なので、チャネルに電流は流れない。一方、図17に示す消去状態では、フローティングゲートFGは正孔過剰なのでチャネルに電子が流れる。その電流の有無で、データ読み出しが可能となる。 At the time of data reading, as shown in FIGS. 16 and 17, the control gate CG is grounded, and for example, 1 V is applied to the drain of the write / read transistor 220. At this time, the potential of the source of the write / read transistor 220 and the P-type well PWEL is 0V. In the write state shown in FIG. 16, since the floating gate FG has an excess of electrons, no current flows through the channel. On the other hand, in the erased state shown in FIG. 17, since the floating gate FG has excess holes, electrons flow through the channel. Data can be read with or without the current.
なお、本実施形態のプログラマブルROM20は、上述したように主としてユーザが従来のE2PROMやトリマ抵抗の代わりとして調整データを記憶させ、あるいはICメーカが製造・検査段階にて調整データを記憶させる不揮発性メモリとして使用される。このため、書き換え回数を5回程度補償すれば足りるものである。 In the programmable ROM 20 of the present embodiment, as described above, the user mainly stores adjustment data instead of the conventional E 2 PROM or trimmer resistor, or the IC manufacturer stores the adjustment data at the manufacturing / inspection stage. Used as a memory. For this reason, it is sufficient to compensate the number of rewrites about 5 times.
3.3.メモリセルアレイブロック
3.3.1.平面レイアウト
図18は、メモリセルアレイブロック200及びその一部を拡大して示す平面図である。メモリセルアレイブロック200は、集積回路装置10の短辺方向(D2方向)の中心位置に、メインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvの形成領域250が設けられる。この形成領域250を境に、メモリセルアレイブロック200は第1,第2の領域に2分割されている。本実施形態では、第1,第2の領域にそれぞれ8個のカラムブロックが設けられ、計16個のカラムブロック0〜カラムブロック15が設けられている。1カラムブロック内にはD2方向にて8個のメモリセルMCが配置されている。本実施形態では、図3(A)に示す集積回路装置10の短辺の長さWを800μmとし、一メモリセルMCのD2方向の長さに基づいて、長さWに納められるメモリセルMCの個数として、16カラム×8メモリセルの設計となった。プログラマブルROM20の記憶容量を増減するには、ワード線の数を増減させれば良い。また、メインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvは、2分割された領域毎に一つずつ、計各2つが設けられている。なお、各一つのメインワード線ドライバMWLDrv及びコントロールゲート線ドライバCGDrvを、メモリアレイブロック200の端部に設けても良い。
3.3. Memory cell array block 3.3.1. Planar Layout FIG. 18 is an enlarged plan view showing the memory cell array block 200 and a part thereof. In the memory cell array block 200, a formation region 250 of the main word line driver MWLDrv and the control gate line driver CGDrv is provided at the center position in the short side direction (D2 direction) of the integrated circuit device 10. With this formation region 250 as a boundary, the memory cell array block 200 is divided into two parts, a first region and a second region. In the present embodiment, eight column blocks are provided in each of the first and second regions, and a total of 16 column blocks 0 to 15 are provided. Eight memory cells MC are arranged in the D2 direction in one column block. In the present embodiment, the length W of the short side of the integrated circuit device 10 shown in FIG. 3A is set to 800 μm, and the memory cell MC accommodated in the length W is based on the length of one memory cell MC in the D2 direction. The number of memory cells is 16 columns × 8 memory cells. In order to increase or decrease the storage capacity of the programmable ROM 20, the number of word lines may be increased or decreased. In addition, two main word line drivers MWLDrv and two control gate line drivers CGDrv are provided, one for each of the divided areas. One main word line driver MWLDrv and control gate line driver CGDrv may be provided at the end of the memory array block 200.
図18では、一つのメインワード線ドライバMWLDrvにより駆動されるメインワード線MWLは計34本設けられている。2本はICメーカのテストビット用のメモリセルに接続されたテスト用メインワード線T1,T0であり、残りの32本がユーザ用のメインワード線MWL0−MWL31である。また、一つのコントロールゲート線ドライバCGDrvにより駆動されるコントロールゲート線CG(図10に示すN型不純物層NCU)が、メインワード線MWLと平行に延びている。 In FIG. 18, a total of 34 main word lines MWL driven by one main word line driver MWLDrv are provided. Two are test main word lines T1 and T0 connected to memory cells for test bits of the IC manufacturer, and the remaining 32 are user main word lines MWL0 to MWL31. Further, a control gate line CG (N-type impurity layer NCU shown in FIG. 10) driven by one control gate line driver CGDrv extends in parallel with the main word line MWL.
16個のカラムブロック0〜カラムブロック15の各々は、メモリセル領域260とサブワード線デコーダ領域270を有する。サブワード線デコーダ領域270には、各メインワード線MWLに接続されたサブワード線デコーダSWLDecが設けられている。また、コントロール回路ブロック202の領域には、各サブワード線デコーダ領域270毎に、カラムドライバCLDrvが設けられている。各サブワード線デコーダ領域270に配置された全サブワード線デコーダSWLDecに、カラムドライバCLDrvの出力線が共通接続されている。 Each of the 16 column blocks 0 to 15 has a memory cell region 260 and a sub word line decoder region 270. The sub word line decoder area 270 is provided with a sub word line decoder SWLDec connected to each main word line MWL. In the area of the control circuit block 202, a column driver CLDrv is provided for each sub word line decoder area 270. The output lines of the column driver CLDrv are commonly connected to all the sub word line decoders SWLDec arranged in each sub word line decoder region 270.
一つのサブワード線デコーダSWLDecより、隣接するメモリセル領域260内に向けて、サブワード線SWLと反転サブワード線XSWLが延びている。一つのカラムブロック内では、メモリセル領域260内に、サブワード線SWLと反転サブワード線XSWLとに共通接続された例えば8個のメモリセルMCが配置されている。 A sub word line SWL and an inverted sub word line XSWL extend from one sub word line decoder SWLDec toward the adjacent memory cell region 260. In one column block, for example, eight memory cells MC commonly connected to the sub word line SWL and the inverted sub word line XSWL are arranged in the memory cell region 260.
図18に示すレイアウトでは、メインワード線ドライバMWLDrvにより1本のメインワード線MWLが選択され、かつ、カラムドライバCLDrvにより1つのカラムブロックが選択されることで、一つのサブワード線デコーダSWLDecが選択される。この選択されたサブワード線デコーダSWLDecに接続された8個のメモリセルMCが選択セルとなり、データのプログラム(書き込み)または読み出しが行われる。データの消去時には、全てのメモリセルが選択され、一括で消去される。 In the layout shown in FIG. 18, one main word line MWL is selected by the main word line driver MWLDrv, and one column block is selected by the column driver CLDrv, so that one sub word line decoder SWLDec is selected. The Eight memory cells MC connected to the selected sub word line decoder SWLDec are selected cells, and data is programmed (written) or read. When erasing data, all memory cells are selected and erased collectively.
3.3.2メモリセル領域及びサブワード線デコーダ領域のウェルレイアウト
図18には、メモリセル領域260及びサブワード線デコーダ領域270に共通のウェルレイアウトが図示されている。メモリセル領域260内の一つのメモリセルMCを形成するために、3つのウェルが用いられている。一つは、メインワード線MWLに沿った方向(D2方向)に延びるP型ウェルPWEL(広義には第1導電型の表層ウェル)であり、他の一つはそのP型ウェルPWELを囲む環状N型ウェルNWEL1(広義には第2導電型の環状表層ウェル)であり、さらに他の一つが環状N型ウェルNWEL1の側方にてメインワード線MWLに沿った方向(D2方向)に延びる帯状N型ウェルNWEL2(広義には第2導電型の帯状表層ウェル)である。なお、環状N型ウェルNWEL1の一方の長辺領域をNWEL1−1とし、他方の長辺領域(NWEL2側)をNWEL1−2とする。
3.3.2 Well Layout of Memory Cell Region and Sub-Word Line Decoder Region FIG. 18 shows a well layout common to the memory cell region 260 and the sub-word line decoder region 270. Three wells are used to form one memory cell MC in the memory cell region 260. One is a P-type well PWEL (surface well of the first conductivity type in a broad sense) extending in a direction (D2 direction) along the main word line MWL, and the other is an annular shape surrounding the P-type well PWEL. An N-type well NWEL1 (second conductivity type annular surface layer well in a broad sense), and another one extends in a direction (D2 direction) along the main word line MWL at the side of the annular N-type well NWEL1. This is the N-type well NWEL2 (second conductivity type belt-shaped surface layer well in a broad sense). Note that one long side region of the annular N-type well NWEL1 is NWEL1-1, and the other long side region (NWEL2 side) is NWEL1-2.
一つのメモリセルMCは、図18に示す1メモリセルの長さ領域Lに亘って、3つのウェル(PWEL,NWEL1,NWEL2)上に形成される。また、各メモリセル領域260内の長さ領域Lには、図18に示すように、一つのサブワード線デコーダSWLDecに共通接続される8個のメモリセルMCが形成される。 One memory cell MC is formed on three wells (PWEL, NWEL1, NWEL2) over the length region L of one memory cell shown in FIG. In the length region L in each memory cell region 260, as shown in FIG. 18, eight memory cells MC commonly connected to one sub word line decoder SWLDec are formed.
なお、図18において、環状N型ウェルNWEL1と、帯状N型ウェルNWEL2とをそれぞれ囲むP型不純物リング280(広義には第1導電型の不純物リング)が設けられているが、これについては後述する。 In FIG. 18, a P-type impurity ring 280 (a first conductivity type impurity ring in a broad sense) surrounding each of the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2 is provided. This will be described later. To do.
図18において、サブワード線デコーダ領域270にも上述した3つのウェル(PWEL,NWEL1,NWEL2)が形成される。ただし、サブワード線デコーダSWLDecを構成するトランジスタの形成領域は、図18にてドット領域として示すP型ウェルPWEL及び帯状N型ウェルNWEL2上であり、環状N型ウェルNWEL1上には形成されない。 In FIG. 18, the above-described three wells (PWEL, NWEL1, NWEL2) are also formed in the sub word line decoder region 270. However, the formation region of the transistors constituting the sub word line decoder SWLDec is on the P-type well PWEL and the strip-like N-type well NWEL2 shown as dot regions in FIG. 18, and is not formed on the annular N-type well NWEL1.
3.3.3.メモリセルの平面レイアウト及び断面構造
図19は、図18にて隣り合う2つのメモリセルMCの平面レイアウトである。図20は、図19のC−C’断面を示し、一つのメモリセルMCの断面図である。なお、図19のC−C’の破断線のうち、D2方向の破線で示す断面は図20では省略されている。また、図19のC−C’破断線のうちD1方向の寸法と、図20のD1方向の寸法とは、必ずしも一致していない部分がある。
3.3.3. FIG. 19 is a planar layout of two memory cells MC adjacent to each other in FIG. FIG. 20 is a cross-sectional view of one memory cell MC, showing the CC ′ cross-section of FIG. Note that the cross section indicated by the broken line in the direction D2 among the broken lines CC ′ in FIG. 19 is omitted in FIG. Further, in the CC ′ fracture line of FIG. 19, there is a portion where the dimension in the D1 direction and the dimension in the D1 direction of FIG.
図19において、2つのメモリセルMCは、平面視でミラー配置される。図19に示すように、メモリセルMCは、3つのウェル(PWEL,NWEL1,NWEL2)に跨って形成されることは上述した。環状N型ウェルNWEL1の外縁領域内側の下層と、帯状N型ウェルNWEL2の下層には、図20に示すように、深層N型ウェルDNWEL(広義には第2導電型の深層ウェル)が設けられている。図20に示すように、深層N型ウェルDNWEL上の3つのウェル(PWEL,NWEL1,NWEL2)内にはP型またはN型の不純物領域(広義には最表層不純物領域)が設けられるので、本実施形態のメモリセルMCはトリプルウェル構造である。これにより、P型基板PsubとP型ウェルPWELとを別電位に設定できる。なお、P型基板Psub上にはプログラマブルROM20だけが形成されるのでなく、他の回路ブロックも形成され、バックゲート電圧印加等のニーズがあるので、必ずしもP型基板Psubの電位を接地電位に固定するとは限らない。 In FIG. 19, two memory cells MC are mirror-arranged in plan view. As described above, the memory cell MC is formed across three wells (PWEL, NWEL1, and NWEL2) as shown in FIG. As shown in FIG. 20, a deep N-type well DNWEL (second conductivity type deep well in a broad sense) is provided in the lower layer inside the outer edge region of the annular N-type well NWEL1 and the lower layer of the strip-shaped N-type well NWEL2. ing. As shown in FIG. 20, since three wells (PWEL, NWEL1, NWEL2) on the deep layer N-type well DNWEL are provided with P-type or N-type impurity regions (in the broad sense, the outermost layer impurity region), The memory cell MC of the embodiment has a triple well structure. Thereby, the P-type substrate Psub and the P-type well PWEL can be set to different potentials. Note that not only the programmable ROM 20 is formed on the P-type substrate Psub, but also other circuit blocks are formed, and there is a need for application of a back gate voltage. Therefore, the potential of the P-type substrate Psub is not necessarily fixed to the ground potential. Not always.
図19及び図20に示すように、環状N型ウェルNWEL1の一方の長辺領域NWEL1−1と、P型ウェルPWELの上層には、図示しない絶縁膜を介して、ポリシリコンによるフローティングゲートFGが形成されている。このフローティングゲートFGは、PWELに形成された書き込み/読み出しトランジスタ220と、環状N型ウェルNWEL1の一方の長辺領域NWEL1−1に形成された消去トランジスタ230の共通ゲートとして機能する。さらに、フローティングゲートFGと絶縁膜を介して対向するP型ウェルPWEL領域には、N型不純物領域NCUが形成される。このN型不純物領域NCUは、コントロールゲート電圧VCGが印加されて、コントロールゲートCGとして機能する。 As shown in FIGS. 19 and 20, a floating gate FG made of polysilicon is formed on one long side region NWEL1-1 of the annular N-type well NWEL1 and an upper layer of the P-type well PWEL via an insulating film (not shown). Is formed. The floating gate FG functions as a common gate for the write / read transistor 220 formed in the PWEL and the erase transistor 230 formed in one long side region NWEL1-1 of the annular N-type well NWEL1. Further, an N-type impurity region NCU is formed in a P-type well PWEL region facing the floating gate FG via an insulating film. The N-type impurity region NCU is applied with a control gate voltage VCG and functions as a control gate CG.
P型ウェルPWELには、図11に示す第1のトランスファーゲート240のN型MOSトランジスタXfer(N)が設けられている。また、帯状N型ウェルNWEL2には、第1のトランスファーゲート240のP型MOSトランジスタXfer(P)が設けられている。なお、図19に示すようにP型MOSトランジスタXfer(P)は複数設けられ、これらは並列接続されることでゲート幅を確保してドライブ能力を確保している。 The P-type well PWEL is provided with the N-type MOS transistor Xfer (N) of the first transfer gate 240 shown in FIG. Further, a P-type MOS transistor Xfer (P) of the first transfer gate 240 is provided in the strip-shaped N-type well NWEL2. As shown in FIG. 19, a plurality of P-type MOS transistors Xfer (P) are provided, and these are connected in parallel to secure the gate width and secure the drive capability.
なお、環状N型ウェルNWEL1の他方の長辺領域NWEL1−2には、N型不純物領域が設けられるだけで、アクティブ素子は設けられない。この他方の長辺領域NWEL1−2は、一方の長辺領域NWEL1−1と連結されてP型ウェルPWELを環状に囲むためだけに設けられている。他方の長辺領域NWEL1−2が形成されないと、たとえ深層N型ウェルDNWELを配置したとしても、P型ウェルPWELをP型基板Psubと電気的に分離できないからである。 In the other long side region NWEL1-2 of the annular N-type well NWEL1, only an N-type impurity region is provided, and no active element is provided. The other long side region NWEL1-2 is provided only to be connected to the one long side region NWEL1-1 and surround the P-type well PWEL in an annular shape. This is because if the other long side region NWEL1-2 is not formed, the P-type well PWEL cannot be electrically separated from the P-type substrate Psub even if the deep N-type well DNWEL is arranged.
本実施形態では、深層N型ウェルDNWELの上層であって、P型ウェルPWELと、その外側の環状N型ウェルNWEL1とは離間されている。この離間スペースG1は、消去時に20Vが印加される環状N型ウェルNWEL1と、VSS電位に設定されるP型ウェルPWELとの間で20Vの耐圧確保のためである。本実施形態では、離間スペースの距離G1を1μmとした。なお、環状N型ウェルNWEL1とP型ウェルPWELとの間で耐圧が確保されれば、離間スペースG1は必要ではない。例えば、設計ルールが0.25μmであれば離間スペースG1は不要であるが、0.18μmの設計ルールでは離間スペースG1により耐圧を確保しても良い。 In the present embodiment, the P-type well PWEL, which is the upper layer of the deep N-type well DNWEL, is separated from the outer annular N-type well NWEL1. This separation space G1 is for securing a withstand voltage of 20 V between the annular N-type well NWEL1 to which 20 V is applied during erasure and the P-type well PWEL set to the VSS potential. In the present embodiment, the distance G1 of the separation space is set to 1 μm. If the withstand voltage is secured between the annular N-type well NWEL1 and the P-type well PWEL, the separation space G1 is not necessary. For example, if the design rule is 0.25 μm, the separation space G1 is not necessary, but in the design rule of 0.18 μm, the withstand voltage may be secured by the separation space G1.
次に、環状N型ウェルNWEL1と、帯状N型ウェルNWEL2との間にも、離間スペースG2が設けられている。特に、この離間スペースG2の領域には、環状N型ウェルNWEL1と帯状N型ウェルNWEL2とを電気的に分離するために、深層N型ウェルDNWELも配置されない。代りに、深層P型ウェルDPWEL(広義には、第1導電型の環状深層ウェル)が形成されている。この深層P型ウェルDPWELは、P型基板Psbよりも不純物濃度が若干濃く、表層のP型ウェルPWELよりも濃度は薄くして、環状N型ウェルNWEL1と帯状N型ウェルNWEL2との間の耐圧を上げるために設けられている。なお、この深層P型ウェルDPWELは、図18の環状N型ウェルNWEL1と、帯状N型ウェルNWEL2とを囲って環状に配置される。 Next, a separation space G2 is also provided between the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2. In particular, the deep N-type well DNWEL is not disposed in the space G2 in order to electrically isolate the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2. Instead, a deep P-type well DPWEL (first conductivity type annular deep well) is formed. The deep layer P-type well DPWEL has a slightly higher impurity concentration than the P-type substrate Psb and a lower concentration than the surface P-type well PWEL, so that the breakdown voltage between the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2 It is provided to raise. The deep P-type well DPWEL is annularly arranged so as to surround the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2 in FIG.
加えて、本実施形態では、離間スペースG2の表層に、平面視でリング状にP型不純物層(P型リング、広義には第1導電型の不純物リング)280を配置した。このP型リング280の形成領域は図18に示す通り、環状N型ウェルNWEL1及び帯状N型ウェルNWEL2の双方を囲っている。 In addition, in the present embodiment, a P-type impurity layer (P-type ring, first conductivity type impurity ring in a broad sense) 280 is arranged in a ring shape in plan view on the surface layer of the separation space G2. The formation region of the P-type ring 280 surrounds both the annular N-type well NWEL1 and the strip-shaped N-type well NWEL2 as shown in FIG.
このP型リング280を設けることで、離間スペースG2の上を寄生トランジスタのゲートとなり得る金属配線が跨いだとしても、寄生トランジスタがオンして離間スペースG2内の電位が反転することを防止するためである。なお、本実施形態では離間スペースG2の長さ=4.5μmとし、離間スペースG2の中心に位置するP型リング280の幅は0.5μmとした。ただし、電位反転防止の観点からは、寄生トランジスタのゲートとなり得るポリシリコン層や第1層金属配線は、離間スペースG2を跨いで形成されないこことした。第二層以上の金属配線は、離間スペースG2を跨いでも良い設計とした。 Providing the P-type ring 280 prevents the potential in the separation space G2 from being inverted by turning on the parasitic transistor even if the metal wiring that can serve as the gate of the parasitic transistor straddles the separation space G2. It is. In this embodiment, the length of the separation space G2 is 4.5 μm, and the width of the P-type ring 280 located at the center of the separation space G2 is 0.5 μm. However, from the viewpoint of preventing the potential inversion, the polysilicon layer and the first layer metal wiring that can be the gate of the parasitic transistor are not formed across the separation space G2. The metal wiring of the second layer or higher is designed to be able to straddle the separation space G2.
図20の変形例として、図21を挙げることができる。図21では、離間スペースG2に環状の深層P型ウェルDPWELを設けずに、代りに環状の表層P型ウェルSPWEL(広義には第1導電型の環状表層ウェル)を設けた。P型リング280は、環状の表層P型ウェルSPWEL内に形成されている。なお、環状N型ウェルNWEL1の他方の長辺領域NWEL1−1と表層P型ウェルSPWELとの離間スペースG1(例えば1μm)は、上述と同じ理由で20Vの耐圧確保のために設けられている。 FIG. 21 can be given as a modification of FIG. In FIG. 21, the annular deep layer P-type well DPWEL is not provided in the separation space G2, but an annular surface layer P-type well SPWEL (first conductivity type annular surface well in a broad sense) is provided instead. The P-type ring 280 is formed in an annular surface layer P-type well SPWEL. A space G1 (for example, 1 μm) between the other long side region NWEL1-1 of the annular N-type well NWEL1 and the surface layer P-type well SPWEL is provided to ensure a withstand voltage of 20 V for the same reason as described above.
3.3.4.コントロール回路ブロック
次に、図8に示すコントロール回路ブロック202について説明する。図22はコントロール回路ブロック202のブロック図であり、図23はコントロール回路ブロック202のレイアウト図である。コントロール回路ブロック202は、メモリセルアレイブロック200内のメモリセルMCへのデータのプログラム(書き込み)、読み出し及び消去を制御するための回路ブロックである。このコントロール回路ブロック202には、図22に示すように、電源回路300、コントロール回路302、Xプリデコーダ304、Yプリデコーダ306、センスアンプ回路308、データ出力回路310、プログラムドライバ312、データ入力回路314及び上述したカラムドライバ316(CLDrv)を有している。なお、図23に示すインプット/アウトプットバッファ318は、図22のデータ出力回路310及びデータ入力回路314を含んでいる。電源回路300は、VPPスイッチ300−1、VCGスイッチ300−2及びERS(消去)スイッチ300−3を有している。
3.3.4. Control Circuit Block Next, the control circuit block 202 shown in FIG. 8 will be described. FIG. 22 is a block diagram of the control circuit block 202, and FIG. 23 is a layout diagram of the control circuit block 202. The control circuit block 202 is a circuit block for controlling data programming (writing), reading and erasing to the memory cells MC in the memory cell array block 200. As shown in FIG. 22, the control circuit block 202 includes a power supply circuit 300, a control circuit 302, an X predecoder 304, a Y predecoder 306, a sense amplifier circuit 308, a data output circuit 310, a program driver 312, and a data input circuit. 314 and the column driver 316 (CLDrv) described above. The input / output buffer 318 shown in FIG. 23 includes the data output circuit 310 and the data input circuit 314 shown in FIG. The power supply circuit 300 includes a VPP switch 300-1, a VCG switch 300-2, and an ERS (erase) switch 300-3.
図23に示すように、メモリセルアレイブロック200とコントロール回路ブロック202は、D1方向で隣接している。そして、メモリセルアレイブロック200より読み出されるデータは、コントロール回路ブロック202を経由して、コントロール回路ブロック202内のインプット/アウトプットバッファ318を介して、メモリセルアレイブロック200のビット線BLが延びる方向(D1方向)に沿って出力される。 As shown in FIG. 23, the memory cell array block 200 and the control circuit block 202 are adjacent in the D1 direction. The data read from the memory cell array block 200 passes through the control circuit block 202 and the input / output buffer 318 in the control circuit block 202 in the direction (D1) in which the bit line BL of the memory cell array block 200 extends. Direction).
ここで、図3(A)(B)にて説明したように、プログラマブルROM20は、そのデータの転送先であるロジック回路LBか電源回路PBのブロックに対して、D1方向にて隣接配置される。さらに加えて、プログラマブルROM20のコントロール回路ブロック202が、データの転送先であるロジック回路LBか電源回路PBのブロックに対して、D1方向にて隣接配置されれば、よりショートパスにてデータを供給できる。 Here, as described with reference to FIGS. 3A and 3B, the programmable ROM 20 is arranged adjacent to the block of the logic circuit LB or the power supply circuit PB, which is the data transfer destination, in the D1 direction. . In addition, if the control circuit block 202 of the programmable ROM 20 is arranged adjacent to the block of the logic circuit LB or the power supply circuit PB, which is the data transfer destination, in the D1 direction, data is supplied through a shorter path. it can.
3.4.プログラマブルROMの動作例
3.4.1.各モードでの印加電圧
図24は、スタンバイ(Stdby)、消去(Ers)、プログラム(Pgm)及びリード(Read)の各モードの時の選択メモリセルへの印加電圧を示している。図25は、非選択メインワード線に接続された選択カラム内のメモリセルへの各モード時の印加電圧を示している。図26は、選択メインワード線に接続された非選択カラム内のメモリセルへの各モード時の印加電圧を示している。
3.4. Operation example of programmable ROM 3.4.1. Applied Voltage in Each Mode FIG. 24 shows applied voltages to the selected memory cell in each mode of standby (Stdby), erase (Ers), program (Pgm), and read (Read). FIG. 25 shows voltages applied in each mode to the memory cells in the selected column connected to the unselected main word line. FIG. 26 shows voltages applied in the respective modes to the memory cells in the non-selected columns connected to the selected main word line.
これらの動作電圧のうち、消去、プログラム及びリード時の動作電圧は、図12、図14、図16及び図17にて説明した通りである。スタンバイ時では、いずれのメモリセルに対しても、メインワード線、サブワード線、カラムは非選択状態であり、コントロールゲートCGの電圧、消去端子ERSの電圧及びビット線BLの電圧のいずれも0Vとなる。 Among these operating voltages, the operating voltages at the time of erasing, programming, and reading are as described with reference to FIGS. 12, 14, 16, and 17. In the standby state, the main word line, the sub word line, and the column are not selected for any memory cell, and the voltage of the control gate CG, the voltage of the erase terminal ERS, and the voltage of the bit line BL are all 0V. Become.
3.4.2.選択メモリセルのプログラム時のトランスファーゲート制御
図24〜図26において、図11の第1のトランスファーゲート240の制御について説明する。P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)とから成る第1のトランスファーゲート240は、一般に、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)の各ゲートに論理の異なる電圧を印加して、第1のトランスファーゲート240を全体としてオン、オフさせるのが通常である。例えば、図24に示す選択メモリセルのリード(Read)時と、図24〜図26に示すメモリセルの一括消去時(Ers)には(広義には第1の接続モード)、N型MOSトランジスタXfer(N)のゲートに接続されたサブワード線SWLを3Vとし、P型MOSトランジスタXfer(P)のゲートに接続された反転サブワード線XSWLを0Vとして、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)を共にオンさせている。逆に、図24〜図26に示すメモリセルのスタンバイ(Stdby)時や、図25及び図26に示す非選択メモリセルのプログラム(Pgm)とリード(Read)時は、N型MOSトランジスタXfer(N)のゲートに接続されたサブワード線SWLを0Vとし、P型MOSトランジスタXfer(P)のゲートに接続された反転サブワード線XSWLを3V(プログラム時は8V)として、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)を共にオフさせている。
3.4.2. Transfer Gate Control During Programming of Selected Memory Cell With reference to FIGS. 24 to 26, control of the first transfer gate 240 of FIG. 11 will be described. In general, the first transfer gate 240 composed of the P-type MOS transistor Xfer (P) and the N-type MOS transistor Xfer (N) is the gate of each of the P-type MOS transistor Xfer (P) and the N-type MOS transistor Xfer (N). In general, the first transfer gate 240 is turned on and off as a whole by applying voltages having different logics. For example, at the time of reading the selected memory cell shown in FIG. 24 and at the time of batch erasing (Ers) of the memory cells shown in FIGS. 24 to 26 (first connection mode in a broad sense), an N-type MOS transistor The sub-word line SWL connected to the gate of Xfer (N) is set to 3V, the inverted sub-word line XSWL connected to the gate of the P-type MOS transistor Xfer (P) is set to 0V, and the P-type MOS transistor Xfer (P) and the N-type Both MOS transistors Xfer (N) are turned on. On the contrary, when the memory cell shown in FIGS. 24 to 26 is in a standby state (Stdby) or during programming (Pgm) and reading of a non-selected memory cell shown in FIGS. N), the sub-word line SWL connected to the gate of N) is set to 0V, and the inverted sub-word line XSWL connected to the gate of the P-type MOS transistor Xfer (P) is set to 3V (8V at the time of programming). ) And the N-type MOS transistor Xfer (N) are both turned off.
本実施形態の特徴的動作例は、図24に示す選択メモリセルのプログラム(Pgm)時(広義には第2の接続モード)の動作であり、P型MOSトランジスタXfer(P)とN型MOSトランジスタXfer(N)とに同一論理の電圧0Vを印加している。この結果、選択メモリセルに接続されたトランスファーゲート240では、プログラム(Pgm)時にのみ、P型MOSトランジスタXfer(P)はオンされ、N型MOSトランジスタXfer(N)はオフされる。 A characteristic operation example of the present embodiment is an operation at the time of programming (Pgm) of the selected memory cell shown in FIG. 24 (second connection mode in a broad sense), and includes a P-type MOS transistor Xfer (P) and an N-type MOS. A voltage of 0 V having the same logic is applied to the transistor Xfer (N). As a result, in the transfer gate 240 connected to the selected memory cell, the P-type MOS transistor Xfer (P) is turned on and the N-type MOS transistor Xfer (N) is turned off only at the time of programming (Pgm).
このように、選択メモリセルに接続された第1のトランスファーゲート240のN型MOSトランジスタXfer(N)を、プログラム(Pgm)時にオフする理由は以下の通りである。 Thus, the reason why the N-type MOS transistor Xfer (N) of the first transfer gate 240 connected to the selected memory cell is turned off at the time of programming (Pgm) is as follows.
図27は、ゲート長0.6μm、ゲート幅10μmのMV(3V)系N型MOSトランジスタXfer(N)のオン耐圧及びオフ耐圧を示す特性図である。図27は、ゲート電圧を0Vから8Vまで変化させ、かつ、各ゲート電圧下でドレイン電圧(横軸)を上昇させた時のドレイン電流(縦軸)を測定した特性図である。各ゲート電圧下で流れるドレイン電流が無限大となるブレークダウン時のドレイン電圧がブレークダウン電圧である。この各ゲート電圧毎のブレークダウン電圧をプロットした曲線を、ここでは耐圧曲線Rと定義する。 FIG. 27 is a characteristic diagram showing on-breakdown voltage and off-breakdown voltage of an MV (3 V) N-type MOS transistor Xfer (N) having a gate length of 0.6 μm and a gate width of 10 μm. FIG. 27 is a characteristic diagram in which the drain current (vertical axis) is measured when the gate voltage is changed from 0 V to 8 V and the drain voltage (horizontal axis) is increased under each gate voltage. The breakdown drain voltage is the breakdown voltage when the drain current flowing under each gate voltage becomes infinite. A curve obtained by plotting the breakdown voltage for each gate voltage is defined as a withstand voltage curve R here.
本明細書においてオフ耐圧とは、N型MOSトランジスタXfer(N)にチャネル電流が流れない時、つまりN型MOSトランジスタXfer(N)がOFFである時のブレークダウン電圧またはその直前の電圧であり、図27の特性図ではオフ耐圧=12V程度である。つまり、N型MOSトランジスタXfer(N)のOFF時(ゲート電圧がしきい値以下の時)に、ドレイン(ビット線BL)にオフ耐圧の電圧(例えば12V)以上の電圧が印加されると、ドレイン電流は無限大となりN型MOSトランジスタXfer(N)はブレークダウンする。換言すれば、N型MOSトランジスタXfer(N)がOFFされていれば、オフ耐圧の電圧(例えば12V)未満の電圧をドレイン電圧(ビット線BLの電圧)として印加しても、N型MOSトランジスタXfer(N)はブレークダウンしないことを意味する。 In this specification, the off breakdown voltage is a breakdown voltage when the channel current does not flow through the N-type MOS transistor Xfer (N), that is, a voltage immediately before the N-type MOS transistor Xfer (N) is OFF. In the characteristic diagram of FIG. 27, the off breakdown voltage is about 12V. That is, when the N-type MOS transistor Xfer (N) is OFF (when the gate voltage is equal to or lower than the threshold value), a voltage higher than the off breakdown voltage (for example, 12 V) is applied to the drain (bit line BL). The drain current becomes infinite and the N-type MOS transistor Xfer (N) breaks down. In other words, if the N-type MOS transistor Xfer (N) is turned off, the N-type MOS transistor can be applied even if a voltage lower than the off-breakdown voltage (for example, 12 V) is applied as the drain voltage (voltage of the bit line BL). Xfer (N) means no breakdown.
一方、本明細書においてオン耐圧とは、N型MOSトランジスタXfer(N)の全動作領域(オン時)の中で最も低いブレークダウン電圧を意味し、オン耐圧<オフ耐圧である。図27では、耐圧曲線Rがほぼ垂直に起立する付近のオン耐圧は9V程度である。このオン耐圧は、トランジスタのゲート長Lに依存し、ゲート長Lが長いとオン耐圧は高く、短いと低くなる。つまり、プログラム(Pgm)時にN型MOSトランジスタXfer(N)をオンさせる従来技術では、オン耐圧を高くするためにチャネル長Lを大きくしなければならない。チャネル長Lを大きくするとトランジスタの電流駆動能力は低くなってしまうので、チャネル幅Wも大きくする必要があり、トランジスタサイズが大型化した。 On the other hand, in this specification, the on breakdown voltage means the lowest breakdown voltage in the entire operation region (on-time) of the N-type MOS transistor Xfer (N), and the on breakdown voltage is less than the off breakdown voltage. In FIG. 27, the ON breakdown voltage in the vicinity where the breakdown voltage curve R stands almost vertically is about 9V. This on-breakdown voltage depends on the gate length L of the transistor. When the gate length L is long, the on-breakdown voltage is high, and when the gate length L is short, it is low. That is, in the conventional technique for turning on the N-type MOS transistor Xfer (N) at the time of programming (Pgm), the channel length L must be increased in order to increase the ON breakdown voltage. When the channel length L is increased, the current drive capability of the transistor is lowered, so the channel width W must be increased, and the transistor size is increased.
本実施形態では、図24〜図26に示すように、プログラム(Pgm)時にビット線BLの電圧は8V(例えば論理の“H”に対応)または0V(例えば論理の“L”に対応)となる。ここで、第1のトランスファーゲート240の構成要素であるN型MOSトランジスタXfer(N)はMV(3V)系であるので、図24〜図26に示すように、プログラム(Pgm)時以外では、ドレイン電圧(ビット線BLの電圧)は0Vか1V程度であり、ゲート電圧(サブワード線SWLへの印加電圧)は3V(MV系の電源電圧VDD)か0V(MV系の電源電圧VSS)である。 In this embodiment, as shown in FIGS. 24 to 26, the voltage of the bit line BL is 8 V (for example, corresponding to logic “H”) or 0 V (for example, corresponding to logic “L”) during programming (Pgm). Become. Here, since the N-type MOS transistor Xfer (N), which is a component of the first transfer gate 240, is an MV (3V) system, as shown in FIGS. 24 to 26, except during programming (Pgm), The drain voltage (voltage of the bit line BL) is about 0V or 1V, and the gate voltage (voltage applied to the sub word line SWL) is 3V (MV power supply voltage VDD) or 0V (MV power supply voltage VSS). .
このように、本実施形態では、MV(3V)系のN型MOSトランジスタXfer(N)に、プログラム(Pgm)時にMV系の電源電圧VDD=3Vよりも高い電圧8Vをビット線BLに印加させている。 As described above, in the present embodiment, the MV (3 V) N-type MOS transistor Xfer (N) is applied with the voltage 8V higher than the MV power supply voltage VDD = 3 V to the bit line BL during the program (Pgm). ing.
しかし、本実施形態では、MV(3V)系のN型MOSトランジスタXfer(N)のドレイン(ビット線BL)に電源電圧(3V)よりはるかに高い電圧8Vが印加されるプログラム(Pgm)時では、図24〜図26に示すように、ゲート電圧(サブワード線SWLの電圧)は0Vであり、N型MOSトランジスタXfer(N)はオフされている。よって、このときのN型MOSトランジスタXfer(N)の耐圧は、図27に示すオフ耐圧(12V)であるので、N型MOSトランジスタXfer(N)はブレークダウンしない。 However, in this embodiment, at the time of programming (Pgm) in which a voltage 8V far higher than the power supply voltage (3V) is applied to the drain (bit line BL) of the MV (3V) N-type MOS transistor Xfer (N). 24 to 26, the gate voltage (the voltage of the sub word line SWL) is 0 V, and the N-type MOS transistor Xfer (N) is turned off. Therefore, since the breakdown voltage of the N-type MOS transistor Xfer (N) at this time is the off breakdown voltage (12V) shown in FIG. 27, the N-type MOS transistor Xfer (N) does not break down.
特に、図24に示すように、選択メモリセルMCに接続された第1のトランスファーゲート240は、プログラム(Pgm)時にはオンさせなければならない。この際、N型MOSトランジスタXfer(N)はオフされるが、P型MOSトランジスタXfer(P)がオンされているので、P型MOSトランジスタXfer(P)の電流駆動能力により、選択メモリセルMCを“H”または“L”にプログラムすることができる。 In particular, as shown in FIG. 24, the first transfer gate 240 connected to the selected memory cell MC must be turned on during programming (Pgm). At this time, the N-type MOS transistor Xfer (N) is turned off, but the P-type MOS transistor Xfer (P) is turned on, so that the selected memory cell MC is selected by the current driving capability of the P-type MOS transistor Xfer (P). Can be programmed to "H" or "L".
このN型MOSトランジスタXfer(N)は、図24〜図26に示すように、ドレイン(ビット線BL)に3Vが印加された時にオンされる(つまり、サブワード線SWLが3V)。しかし、N型MOSトランジスタXfer(N)はMV(3V)系のトランジスタであり、3V印加時には充分なオン耐圧を保障できる。結局、プログラム時に特に、N型MOSトランジスタXfer(N)をオフすることで、プログラム時はオフ耐圧のみを考慮すればよいのでチャネル長Lを最短とすることができる。リード時に高速性を求められることから、チャネル長Lが短ければN型MOSトランジスタXfer(N)は、リード時に高い電流駆動能力を発揮してリード時間を短縮できる。つまり、N型MOSトランジスタのチャネル長及びチャネル幅は、プログラム時でなくリード時に求められる電流駆動能力に従って設計すればよい。なお、本実施形態ではゲート長L=0.6μmを実現できた。つまり、図27に示すのチャネル長0.6umのトランジスタの場合では、P/N両方オンさせると9Vまでしか印加できないが、本実施形態ではオフ耐圧の12Vまで印加できる。 As shown in FIGS. 24 to 26, the N-type MOS transistor Xfer (N) is turned on when 3V is applied to the drain (bit line BL) (that is, the sub word line SWL is 3V). However, the N-type MOS transistor Xfer (N) is an MV (3V) transistor, and can ensure a sufficient on-voltage when 3V is applied. Eventually, by turning off the N-type MOS transistor Xfer (N) particularly at the time of programming, only the off breakdown voltage needs to be considered at the time of programming, so that the channel length L can be minimized. Since high speed is required at the time of reading, if the channel length L is short, the N-type MOS transistor Xfer (N) can exhibit a high current driving capability at the time of reading and shorten the read time. That is, the channel length and channel width of the N-type MOS transistor may be designed according to the current driving capability required at the time of reading rather than at the time of programming. In the present embodiment, the gate length L = 0.6 μm can be realized. That is, in the case of the transistor having a channel length of 0.6 μm shown in FIG. 27, it is possible to apply only up to 9V when both P / N are turned on, but in this embodiment, up to 12V of the off breakdown voltage can be applied.
3.4.3.書き込み(プログラム)速度の改善
書き込み速度として、プログラマブルROM20の記憶容量が4Kbitである場合、全記憶領域に書き込む速度として1秒程度の書き込み速度が要求される。この場合、一つのメモリセル(単セルともいう)MCへの書き込み速度は1ms/Byte程度となる。
3.4.3. Improvement of writing (programming) speed As a writing speed, when the storage capacity of the programmable ROM 20 is 4 Kbits, a writing speed of about 1 second is required as a writing speed in the entire storage area. In this case, the writing speed to one memory cell (also referred to as a single cell) MC is about 1 ms / Byte.
書き込み速度の改善策として、書き込み電圧(ビット線BL)を上昇させると良い。図28の横軸は書き込み電圧VPPを示し、縦軸は書き込み速度Tpgm(sec)を示している。 As a measure for improving the writing speed, it is preferable to increase the writing voltage (bit line BL). In FIG. 28, the horizontal axis represents the write voltage VPP, and the vertical axis represents the write speed Tpgm (sec).
図28に示すように、書き込み電圧VPPが高いほど、書き込み速度が速いことが分かる。このことから、上述した実施形態では、書き込み電圧(ビット線BLの電圧)を8Vとしたが、それよりも高く、例えば図27に示すオン耐圧(9V程度)よりも高い書き込み電圧としても良い。上述した通り、プログラム時にはN型MOSトランジスタXfer(N)はオフされるので、書き込み電圧をオン耐圧(9V程度)よりも高くしても、このN型MOSトランジスタXfer(N)はオフ耐圧(12V)まで耐圧があり、ブレークダウンしないからである。書き込み電圧はオフ耐圧(12V)よりも低くするという条件下であれば、P型MOSトランジスタXfer(P)にて高い電流駆動能力を発揮して、書き込み速度を改善できる。なお、N型MOSトランジスタXfer(N)と同一チャネル長のP型MOSトランジスタXfer(P)は、N型MOSトランジスタXfer(N)よりもオン耐圧が高いので、P型MOSトランジスタXfer(P)がブレークダウンすることはない。 As can be seen from FIG. 28, the higher the write voltage VPP, the faster the write speed. For this reason, in the above-described embodiment, the write voltage (the voltage of the bit line BL) is 8 V. However, the write voltage may be higher than that, for example, higher than the ON breakdown voltage (about 9 V) shown in FIG. As described above, since the N-type MOS transistor Xfer (N) is turned off during programming, the N-type MOS transistor Xfer (N) is turned off (12 V) even if the write voltage is higher than the on-breakdown voltage (about 9 V). This is because it has a breakdown voltage and does not break down. Under the condition that the writing voltage is lower than the off breakdown voltage (12 V), the P-type MOS transistor Xfer (P) exhibits a high current driving capability, and the writing speed can be improved. Since the P-type MOS transistor Xfer (P) having the same channel length as the N-type MOS transistor Xfer (N) has a higher ON breakdown voltage than the N-type MOS transistor Xfer (N), the P-type MOS transistor Xfer (P) There is no breakdown.
3.4.4.サブワード線デコーダの構成
図29は、図24〜図27に示すサブード線SWL及び反転サブワード線XSWLの電圧を生成するサブワード線デコーダSWLDecの回路図である。図29に示すサブワード線デコーダSWLDecは、図30に示す従来の8個のトランジスタから成るサブワード線デコーダSWLDecよりも、トランジスタ数を2個減らした6個のトランジスタにて構成される。
3.4.4. Configuration of Sub-Word Line Decoder FIG. 29 is a circuit diagram of the sub-word line decoder SWLDec that generates voltages for the sub-line SWL and the inverted sub-word line XSWL shown in FIGS. The sub word line decoder SWLDec shown in FIG. 29 is composed of six transistors in which the number of transistors is reduced by two compared to the conventional sub word line decoder SWLDec consisting of eight transistors shown in FIG.
図29において、このサブワード線デコーダSWLDecは、ソースに電圧VPPの電圧供給線が接続された第1のP型MOSトランジスタ600と、この第1のP型トランジスタ600のドレインに直列接続された第2のトランスファーゲート610とを有する。第2のトランスファーゲート610は、第2のP型MOSトランジスタ612及び第1のN型MOSトランジスタ614から構成される。 In FIG. 29, the sub word line decoder SWLDec includes a first P-type MOS transistor 600 having a source connected to the voltage supply line of the voltage VPP, and a second P-type MOS transistor 600 connected in series to the drain of the first P-type transistor 600. Transfer gate 610. The second transfer gate 610 includes a second P-type MOS transistor 612 and a first N-type MOS transistor 614.
さらに、このサブワード線デコーダSWLDecは、ソースが接地された第2のN型MOSトランジスタ620と、この第2のN型トランジスタ620のドレインに直列接続された第3のトランスファーゲート630とを有する。第3のトランスファーゲート630は、第3のP型MOSトランジスタ632及び第3のN型MOSトランジスタ634から構成される。 Further, the sub word line decoder SWLDec includes a second N-type MOS transistor 620 whose source is grounded, and a third transfer gate 630 connected in series to the drain of the second N-type transistor 620. The third transfer gate 630 includes a third P-type MOS transistor 632 and a third N-type MOS transistor 634.
第1のP型MOSトランジスタ600及び第1のN型MOSトランジスタ614の各ゲートに、複数のメインワード線MWLの1本が接続され、第2のP型MOSトランジスタ612のゲートに、第1のN型MOSトランジスタ614のゲートに接続されたメインワード線MWLと対をなす反転メインワード線XMWLが接続されている。 One of a plurality of main word lines MWL is connected to the gates of the first P-type MOS transistor 600 and the first N-type MOS transistor 614, and the gate of the second P-type MOS transistor 612 is connected to the first P-type MOS transistor 614. An inverted main word line XMWL that is paired with the main word line MWL connected to the gate of the N-type MOS transistor 614 is connected.
第1のN型MOSトランジスタ614及び第2のP型MOSトランジスタ612の共通ソースに、対応するカラムドライバCLDrvの出力XCLが供給されている。 The output XCL of the corresponding column driver CLDrv is supplied to the common source of the first N-type MOS transistor 614 and the second P-type MOS transistor 612.
第2のN型MOSトランジスタ620及び第3のP型MOSトランジスタ632の各ゲートに、第1のP型MOSトランジスタ600のドレインが共通接続されている。第3のN型MOSトランジスタ634のゲートに、プログラム線PGMが接続され、第3のN型MOSトランジスタ634及び第3のP型MOSトランジスタ632の共通ソースに、反転プログラム線XPGMが接続されている。 The drains of the first P-type MOS transistor 600 are commonly connected to the gates of the second N-type MOS transistor 620 and the third P-type MOS transistor 632. The program line PGM is connected to the gate of the third N-type MOS transistor 634, and the inverted program line XPGM is connected to the common source of the third N-type MOS transistor 634 and the third P-type MOS transistor 632. .
第2のN型MOSトランジスタ620のドレインが、対応するサブワード線SWLに接続され、第1のP型MOSトランジスタ600のドレインが、対応する反転サブワード線XSWLと接続されている。 The drain of the second N-type MOS transistor 620 is connected to the corresponding sub word line SWL, and the drain of the first P-type MOS transistor 600 is connected to the corresponding inverted sub word line XSWL.
上述の構成において、サブワード線デコーダSWLDecを6個のトランジスタにて構成できた理由は、信号線XCL,XPGMをトランジスタのゲートでなくソースに接続したことである。図24〜図26を真理値表として一般の手法でサブワード線デコーダSWLDecのロジック回路を構成すると、図30に示すように、信号線CL,PGMはゲート線となるからである。本実施形態では、信号線XCL,XPGMをトランジスタのソースに接続することで、6個のトランジスタでサブワード線デコーダSWLDecを構成することができた。 In the above configuration, the reason why the sub word line decoder SWLDec can be configured by six transistors is that the signal lines XCL and XPGM are connected to the source instead of the gate of the transistor. This is because if the logic circuit of the sub word line decoder SWLDec is configured by a general method using FIGS. 24 to 26 as truth tables, the signal lines CL and PGM become gate lines as shown in FIG. In the present embodiment, the sub word line decoder SWLDec can be configured with six transistors by connecting the signal lines XCL and XPGM to the source of the transistor.
図18に示すように、サブワード線デコーダSWLDecはメモリセルアレイブロック内に、同時にリードまたはプログラムする個数(本実施形態では8個)のメモリセルMC毎に一つ設けられる。よって、一つのサブワード線デコーダSWLDecを構成するのにトランジスタ2個分の専有面積を減少できるので、メモリセルアレイブロックの小面積化に大いに寄与できる。 As shown in FIG. 18, one sub word line decoder SWLDec is provided in the memory cell array block for each memory cell MC that is simultaneously read or programmed (eight in the present embodiment). Therefore, since the area occupied by two transistors can be reduced to constitute one sub word line decoder SWLDec, it can greatly contribute to the reduction in the area of the memory cell array block.
4.電子機器
図31(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図31(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
4). Electronic Device FIGS. 31A and 31B show examples of electronic devices (electro-optical devices) including the integrated circuit device 10 of the present embodiment. Note that the electronic apparatus may include components (for example, a camera, an operation unit, a power supply, or the like) other than those illustrated in FIGS. The electronic device according to the present embodiment is not limited to a mobile phone, and may be a digital camera, a PDA, an electronic notebook, an electronic dictionary, a projector, a rear projection television, a portable information terminal, or the like.
図31(A)(B)においてホストデバイス410は、例えばMPU(Micro Processor Unit)、ベースバンドエンジン(ベースバンドプロセッサ)などである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図31(B)の画像処理コントローラ(表示コントローラ)420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。 31A and 31B, the host device 410 is, for example, an MPU (Micro Processor Unit), a baseband engine (baseband processor), or the like. The host device 410 controls the integrated circuit device 10 that is a display driver. Alternatively, processing as an application engine or baseband engine, or processing as a graphic engine such as compression, decompression, or sizing can be performed. An image processing controller (display controller) 420 in FIG. 31B performs processing as a graphic engine such as compression, decompression, and sizing on behalf of the host device 410.
表示パネル400は、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネル400は、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル400は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。 The display panel 400 includes a plurality of data lines (source lines), a plurality of scanning lines (gate lines), and a plurality of pixels specified by the data lines and the scanning lines. A display operation is realized by changing the optical characteristics of the electro-optical element (in a narrow sense, a liquid crystal element) in each pixel region. The display panel 400 can be constituted by an active matrix panel using switching elements such as TFTs and TFDs. Note that the display panel 400 may be a panel other than the active matrix method, or may be a panel other than the liquid crystal panel.
図31(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図31(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。 In the case of FIG. 31A, the integrated circuit device 10 having a built-in memory can be used. That is, in this case, the integrated circuit device 10 once writes the image data from the host device 410 into the built-in memory, reads the written image data from the built-in memory, and drives the display panel. On the other hand, in the case of FIG. 31B, an integrated circuit device 10 without a built-in memory can be used. That is, in this case, the image data from the host device 410 is written into the built-in memory of the image processing controller 420. The integrated circuit device 10 drives the display panel 400 under the control of the image processing controller 420.
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1のインターフェース領域、第2のインターフェース領域等)と共に記載された用語(出力側I/F領域、入力側I/F領域等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are included in the scope of the present invention. For example, in the specification or drawings, terms (output-side I / F region, input-side I / F) described at least once together with different terms having a broader meaning or the same meaning (first interface region, second interface region, etc.) (Area, etc.) can be replaced with the different terms anywhere in the specification or drawings. Further, the configuration, arrangement, and operation of the integrated circuit device and the electronic device are not limited to those described in this embodiment, and various modifications can be made.
例えば、本発明では、プログラマブルROMを搭載する半導体基板の第1導電型をN型とすることもできる。 For example, in the present invention, the first conductivity type of the semiconductor substrate on which the programmable ROM is mounted can be an N type.
CB1〜CBN 第1〜第Nの回路ブロック、10 集積回路装置、12 出力側I/F領域、14 入力側I/F領域、20 プログラマブルROM、200 メモリセルアレイブロック、202 コントロール回路ブロック、210 コントロールゲート部分、220 書き込み/読み出しトランジスタ、230 消去トランジスタ、240 第1のトランスファーゲート、250 メインワード線・コントロールゲート線ドライバ領域、260 メモリセル領域、270 サブワード線デコーダ領域、280 P型リング、300 電源回路、302 コントロール回路、304 Xプリデコーダ、306 Yプリデコーダ、308 センスアンプ回路、310 データ出力回路、312 プログラムドライバ、314 データ入力回路、318 インプット/アウトプットバッファ、600 第1のP型MOSトランジスタ、610 第2のトランスファーゲート、612 第2のP型MOSトランジスタ、614 第1のN型MOSトランジスタ、620 第2のN型MOSトランジスタ、630 第3のトランスファーゲート、632 第3のP型MOSトランジスタ、634 第3のN型MOSトランジスタ、BL ビット線、CG(NCU) コントロールゲート、CLDrv カラムドライバ、FG フローティングゲート、LB ロジック回路(ゲートアレイ)、MC メモリセル、NWEL1 環状N型ウェル、NWEL2 帯状N型ウェル、PB 電源回路、PWEL P型ウェル、Xfer(P) トランスファーゲートのPMOS、Xfer(N) トランスファーゲートのNMOS、MWL メインワード線、SWL サブワード線 CB1 to CBN 1st to Nth circuit blocks, 10 integrated circuit device, 12 output side I / F area, 14 input side I / F area, 20 programmable ROM, 200 memory cell array block, 202 control circuit block, 210 control gate Part, 220 write / read transistor, 230 erase transistor, 240 first transfer gate, 250 main word line / control gate line driver area, 260 memory cell area, 270 sub word line decoder area, 280 P-type ring, 300 power supply circuit, 302 control circuit, 304 X predecoder, 306 Y predecoder, 308 sense amplifier circuit, 310 data output circuit, 312 program driver, 314 data input circuit, 318 in Output / output buffer, 600 first P-type MOS transistor, 610 second transfer gate, 612 second P-type MOS transistor, 614 first N-type MOS transistor, 620 second N-type MOS transistor, 630 Third transfer gate, 632 Third P-type MOS transistor, 634 Third N-type MOS transistor, BL bit line, CG (NCU) control gate, CLDrv column driver, FG floating gate, LB logic circuit (gate array ), MC memory cell, NWEL1 annular N-type well, NWEL2 strip N-type well, PB power supply circuit, PWELP P-type well, Xfer (P) transfer gate PMOS, Xfer (N) transfer gate NMOS MWL main word line, SWL sub-word line
Claims (16)
前記トランスファーゲートの前記P型及びN型MOSトランジスタのゲートに印加される電圧を制御して、前記トランスファーゲートでの接続/非接続を制御する制御回路と、
を有し、
前記制御回路は、第1の接続モードでは、前記P型及びN型MOSトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記P型MOSトランジスタと前記N型MOSトランジスタとを共にオンさせ、前記第1の接続モードよりも高い電圧が前記第1または第2のラインに供給される第2の接続モード時には、前記P型及びN型MOSトランジスタのゲートに同一論理の電圧を印加して、前記P型MOSトランジスタをオンさせ、前記N型MOSトランジスタをオフさせることを特徴とするトランスファーゲート回路。 A transfer gate provided between the first line and the second line, having P-type and N-type MOS transistors, for connecting / disconnecting the first line and the second line;
A control circuit for controlling connection / disconnection at the transfer gate by controlling a voltage applied to the gates of the P-type and N-type MOS transistors of the transfer gate;
Have
In the first connection mode, the control circuit applies different logic voltages to the gates of the P-type and N-type MOS transistors to turn on both the P-type MOS transistor and the N-type MOS transistor, In the second connection mode in which a voltage higher than that in the first connection mode is supplied to the first or second line, the same logic voltage is applied to the gates of the P-type and N-type MOS transistors, A transfer gate circuit, wherein the P-type MOS transistor is turned on and the N-type MOS transistor is turned off.
前記第2の接続モード時に前記第1または第2のラインに供給される前記電圧は、前記N型MOSトランジスタにチャネル電流が流れない時のブレークダウン電圧であるオフ耐圧より低いことを特徴とするトランスファーゲート回路。 In claim 1,
The voltage supplied to the first or second line in the second connection mode is lower than an off breakdown voltage that is a breakdown voltage when no channel current flows through the N-type MOS transistor. Transfer gate circuit.
前記第2の接続モード時に前記第1または第2のラインに供給される前記電圧は、前記第1の接続モード時に前記N型MOSトランジスタのゲートに印加される電源電圧よりも高いことを特徴とするトランスファーゲート回路。 In claim 2,
The voltage supplied to the first or second line in the second connection mode is higher than a power supply voltage applied to the gate of the N-type MOS transistor in the first connection mode. Transfer gate circuit.
前記第2の接続モード時に前記第1または第2のラインに供給される前記電圧は、前記N型MOSトランジスタの全動作領域の中で最も低いブレークダウン電圧であるオン耐圧よりも高いことを特徴とするトランスファーゲート回路。 In claim 2 or 3,
The voltage supplied to the first or second line in the second connection mode is higher than an on-breakdown voltage, which is the lowest breakdown voltage in the entire operation region of the N-type MOS transistor. A transfer gate circuit.
前記N型MOSトランジスタのチャネル長及びチャネル幅は、前記第1の接続モード時に求められる電流駆動能力を満足するように設計されていることを特徴とするトランスファーゲート回路。 In any one of Claims 1 thru | or 4,
A transfer gate circuit, wherein a channel length and a channel width of the N-type MOS transistor are designed so as to satisfy a current driving capability required in the first connection mode.
前記複数のメモリセルの各々は、前記複数のビット線の1本に接続されるトランスファーゲートを有し、前記トランスファーゲートは、前記ワード線デコーダに接続されたP型及びN型MOSトランジスタを有し、
前記複数のワード線の1本に接続された前記複数のメモリセルが選択された時であって、リード及び消去モードでは、前記ワード線デコーダより前記P型及びN型MOSトランジスタのゲートにそれぞれ異なる論理の電圧を印加して、前記P型MOSトランジスタと前記N型MOSトランジスタとを共にオンさせ、プログラムモードでは、前記ワード線デコーダより前記P型及びN型MOSトランジスタのゲートに同一論理の電圧を印加して、前記P型MOSトランジスタをオンさせ、前記N型MOSトランジスタをオフさせることを特徴とする集積回路装置。 A plurality of memory cells connected to one of the plurality of word lines; a plurality of bit lines connected to the plurality of memory cells; and a word line decoder for selecting at least one of the plurality of word lines. Having a memory block,
Each of the plurality of memory cells has a transfer gate connected to one of the plurality of bit lines, and the transfer gate has P-type and N-type MOS transistors connected to the word line decoder. ,
When the plurality of memory cells connected to one of the plurality of word lines are selected, read and erase modes differ from the word line decoder to the gates of the P-type and N-type MOS transistors, respectively. A logic voltage is applied to turn on both the P-type MOS transistor and the N-type MOS transistor. In the program mode, the word line decoder applies the same logic voltage to the gates of the P-type and N-type MOS transistors. The integrated circuit device is applied to turn on the P-type MOS transistor and turn off the N-type MOS transistor.
前記プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記N型MOSトランジスタにチャネル電流が流れない時のブレークダウン電圧であるオフ耐圧より低いことを特徴とする集積回路装置。 In claim 6,
The maximum voltage supplied to the bit line connected to the selected memory cell in the program mode is lower than an off breakdown voltage which is a breakdown voltage when no channel current flows through the N-type MOS transistor. Circuit device.
前記プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記リード及び消去モード時に前記N型MOSトランジスタのゲートに印加される電源電圧よりも高いことを特徴とする集積回路装置。 In claim 6 or 7,
The maximum voltage supplied to the bit line connected to the selected memory cell in the program mode is higher than the power supply voltage applied to the gate of the N-type MOS transistor in the read and erase modes. Circuit device.
前記プログラムモード時に前記選択メモリセルに接続されたビット線に供給される最大電圧は、前記N型MOSトランジスタの全動作領域の中で最も低いブレークダウン電圧であるオン耐圧よりも高いことを特徴とする集積回路装置。 In claim 6 or 7,
The maximum voltage supplied to the bit line connected to the selected memory cell in the program mode is higher than the on breakdown voltage, which is the lowest breakdown voltage in the entire operation region of the N-type MOS transistor. Integrated circuit device.
前記1本のワード線は、1本のメインワード線と複数本のサブワード線とに階層化され、
前記ワード線デコーダは、前記1本のメインワード線と、前記複数本のサブワード線の一つとの間に設けられたサブワード線デコーダであることを特徴とする集積回路装置。 In any one of Claims 6 thru | or 9.
The one word line is hierarchized into one main word line and a plurality of sub word lines,
The integrated circuit device, wherein the word line decoder is a sub word line decoder provided between the one main word line and one of the plurality of sub word lines.
前記複数のメモリセルの各々は、
半導体基板に形成された書き込み/読み出しトランジスタ及び消去トランジスタと、
前記書き込み/読み出しトランジスタ及び前記消去トランジスタの各ゲートに共用されるフローティングゲートと、
前記半導体基板に形成されており、前記フローティングゲートが絶縁層を介して対向する位置に形成された不純物領域にて形成されるコントロールゲートと、を有し、
前記書き込み/読み出しトランジスタと前記ビット線との間に、前記トランスファーゲートが接続されていることを特徴とする集積回路装置。 In claim 10,
Each of the plurality of memory cells includes
A write / read transistor and an erase transistor formed on a semiconductor substrate;
A floating gate shared by the gates of the write / read transistor and the erase transistor;
A control gate formed in the semiconductor substrate, and formed in an impurity region formed at a position where the floating gate is opposed to the insulating layer through an insulating layer;
An integrated circuit device, wherein the transfer gate is connected between the write / read transistor and the bit line.
前記半導体基板をP型としたとき、前記半導体基板に形成されるN型深層ウェルと、前記N型深層ウェル上に形成されたP型表層ウェルと、前記N型深層ウェル上にて前記P型表層ウェルを囲むN型環状表層ウェルと、前記P型表層ウェル及び前記N型環状表層ウェルに形成された最表層不純物領域とで形成されるトリプルウェル構造を有し、
前記コントロールゲート、前記書き込み/読み出しトランジスタ及び前記N型MOSトランジスタは前記P型表層ウェルに形成され、
前記N型環状表層ウェルは、2つの長辺領域を有し、
前記2つの長辺領域の一方に、前記消去トランジスタが形成され、
前記2つの長辺領域の他方に隣り合って、N型帯状表層ウェルが形成され、
前記N型帯状表層ウェルに、前記P型MOSトランジスタが形成されていることを特徴とする集積回路装置。 In claim 11,
When the semiconductor substrate is P-type, an N-type deep layer well formed on the semiconductor substrate, a P-type surface layer well formed on the N-type deep layer well, and the P-type on the N-type deep layer well A triple well structure formed by an N-type annular surface well surrounding the surface well, and the P-type surface well and the outermost impurity region formed in the N-type annular surface well;
The control gate, the write / read transistor and the N-type MOS transistor are formed in the P-type surface layer well,
The N-type annular surface well has two long side regions,
The erase transistor is formed in one of the two long side regions,
Next to the other of the two long side regions, an N-type band-shaped surface layer well is formed,
An integrated circuit device, wherein the P-type MOS transistor is formed in the N-type strip surface layer well.
前記複数のメモリセルが配列されたメモリセルアレイブロックは、中心領域を境に第1,第2領域に分割され、前記第1,第2領域に配置された前記複数のメモリセルのメインワード線をそれぞれ駆動する2つのメインワード線ドライバと、前記第1,第2領域に配置された前記複数のメモリセルの各々の前記コントロールゲートをそれぞれ駆動する2つのコントロールゲートドライバとが配置されていることを特徴とする集積回路装置。 In claim 11 or 12,
The memory cell array block in which the plurality of memory cells are arranged is divided into first and second regions with a central region as a boundary, and main word lines of the plurality of memory cells arranged in the first and second regions are arranged. Two main word line drivers that respectively drive, and two control gate drivers that respectively drive the control gates of the plurality of memory cells arranged in the first and second regions are arranged. An integrated circuit device.
前記メモリセルアレイブロックは前記複数のメインワード線が延びる方向にて分割された複数のカラムブロックを有し、
前記1本のサブワード線が、前記複数のカラムブロック毎に配置され、
前記複数のカラムブロックの各々は、前記複数のワード線が延びる方向でさらに分割されたメモリセル領域及びサブワード線デコーダ領域を有し、
前記メモリセル領域及び前記サブワード線デコーダ領域は、前記半導体基板上に形成された共通のウェル領域に形成されていることを特徴とする集積回路装置。 In claim 13,
The memory cell array block has a plurality of column blocks divided in a direction in which the plurality of main word lines extend,
The one sub-word line is arranged for each of the plurality of column blocks;
Each of the plurality of column blocks has a memory cell region and a sub word line decoder region further divided in a direction in which the plurality of word lines extend,
The integrated circuit device, wherein the memory cell region and the sub word line decoder region are formed in a common well region formed on the semiconductor substrate.
前記サブワード線デコーダ領域に配置された前記サブワード線デコーダを形成するトランジスタが、前記P型表層ウェル及び前記N型帯状表層ウェルに形成されていることを特徴とする集積回路装置。 In claim 14,
An integrated circuit device, wherein a transistor forming the sub word line decoder disposed in the sub word line decoder region is formed in the P-type surface layer well and the N-type band surface layer well.
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。 An integrated circuit device according to any one of claims 6 to 15,
A display panel driven by the integrated circuit device;
An electronic device comprising:
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JP2014086435A (en) * | 2012-10-19 | 2014-05-12 | Floadia Co Ltd | Nonvolatile semiconductor memory device |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6276814A (en) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Complementary insulation gate type transfer gate |
JPH04156512A (en) * | 1990-10-19 | 1992-05-29 | Matsushita Electron Corp | Liquid crystal display device |
JPH07221642A (en) * | 1994-02-02 | 1995-08-18 | Hitachi Ltd | Semiconductor integrated circuit |
JPH0917189A (en) * | 1995-06-28 | 1997-01-17 | Toshiba Corp | Non-volatile semiconductor memory |
JPH11185489A (en) * | 1997-12-24 | 1999-07-09 | Hitachi Ltd | Semiconductor storage and data processor |
JP2004072425A (en) * | 2002-08-06 | 2004-03-04 | Fujitsu Ltd | Analog switch circuit |
-
2005
- 2005-09-14 JP JP2005267595A patent/JP4725263B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6276814A (en) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | Complementary insulation gate type transfer gate |
JPH04156512A (en) * | 1990-10-19 | 1992-05-29 | Matsushita Electron Corp | Liquid crystal display device |
JPH07221642A (en) * | 1994-02-02 | 1995-08-18 | Hitachi Ltd | Semiconductor integrated circuit |
JPH0917189A (en) * | 1995-06-28 | 1997-01-17 | Toshiba Corp | Non-volatile semiconductor memory |
JPH11185489A (en) * | 1997-12-24 | 1999-07-09 | Hitachi Ltd | Semiconductor storage and data processor |
JP2004072425A (en) * | 2002-08-06 | 2004-03-04 | Fujitsu Ltd | Analog switch circuit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014086435A (en) * | 2012-10-19 | 2014-05-12 | Floadia Co Ltd | Nonvolatile semiconductor memory device |
US9502109B2 (en) | 2012-10-19 | 2016-11-22 | Floadia Corporation | Non-volatile semiconductor storage device |
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