JPH07212216A - 外付け整合抵抗を必要としない差動型入出力回路を持ったｅｃｌ集積回路 - Google Patents
外付け整合抵抗を必要としない差動型入出力回路を持ったｅｃｌ集積回路Info
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- JPH07212216A JPH07212216A JP6022000A JP2200094A JPH07212216A JP H07212216 A JPH07212216 A JP H07212216A JP 6022000 A JP6022000 A JP 6022000A JP 2200094 A JP2200094 A JP 2200094A JP H07212216 A JPH07212216 A JP H07212216A
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Abstract
(57)【要約】
【目的】 ＥＣＬ型集積回路において、差動方式で入出
力回路を構成するとき、信号の整合をとるための出力抵
抗、終端抵抗は集積回路外部に外付けされる。しかも双
方向性であるため、出力抵抗と終端抵抗とをなんらかの
方法で切り替える必要があり、これは回路規模の増大を
伴い実現性が乏しかった。本発明はこの点を鑑み、両抵
抗を集積回路内部に組み込み、外部回路による切り替え
を必要としない差動型入出力回路を持ったＥＣＬ集積回
路を提供することを目的とする。 【構成】 信号ＯＥを入力とする差動増幅器Ｂのもう一
方の入力段に２個並列にしたトランジスタ１９，２０を
設け、そのコレクタは出力すべき信号Ａ，ＡＸとを入力
とする差動増幅器Ａの２つ出力ラインに各々接続し、同
ラインを出力段トランジスタ２１，２２のベースに接続
し、同トランジスタのエミッタには電流をシンクするト
ランジスタ２７，２８を設け、更にエミッタと出力端子
間に出力抵抗を設けた構成とする。
力回路を構成するとき、信号の整合をとるための出力抵
抗、終端抵抗は集積回路外部に外付けされる。しかも双
方向性であるため、出力抵抗と終端抵抗とをなんらかの
方法で切り替える必要があり、これは回路規模の増大を
伴い実現性が乏しかった。本発明はこの点を鑑み、両抵
抗を集積回路内部に組み込み、外部回路による切り替え
を必要としない差動型入出力回路を持ったＥＣＬ集積回
路を提供することを目的とする。 【構成】 信号ＯＥを入力とする差動増幅器Ｂのもう一
方の入力段に２個並列にしたトランジスタ１９，２０を
設け、そのコレクタは出力すべき信号Ａ，ＡＸとを入力
とする差動増幅器Ａの２つ出力ラインに各々接続し、同
ラインを出力段トランジスタ２１，２２のベースに接続
し、同トランジスタのエミッタには電流をシンクするト
ランジスタ２７，２８を設け、更にエミッタと出力端子
間に出力抵抗を設けた構成とする。
Description
【０００１】
【産業上の利用分野】ＥＣＬ（Emitter Coupled Logic
）型集積回路の差動型入出力回路において、外付け整
合抵抗を必要としない入出力回路に関する。
）型集積回路の差動型入出力回路において、外付け整
合抵抗を必要としない入出力回路に関する。
【０００２】
【従来の技術】従来の回路例を先ず初めに図６を用いて
説明する。図６は集積回路の１部分である差動型出力回
路と入力回路とについて示してある。集積回路の差動方
式の入出力回路は、信号Ａの入力端子５２と，信号ＡＸ
の入力端子５３と、信号ＯＥの入力端子５１を持つ。こ
こで信号ＡＸは、信号Ａを反転させた信号である。又、
信号Ｙは端子６３から、信号Ｘは端子６４から出力され
る。そして信号Ｙと信号Ｘとは１８０度位相の異なる信
号である。この位相の１８０度異なる信号の入出力方法
を差動方式と言う。
説明する。図６は集積回路の１部分である差動型出力回
路と入力回路とについて示してある。集積回路の差動方
式の入出力回路は、信号Ａの入力端子５２と，信号ＡＸ
の入力端子５３と、信号ＯＥの入力端子５１を持つ。こ
こで信号ＡＸは、信号Ａを反転させた信号である。又、
信号Ｙは端子６３から、信号Ｘは端子６４から出力され
る。そして信号Ｙと信号Ｘとは１８０度位相の異なる信
号である。この位相の１８０度異なる信号の入出力方法
を差動方式と言う。
【０００３】更に端子６３と６４とは、別の集積回路か
らの同一名称の信号の入力端子としても使用される。こ
の時その集積回路の端子６３，６４が出力となるのか、
入力となるのかを決定するのが信号ＯＥである。例えば
図４（Ａ）に示すように、集積回路Ａ・２０１から集積
回路Ｂ・２０２に信号を送信する場合を考える。このと
きは、集積回路Ａ・２０１の信号ＯＥが論理”１”とな
り送信ＩＣ・２１１から信号が出力され、端子６３，６
４につながっている集積回路Ｂ・２０２の受信ＩＣ・２
１２が受信動作をする。次に集積回路Ｂ・２０２から集
積回路Ａ・２０１に送信する場合には、集積回路Ｂ・２
０２の信号ＯＥが論理”１”となり、送信ＩＣ・２１４
から信号が出力され、集積回路Ａ・２０１の受信ＩＣ・
２１５が受信動作をする。
らの同一名称の信号の入力端子としても使用される。こ
の時その集積回路の端子６３，６４が出力となるのか、
入力となるのかを決定するのが信号ＯＥである。例えば
図４（Ａ）に示すように、集積回路Ａ・２０１から集積
回路Ｂ・２０２に信号を送信する場合を考える。このと
きは、集積回路Ａ・２０１の信号ＯＥが論理”１”とな
り送信ＩＣ・２１１から信号が出力され、端子６３，６
４につながっている集積回路Ｂ・２０２の受信ＩＣ・２
１２が受信動作をする。次に集積回路Ｂ・２０２から集
積回路Ａ・２０１に送信する場合には、集積回路Ｂ・２
０２の信号ＯＥが論理”１”となり、送信ＩＣ・２１４
から信号が出力され、集積回路Ａ・２０１の受信ＩＣ・
２１５が受信動作をする。
【０００４】次に集積回路の内部動作について、詳しく
説明する。先ず初めに端子６３，６４を出力用として使
用する場合について説明する。端子５１に信号ＯＥが論
理”１”で入力されると、トランジスタ５５と５６とが
動作する。トランジスタ５５が動作することにより、ト
ランジスタ５７，５８も動作し端子５２及び５３に入力
された信号Ａと信号ＡＸとは、端子６４と６３とに入力
信号とは反転した信号として出力される。出力する場合
信号の反射により信号波形がくずれないようにするため
に、送信側に図５（Ａ）に示すように抵抗値Ｒの出力抵
抗６８と６９とを設け、受信側には図５（Ｂ）に示す抵
抗値２Ｒの終端抵抗７０を必要とする。
説明する。先ず初めに端子６３，６４を出力用として使
用する場合について説明する。端子５１に信号ＯＥが論
理”１”で入力されると、トランジスタ５５と５６とが
動作する。トランジスタ５５が動作することにより、ト
ランジスタ５７，５８も動作し端子５２及び５３に入力
された信号Ａと信号ＡＸとは、端子６４と６３とに入力
信号とは反転した信号として出力される。出力する場合
信号の反射により信号波形がくずれないようにするため
に、送信側に図５（Ａ）に示すように抵抗値Ｒの出力抵
抗６８と６９とを設け、受信側には図５（Ｂ）に示す抵
抗値２Ｒの終端抵抗７０を必要とする。
【０００５】次に端子６３，６４を入力用として使用す
る場合について説明する。端子５１に信号ＯＥが論理”
０”で入力されると、トランジスタ５５と５６はオフと
なり動作しなくなり、替わってトランジスタ５９と６０
とがオン状態となり動作する。トランジスタ５９と６０
が動作すると信号線９４と９５とは低い電圧に保持さ
れ、トランジスタ６１と６２とのベース電位をローレベ
ルにする。このためトランジスタ６１と６２とはオフ状
態となり、端子６３と６４とは論理”０”状態となる。
この状態になると他の集積回路からの出力信号に対し、
なんら影響を及ぼさない状態である。この状態にして端
子６３，６４にある出力抵抗を切り放し終端抵抗７０を
取り付ける。そして端子６３と６４とが入力となるとき
は、信号が入るとトランジスタ６５と６６がオン動作と
なり、入力信号は信号線１０１と１０２とに現れ、集積
回路の内部回路へ送られる。
る場合について説明する。端子５１に信号ＯＥが論理”
０”で入力されると、トランジスタ５５と５６はオフと
なり動作しなくなり、替わってトランジスタ５９と６０
とがオン状態となり動作する。トランジスタ５９と６０
が動作すると信号線９４と９５とは低い電圧に保持さ
れ、トランジスタ６１と６２とのベース電位をローレベ
ルにする。このためトランジスタ６１と６２とはオフ状
態となり、端子６３と６４とは論理”０”状態となる。
この状態になると他の集積回路からの出力信号に対し、
なんら影響を及ぼさない状態である。この状態にして端
子６３，６４にある出力抵抗を切り放し終端抵抗７０を
取り付ける。そして端子６３と６４とが入力となるとき
は、信号が入るとトランジスタ６５と６６がオン動作と
なり、入力信号は信号線１０１と１０２とに現れ、集積
回路の内部回路へ送られる。
【０００６】
【発明が解決しようとする課題】上述したようにこの入
出力回路を使用するときには、集積回路の外づけとした
出力抵抗と終端抵抗とを同時に持ち、切り替えが必要と
なるが、これは回路規模の増大になり現実的なものとは
言えない。本発明はこの問題を鑑み、外付け抵抗を必要
としない、差動型入出力回路を持ったＥＣＬ集積回路を
提供することにある。
出力回路を使用するときには、集積回路の外づけとした
出力抵抗と終端抵抗とを同時に持ち、切り替えが必要と
なるが、これは回路規模の増大になり現実的なものとは
言えない。本発明はこの問題を鑑み、外付け抵抗を必要
としない、差動型入出力回路を持ったＥＣＬ集積回路を
提供することにある。
【０００７】
【課題を解決するための手段】信号ＯＥをトランジスタ
のベースに入力し、エミッタからの出力信号を差動増幅
器Ｂを構成する１つのトランジスタのベースに接続す
る。このトランジスタのコレクタは、出力すべき信号
Ａ，ＡＸとを入力とし、差動増幅器Ａを構成する２つの
トランジスタの両エミッタ側に接続する。差動増幅器Ｂ
を構成するもう１方は２つのトランジスタを並列にして
設け、ベースは電源ＶBBに接続し、エミッタ側は差動増
幅器Ｂの３つのトランジスタのエミッタと共通接続し、
更に別のトランジスタのコレクタに接続する。別のトラ
ンジスタとは、差動増幅器Ｂからの電流ＩCSL をＶEE1
へ流し込むためのものである。出力すべき信号ＡとＡＸ
とを受ける差動増幅器Ａは、従来と同じ構成にする。
のベースに入力し、エミッタからの出力信号を差動増幅
器Ｂを構成する１つのトランジスタのベースに接続す
る。このトランジスタのコレクタは、出力すべき信号
Ａ，ＡＸとを入力とし、差動増幅器Ａを構成する２つの
トランジスタの両エミッタ側に接続する。差動増幅器Ｂ
を構成するもう１方は２つのトランジスタを並列にして
設け、ベースは電源ＶBBに接続し、エミッタ側は差動増
幅器Ｂの３つのトランジスタのエミッタと共通接続し、
更に別のトランジスタのコレクタに接続する。別のトラ
ンジスタとは、差動増幅器Ｂからの電流ＩCSL をＶEE1
へ流し込むためのものである。出力すべき信号ＡとＡＸ
とを受ける差動増幅器Ａは、従来と同じ構成にする。
【０００８】最終出力段Ｙ側を次の構成にする。出力ト
ランジスタのエミッタと出力端子間に、直列に抵抗値Ｒ
の出力抵抗を設ける。出力トランジスタのエミッタから
新たに設けたトランジスタのコレクタに接続し、エミッ
タには抵抗を接続し抵抗のもう一端を電源ＶEE2 に接続
する。新たに設けたトランジスタのベースは、ＶCS電圧
に接続する。Ｙの反転信号であるＸ側も同様の構成とす
る。もう１つの出力トランジスタのエミッタと出力端子
間に、直列に抵抗値Ｒの出力抵抗を設ける。出力トラン
ジスタのエミッタから、更にもう１つ新たに設けたトラ
ンジスタのコレクタに接続し、エミッタには抵抗を接続
し、抵抗のもう一端を電源ＶEE2 に接続する。本トラン
ジスタのベースもＶCS電圧に接続する。入力側は従来と
同じ構成とする。
ランジスタのエミッタと出力端子間に、直列に抵抗値Ｒ
の出力抵抗を設ける。出力トランジスタのエミッタから
新たに設けたトランジスタのコレクタに接続し、エミッ
タには抵抗を接続し抵抗のもう一端を電源ＶEE2 に接続
する。新たに設けたトランジスタのベースは、ＶCS電圧
に接続する。Ｙの反転信号であるＸ側も同様の構成とす
る。もう１つの出力トランジスタのエミッタと出力端子
間に、直列に抵抗値Ｒの出力抵抗を設ける。出力トラン
ジスタのエミッタから、更にもう１つ新たに設けたトラ
ンジスタのコレクタに接続し、エミッタには抵抗を接続
し、抵抗のもう一端を電源ＶEE2 に接続する。本トラン
ジスタのベースもＶCS電圧に接続する。入力側は従来と
同じ構成とする。
【０００９】
【作用】差動増幅器Ｂの一方に２つのトランジスタを設
けたことは、次のように働く。差動増幅器Ｂのエミッタ
からの電流は、信号ＯＥが論理”０”のときは、２つ並
列に設けたトランジスタ側からＩCSL なる電流が流れ
る。そして各々のトランジスタには１／２・ＩCSL ずつ
流れるために、各々のコレクタ電圧はＨＩＧＨ電圧とＬ
ＯＷ電圧との中間電圧レベルとなり、それが出力トラン
ジスタのエミッタ側にも中間電圧レベルＶBBとして現れ
て、新たに設けたトランジスタに流れ込む。このため２
つの出力抵抗は、その中点がＶBBであり抵抗値が２Ｒで
ある抵抗を形成する。今、信号ＯＥは論理”０”である
ので、外部からの信号を受信する立場であり、送信側か
ら見れば抵抗値２Ｒなる終端抵抗を形成していることに
なる。
けたことは、次のように働く。差動増幅器Ｂのエミッタ
からの電流は、信号ＯＥが論理”０”のときは、２つ並
列に設けたトランジスタ側からＩCSL なる電流が流れ
る。そして各々のトランジスタには１／２・ＩCSL ずつ
流れるために、各々のコレクタ電圧はＨＩＧＨ電圧とＬ
ＯＷ電圧との中間電圧レベルとなり、それが出力トラン
ジスタのエミッタ側にも中間電圧レベルＶBBとして現れ
て、新たに設けたトランジスタに流れ込む。このため２
つの出力抵抗は、その中点がＶBBであり抵抗値が２Ｒで
ある抵抗を形成する。今、信号ＯＥは論理”０”である
ので、外部からの信号を受信する立場であり、送信側か
ら見れば抵抗値２Ｒなる終端抵抗を形成していることに
なる。
【００１０】又、信号ＯＥが論理”１”の場合には、Ｉ
CSL は差動増幅器Ａ側のトランジスタから流れるので、
差動増幅器Ａが動作状態となり、出力すべき信号ＡとＡ
Ｘとは、従来回路と同様に出力段トランジスタへ伝わ
る。エミッタからの出力電流は新たに設けたトランジス
タへと流れる。そして出力電圧は、出力抵抗を介して端
子２５，２６から出力される。従って、この方式による
と出力抵抗を内臓し、更に終端抵抗をも内臓したことに
なり、その切り替えは信号ＯＥによってなされる。
CSL は差動増幅器Ａ側のトランジスタから流れるので、
差動増幅器Ａが動作状態となり、出力すべき信号ＡとＡ
Ｘとは、従来回路と同様に出力段トランジスタへ伝わ
る。エミッタからの出力電流は新たに設けたトランジス
タへと流れる。そして出力電圧は、出力抵抗を介して端
子２５，２６から出力される。従って、この方式による
と出力抵抗を内臓し、更に終端抵抗をも内臓したことに
なり、その切り替えは信号ＯＥによってなされる。
【００１１】
【実施例】実施例を図１に示し説明する。信号ＯＥをト
ランジスタＴａ・１４のベースに入力し、エミッタから
の出力信号を差動増幅器Ｂを構成するトランジスタＴｂ
・１６のベースに接続する。差動増幅器Ｂを構成するも
う１方は２つのトランジスタＴｃ・１９，Ｔｄ・２０を
並列にして設け、ベースは電源ＶBBに接続し、両エミッ
タ側はトランジスタＴｂ・１６のエミッタと、トランジ
スタＴｇ・１５のコレクタとに接続する。トランジスタ
Ｔｂ・１６のコレクタは出力とすべき信号ＡとＡＸとを
入力とし、差動増幅器Ａを構成するトランジスタＴｅ・
１７，Ｔｆ・１８の両エミッタ側に接続する。差動増幅
器Ａを構成する２つのトランジスタＴｅ・１７，Ｔｆ・
１８のコレクタは各々抵抗に接続し、抵抗の他端は各々
電源Ｖ CCに接続する。
ランジスタＴａ・１４のベースに入力し、エミッタから
の出力信号を差動増幅器Ｂを構成するトランジスタＴｂ
・１６のベースに接続する。差動増幅器Ｂを構成するも
う１方は２つのトランジスタＴｃ・１９，Ｔｄ・２０を
並列にして設け、ベースは電源ＶBBに接続し、両エミッ
タ側はトランジスタＴｂ・１６のエミッタと、トランジ
スタＴｇ・１５のコレクタとに接続する。トランジスタ
Ｔｂ・１６のコレクタは出力とすべき信号ＡとＡＸとを
入力とし、差動増幅器Ａを構成するトランジスタＴｅ・
１７，Ｔｆ・１８の両エミッタ側に接続する。差動増幅
器Ａを構成する２つのトランジスタＴｅ・１７，Ｔｆ・
１８のコレクタは各々抵抗に接続し、抵抗の他端は各々
電源Ｖ CCに接続する。
【００１２】更にトランジスタＴｅ・１７のコレクタ
は、トランジスタＴｃ・１９のコレクタとトランジスタ
Ｔｉ・２２のベースに接続する。同様にトランジスタＴ
ｆ・１８のコレクタは、トランジスタＴｄ・２０のコレ
クタとトランジスタＴｈ・２１のベースに接続する。ト
ランジスタＴｇ・１５のベースは電源ＶCS1 に接続し、
コレクタは抵抗に接続し、抵抗の他端は電源ＶEE1 に接
続する。
は、トランジスタＴｃ・１９のコレクタとトランジスタ
Ｔｉ・２２のベースに接続する。同様にトランジスタＴ
ｆ・１８のコレクタは、トランジスタＴｄ・２０のコレ
クタとトランジスタＴｈ・２１のベースに接続する。ト
ランジスタＴｇ・１５のベースは電源ＶCS1 に接続し、
コレクタは抵抗に接続し、抵抗の他端は電源ＶEE1 に接
続する。
【００１３】最終出力段Ｙ側を次のように構成する。ト
ランジスタＴｈ・２１のエミッタと出力端子２５間に直
列に抵抗値Ｒの出力抵抗２３を設ける。トランジスタＴ
ｈ・２１のエミッタから新たに設けたトランジスタＴｊ
・２８のコレクタに接続し、同トランジスタのエミッタ
には抵抗を直列に接続し、抵抗のもう一端を電源ＶEE 2
に接続する。トランジスタＴｊ・２８のベースはＶCS電
圧に接続する。Ｙの反転信号であるＸ側も同様の構成と
する。即ち、トランジスタＴｉ・２２のエミッタと出力
端子２６間に直列に抵抗値Ｒの出力抵抗２４を設ける。
トランジスタＴｉ・２２のエミッタから新たに設けたト
ランジスタＴｋ・２７のコレクタに接続し、同トランジ
スタのエミッタには抵抗を直列に接続し、抵抗のもう一
端を電源ＶEE2 に接続する。トランジスタＴｋ・２７の
ベースはＶCS電圧に接続する。入力側は従来と同じ構成
である。
ランジスタＴｈ・２１のエミッタと出力端子２５間に直
列に抵抗値Ｒの出力抵抗２３を設ける。トランジスタＴ
ｈ・２１のエミッタから新たに設けたトランジスタＴｊ
・２８のコレクタに接続し、同トランジスタのエミッタ
には抵抗を直列に接続し、抵抗のもう一端を電源ＶEE 2
に接続する。トランジスタＴｊ・２８のベースはＶCS電
圧に接続する。Ｙの反転信号であるＸ側も同様の構成と
する。即ち、トランジスタＴｉ・２２のエミッタと出力
端子２６間に直列に抵抗値Ｒの出力抵抗２４を設ける。
トランジスタＴｉ・２２のエミッタから新たに設けたト
ランジスタＴｋ・２７のコレクタに接続し、同トランジ
スタのエミッタには抵抗を直列に接続し、抵抗のもう一
端を電源ＶEE2 に接続する。トランジスタＴｋ・２７の
ベースはＶCS電圧に接続する。入力側は従来と同じ構成
である。
【００１４】ここで信号ＯＥが論理”１”であるとき
は、差動増幅器ＢのトランジスタＴｂ・１６からＩCSL
なる電流が流れ差動増幅器Ａが動作状態となる。即ち、
出力すべき信号ＡとＡＸとは、従来回路と同様にトラン
ジスタＴｈ・２１，Ｔｉ・２２へ伝わり、エミッタから
の出力電流はトランジスタＴｊ・２８，Ｔｋ・２７へと
流れる。そして電圧信号として、出力抵抗２３，２４を
介して端子２５，２６から出力される。この場合出力抵
抗は、２３と２４とが出力抵抗である。
は、差動増幅器ＢのトランジスタＴｂ・１６からＩCSL
なる電流が流れ差動増幅器Ａが動作状態となる。即ち、
出力すべき信号ＡとＡＸとは、従来回路と同様にトラン
ジスタＴｈ・２１，Ｔｉ・２２へ伝わり、エミッタから
の出力電流はトランジスタＴｊ・２８，Ｔｋ・２７へと
流れる。そして電圧信号として、出力抵抗２３，２４を
介して端子２５，２６から出力される。この場合出力抵
抗は、２３と２４とが出力抵抗である。
【００１５】次に信号ＯＥが論理”０”の場合には、Ｉ
CSL はトランジスタＴｃ・１９，Ｔｄ・２０に流れる電
流の和としてＩCSL なる電流が流れる。即ち、トランジ
スタＴｃ・１９，Ｔｄ・２０には１／２・ＩCSL が流れ
るために、各々のコレクタ電圧はＨＩＧＨ電圧とＬＯＷ
電圧との中間電圧レベルとなり、それがトランジスタＴ
ｈ・２１，Ｔｉ・２２ベースのバイアス電圧として供給
されて、そのエミッタ側にも中間電圧レベルＶBBとして
現れて出力となる。このため出力抵抗２３と２４は、そ
の中点がＶBBである抵抗を形成する。即ち、図２（Ｂ）
に示す回路と等価となる。今、信号ＯＥは論理”０”で
あるので、外部からの信号を受信する立場であり、送信
側から見れば抵抗値２Ｒなる終端抵抗を形成しているこ
とになる。図２（Ｂ）は、この状態を示している。
CSL はトランジスタＴｃ・１９，Ｔｄ・２０に流れる電
流の和としてＩCSL なる電流が流れる。即ち、トランジ
スタＴｃ・１９，Ｔｄ・２０には１／２・ＩCSL が流れ
るために、各々のコレクタ電圧はＨＩＧＨ電圧とＬＯＷ
電圧との中間電圧レベルとなり、それがトランジスタＴ
ｈ・２１，Ｔｉ・２２ベースのバイアス電圧として供給
されて、そのエミッタ側にも中間電圧レベルＶBBとして
現れて出力となる。このため出力抵抗２３と２４は、そ
の中点がＶBBである抵抗を形成する。即ち、図２（Ｂ）
に示す回路と等価となる。今、信号ＯＥは論理”０”で
あるので、外部からの信号を受信する立場であり、送信
側から見れば抵抗値２Ｒなる終端抵抗を形成しているこ
とになる。図２（Ｂ）は、この状態を示している。
【００１６】集積回路Ｂ・２０２が送信側となり、集積
回路Ａ・２０１が受信側となった場合を、従来の集積回
路と比較してみる。図４（Ａ），（Ｂ）が従来の回路で
あり、図４（Ｃ）が本発明による回路である。従来の回
路では図（Ａ）に示すように、集集積回路Ｂ・２０２か
ら集積回路Ａ・２０１へ送信するときには集積回路Ａ・
２０１の端子近辺に外付けの終端抵抗７０ａを必要とす
る。又、集積回路Ａ・２０１から集積回路Ｂ・２０２へ
送信するときには集積回路Ｂ・２０２の端子近辺にも外
付けの終端抵抗７０ｂを必要とした。しかしながら２つ
の終端抵抗７０ａ，７０ｂと出力抵抗とは切り替えがで
きなかったため、結果として図（Ｂ）の回路と等価、即
ち終端抵抗値はＲとなり、インピーダンスの整合がとれ
なかった。しかし、本発明の回路を図（Ｃ）で見ると、
終端抵抗は集積回路Ａ・２０１の内部に形成された７０
ｃのみで形成され、抵抗値も２Ｒであり、整合もとれた
回路となっている。
回路Ａ・２０１が受信側となった場合を、従来の集積回
路と比較してみる。図４（Ａ），（Ｂ）が従来の回路で
あり、図４（Ｃ）が本発明による回路である。従来の回
路では図（Ａ）に示すように、集集積回路Ｂ・２０２か
ら集積回路Ａ・２０１へ送信するときには集積回路Ａ・
２０１の端子近辺に外付けの終端抵抗７０ａを必要とす
る。又、集積回路Ａ・２０１から集積回路Ｂ・２０２へ
送信するときには集積回路Ｂ・２０２の端子近辺にも外
付けの終端抵抗７０ｂを必要とした。しかしながら２つ
の終端抵抗７０ａ，７０ｂと出力抵抗とは切り替えがで
きなかったため、結果として図（Ｂ）の回路と等価、即
ち終端抵抗値はＲとなり、インピーダンスの整合がとれ
なかった。しかし、本発明の回路を図（Ｃ）で見ると、
終端抵抗は集積回路Ａ・２０１の内部に形成された７０
ｃのみで形成され、抵抗値も２Ｒであり、整合もとれた
回路となっている。
【００１７】
【発明の効果】以上に述べたように本発明は、外付けの
抵抗を持たない、即ち、出力抵抗と終端抵抗とを１組で
形成し集積回路内部に組み込み、その切り替えは信号Ｏ
Ｅで行われる方式とした。これにより、実装性も従来同
様に維持でき、且つ、差動方式入出力回路を持つ高速の
ＥＣＬ型集積回路を実現できた。
抵抗を持たない、即ち、出力抵抗と終端抵抗とを１組で
形成し集積回路内部に組み込み、その切り替えは信号Ｏ
Ｅで行われる方式とした。これにより、実装性も従来同
様に維持でき、且つ、差動方式入出力回路を持つ高速の
ＥＣＬ型集積回路を実現できた。
【図１】実施例１を示す差動方式の入出力回路図であ
る。
る。
【図２】実施例１における出力部及び入力部との等価回
路図である。
路図である。
【図３】従来回路と発明回路とで出力抵抗、終端抵抗の
相違を示す図である。
相違を示す図である。
【図４】従来回路での送信受信を説明する図である。
【図５】従来回路における出力抵抗と終端抵抗とを示す
図である。
図である。
【図６】従来回路を示す回路図である。
１１，１２，１３，２５，２６ 端子 ５１，５２，５３，６３，６４ 端子 １４，１５，１６，１７，１８ トランジスタ １９，２０，２１，２２，２７ トランジスタ ２８，２９，３０，３１，５４ トランジスタ ５４，５５，５６，５７，５８ トランジスタ ５９，６０，６１，６２，６５ トランジスタ ６６，６７ トランジスタ ２３，２４，６８，６９ 出力抵抗 ７０，７０ａ，７０ｂ，７０ｃ 終端抵抗 ３１，３２，３３，３４，３５ 抵抗 ３６，３７，３８，３９，４０ 抵抗 ９４，９５，９６，９７ 信号線 １０１，１０２ 信号線 ２０１ 集積回路Ａ ２０２ 集積回路Ｂ ２１１，２１４ 送信ＩＣ ２１２，２１５ 受信ＩＣ
Claims (1)
- 【請求項１】 信号ＯＥ（Output Enable）をトランジ
スタＴａ（１４）のベースに入力し、そのエミッタは抵
抗（３２）と差動増幅器Ｂを構成するトランジスタＴｂ
（１６）のベースに接続し、抵抗（３２）の他端は電源
ＶEE1 に接続し、そのコレクタは電源ＶCCに接続し、 トランジスタＴｂ（１６）のエミッタはトランジスタＴ
ｃ（１９），Ｔｄ（２０）とのエミッタとトランジスタ
Ｔｇ（１５）のコレクタとに接続し、トランジスタＴｂ
（１６）のコレクタは出力すべき信号Ａと信号ＡＸとを
入力とする差動増幅器Ａを構成するトランジスタＴｅ
（１７），Ｔｆ（１８）の両エミッタ側に接続し、 差動増幅器Ｂを構成するもう１方は２つのトランジスタ
Ｔｃ（１９），Ｔｄ（２０）を並列にして設けベースは
電源ＶBBに接続し、 差動増幅器Ａを構成するトランジスタＴｅ（１７）のベ
ースは出力すべき信号Ａをその入力とし、そのコレクタ
は抵抗（３４）とトランジスタＴｉ（２２）のベース
と、トランジスタＴｃ（１９）のコレクタとに接続し、
更に、トランジスタＴｆ（１８）のベースは出力すべき
もう一方の信号ＡＸをその入力とし、そのコレクタは抵
抗（３５）とトランジスタＴｈ（２１）のベースと、ト
ランジスタＴｄ（２０）のコレクタとに接続し、抵抗
（３４，３５）との他端は電源ＶCCに接続し、 出力段のトランジスタＴｈ（２１）のエミッタは出力抵
抗（２３）とトランジスタＴｊ（２８）のコレクタとに
接続し、出力抵抗（２３）の他端は端子（２５）に接続
して信号Ｙを出力し、もう一方の出力段トランジスタＴ
ｉ（２２）のエミッタは出力抵抗（２４）とトランジス
タＴｋ（２７）のコレクタとに接続し、出力抵抗（２
４）の他端は端子（２６）に接続して信号Ｘを出力し、
両トランジスタのコレクタは電源ＶCCA に接続し、 トランジスタＴｊ（２８）のエミッタは抵抗（３７）に
接続し、トランジスタＴｋ（２７）のエミッタは抵抗
（３６）に接続し、抵抗（３６，３７）の両他端は電源
ＶEE2 に接続し、両ベースは電源ＶCSに接続し、 端子（２５）からは入力として信号ＹをトランジスタＴ
ｎ（３０）のベースに入力し、そのコレクタは抵抗（３
９）と集積回路内部回路に接続し、もう１つの端子（２
６）からは入力として信号ＸをトランジスタＴｍ（２
９）のベースに入力し、そのコレクタは抵抗（３８）と
集積回路内部回路に接続し、両抵抗の他端は電源ＶCCに
接続し、両エミッタはトランジスタＴｐ（４０）のコレ
クタに接続し、そのエミッタは抵抗（４０）に接続し、
抵抗（４０）の他端は電源ＶEEに接続し、そのベースは
電源ＶCSに接続して構成する回路、を具備したことを特
徴とする外付け整合抵抗を必要としない差動型入出力回
路を持ったＥＣＬ集積回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6022000A JPH07212216A (ja) | 1994-01-21 | 1994-01-21 | 外付け整合抵抗を必要としない差動型入出力回路を持ったｅｃｌ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6022000A JPH07212216A (ja) | 1994-01-21 | 1994-01-21 | 外付け整合抵抗を必要としない差動型入出力回路を持ったｅｃｌ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07212216A true JPH07212216A (ja) | 1995-08-11 |
Family
ID=12070751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6022000A Withdrawn JPH07212216A (ja) | 1994-01-21 | 1994-01-21 | 外付け整合抵抗を必要としない差動型入出力回路を持ったｅｃｌ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07212216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198798A (ja) * | 2000-12-26 | 2002-07-12 | Nec Corp | 出力回路 |
-
1994
- 1994-01-21 JP JP6022000A patent/JPH07212216A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198798A (ja) * | 2000-12-26 | 2002-07-12 | Nec Corp | 出力回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |