JPH07212212A - 出力バッファ回路 - Google Patents

出力バッファ回路

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JPH07212212A
JPH07212212A JP6240994A JP24099494A JPH07212212A JP H07212212 A JPH07212212 A JP H07212212A JP 6240994 A JP6240994 A JP 6240994A JP 24099494 A JP24099494 A JP 24099494A JP H07212212 A JPH07212212 A JP H07212212A
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buffer circuit
output
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JP6240994A
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Alan C Folmsbee
アラン・シィ・フォルムスビー
Kyoung Kim
キョン・キム
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Advanced Micro Devices Inc
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements

Abstract

(57)【要約】 【目的】 集積回路に与えられる信号の接地／Ｖｃｃバ
ウンスおよびグリッチを著しく低減する出力バッファ回
路を提供する。 【構成】 この回路はデバイスの出力（１１２）で駆動
電位を与えるための複数のトランジスタ（１０２，１０
４，１０６，１０８）を含む。トランジスタは出力バッ
ファ回路の入力から出力に行くに従ってサイズが増大す
るように結合される。制御回路（２０４）は最も大きい
デバイスから最も小さいデバイスへとトランジスタを順
次ターンオフするための制御信号を与え、それによって
出力バッファ回路によって集積回路に与えられる信号の
Ｖｃｃバウンスおよびグリッチを大幅に低減する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は一般に出力バッファ回路に関
し、より特定的には、スモールコンピュータシステムイ
ンタフェース（ＳＣＳＩ）デバイスのための、そうした
デバイスに伴なうノイズ問題を制限する出力バッファ回
路に関する。
【０００２】
【発明の背景】集積出力バッファ回路はしばしば伝送線
からデジタル信号を受取って、入力信号を下流の集積回
路に与える。理想的な入力信号が直線エッジを有する矩
形信号であっても、伝送線信号はノイズが多いことが知
られている。大半の一般的なノイズ源は出力バッファ上
の接地／Ｖｃｃバウンス、伝送線による反射、およびク
ロストークである。ノイズの多い信号が集積回路入力で
受信された場合、これらのノイズの多い信号は不適切な
回路動作の原因となり得る偽のエッジを発生する。
【０００３】一般に周知であるように、ＣＭＯＳプロセ
ス技術においてより小さくかつより高速のデバイスを与
えるために、回路のジオメトリのスケールは小さくされ
る、すなわち縮小される。たとえば、約１．６ミクロン
であったデバイスのチャネル長はより速い動作速度を達
成するために１ミクロン以下までさらに小さくされてい
る。特に、デバイスのチャネル長が小さくなると、デバ
イスによる遅延が小さくされ、より速いデバイスがもた
らされる。しかしながら、集積半導体デバイスのサイズ
をより小さいサイズに縮小できてはいるが、何の問題も
結果として生じなかったわけではない。一般に、より速
い出力遷移により、より高い接地／Ｖｃｃバウンスおよ
び線上のより大きな反射が生じる。寸法が小さくなった
このような半導体デバイスは一般によりノイズに敏感で
あること（つまりノイズ免疫がより低い）、および信頼
できるデータ転送を与えることができないことにより故
障する。
【０００４】ノイズ免疫および信頼できるデータ転送が
重要になる１つの応用は、コンピュータシステムにおけ
る通信のための伝送線から結合されるフルロードされた
スモールコンピュータシステムインタフェース（ＳＣＳ
Ｉ）バス線上のデータ伝送の分野におけるものである。
ＳＣＳＩバス線上でデータを転送する際に遭遇する基本
的な問題はグリッチの原因となるノイズによるものであ
る。信号のグリッチはデータの二重取込みの原因となり
得る。このグリッチはリクエスト（ＲＥＱ）およびアク
ノレッジ（ＡＣＫ）線上に現れた場合より危険である。
【０００５】制御信号ＲＥＱおよびＡＣＫはターゲット
（たとえばディスクドライブ）とイニシエータ（たとえ
ばホストコンピュータ）との間でデータを往復転送する
ために、非同期モードで「ハンドシェイク」を行なうた
めに使用される。制御信号ＡＣＫにおいて発生するグリ
ッチは１．０〜１０Ｍバイト／秒の間の転送速度でデー
タを転送中１つ以上の余分のバイトがカウントされる原
因となり得る。一方、早めに期制御信号ＡＣＫが発生
し、かつデータ信号線がまだ確定していないときなど
に、正しくない、つまり誤ったデータが転送される可能
性があり、誤ったデータがサンプリングされる原因とな
る。
【０００６】このノイズ問題を軽減するための１つの方
法は、一般にスルーレートとして知られる信号立上がり
および立下り速度を低減することである。より小さなデ
バイスは低減されたスルーレート、およびそれに応じて
より少ないノイズを有する。しかしながら、出力バッフ
ァは一般に吸込み電流Ｉol仕様にあうように大きなデバ
イスサイズを要求する。たとえば、ＳＣＳＩ出力はＩol
＝４８ミリアンペア（信号がアサートされた場合、また
はローレベルである場合の吸込み電流）を必要とする。
より小さなデバイスはＩol仕様にあう十分な電流を吸込
むことができないかもしれない。したがって、より小さ
なデバイスを使用することだけではノイズ問題を解決す
るのに十分ではない。
【０００７】先行技術では、出力バッファは数個の小さ
なデバイスに区分され、遅延素子によって順次ターンオ
ンされる。ハイからローへの遷移（立下りエッジ）がデ
バイスの出力で発生した場合（デバイスがアサートされ
ているとき）のノイズを最小限にするために、デバイス
は最も小さなものから最も大きなものへと順次ターンオ
ンされなければならない。残念ながら、この構成はデバ
イスの出力でのローからハイへの遷移（立上がりエッ
ジ）の場合にはノイズを最小限にするのに役立たない。
最も小さいデバイスが最初にターンオフされると、（プ
ルダウントランジスタからなる）出力デバイスの吸込み
電流は、その吸込み電流の大半が依然としてより大きな
デバイスによって与えられているので、高いままであ
る。その結果、出力バッファにおける電圧レベルは最も
大きなデバイスがターンオフされるまで相対的に低いま
まである。したがって、最後に最も大きなデバイスをタ
ーンオフすれば、やはり出力の立上がりエッジで危険な
ノイズを発生するのに十分急激な電圧遷移を与えること
になる。したがって、立上がりエッジの間のノイズを最
小限にするために、出力バッファのターンオフの順序は
最も大きなサイズのものから最も小さなサイズのもの
へ、つまりハイからローへの遷移とは逆の順序であるこ
とが要求される。
【０００８】出力におけるローからハイへの遷移の場合
のノイズ問題に取組む１つの方法は、反射によるグリッ
チが入力しきい値領域外で起こるように出力信号を速く
プルアップする能動否定回路を使用することである。し
かしながら、この解決策は費用がかかる。その上、厳し
い設計要件のためにこの解決策は実現が困難である。言
い換えれば、適切に機能するためには、能動否定回路は
速くなければならないが、５ｎｓより速くてはならず、
信号が放棄されたとき（否定されたとき、またはハイレ
ベルのとき）電流をリークしてはならない。したがっ
て、ＳＣＳＩシステムの大半は受動ターミネータとして
一般に知られる、出力と電源電圧Ｖｃｃとの間に結合さ
れた抵抗器を依然として使用している。このように、シ
ステム問題はしばしば信号の立上がりエッジ上のグリッ
チによって生じる。
【０００９】したがって、必要とされているものは上述
の問題に取組む回路である。より特定的には、必要なも
のは出力信号がローからハイへおよびハイからローへ遷
移する間に、伝送線上などの接地／Ｖｃｃバウンスを最
小限にすることを許容する回路である。最後に、この回
路は現存の技術で容易に実現されるものでなければなら
ない。この発明は上述の問題に取組むものである。
【００１０】
【発明の概要】ノイズを最小限にするこの発明の出力バ
ッファ回路が開示される。この出力バッファ回路はデー
タ入力信号に応答して出力バッファ回路の出力で駆動電
位を与える複数のトランジスタを含む。この複数のトラ
ンジスタは出力バッファ回路の入力から出力に行くに従
ってトランジスタの各々のサイズが前段のトランジスタ
より大きくなるように結合される。出力バッファ回路は
またデータ入力信号に応答して複数のトランジスタを順
次起動する複数の制御信号を与えるための制御手段を含
む。制御手段は複数のトランジスタの各々に結合され、
入力データ信号状態の第１の状態から第２の状態への変
化に応答して、複数のトランジスタを最も大きなサイズ
のものから最も小さなものへと順次ターンオフする。
【００１１】この発明の１局面において、制御回路は複
数のトランジスタをターンオフすることによってデータ
入力信号の第１の状態から第２の状態への状態変化に応
答する論理回路を含む。
【００１２】この発明の別の局面に従えば、制御回路
は、複数のトランジスタが最も大きなサイズのものから
最も小さなサイズのものへと順次ターンオフされるよう
に第１の複数の遅延手段を含む。
【００１３】さらに他の局面において、論理ゲートは入
力データ信号が第２の状態から第１の状態へ変化したと
きに論理回路をターンオフする。
【００１４】
【好ましい実施例の説明】この発明は集積回路とともに
使用される出力バッファ回路の改良に関するものであ
る。以下の説明は、当業者が特定の応用およびその要求
仕様に関して与えられたこの発明を実施することができ
るように書かれたものである。好ましい実施例に対する
様々な変更が当業者には容易に明らかであろうし、ここ
に規定された一般原理は他の実施例にも適用可能であ
る。したがって、この発明は示された実施例に制限され
るものではなく、ここに開示された原理および新規の特
徴と一致する最も広い範囲が与えられることが意図され
る。
【００１５】ここで図１（Ａ）を参照して、符号Ａによ
って示される、この例に見られるように０ボルトと３ボ
ルトとの間である、集積回路への理想的な入力信号の波
形が示される。図１（Ｂ）は符号Ｂによって示される、
理想的な入力信号に応答する、集積回路の出力における
波形を示す。図１（Ｃ）は符号Ｃによって示されるよう
に、同一の「真の」立上がりおよび立下りエッジを有す
る、集積回路へのノイズの多い入力信号の波形である。
真のエッジとはかなりの時間の間変化しないレベルが後
に続くエッジを意味する。「起こり得る偽のエッジ」と
は短い時間の間に信号状態の変化が続くエッジを意味す
る。「起こり得る偽のエッジ」は伝送線反射が起こらな
ければ真のエッジであったかもしれない。図において見
られるように、ノイズの多い入力信号は偽のエッジとし
て検出され得る領域を含む、ＸおよびＹによって示され
る反射をその中に有する。したがって、示されたノイズ
の多い入力信号は１．４ボルトの論理しきい値レベルを
超えて立上がる起こり得る偽のエッジ、および１．４ボ
ルトのしきい値を超えて立上がる真のエッジ（この例で
は、ＴＴＬ負荷電流０．８ボルトと２．０ボルトのハイ
レベルとの間の中間であるので１．４ボルトが選択され
る）を生じる。図１（Ｄ）は符号Ｄによって示される、
ノイズの多い入力信号に応答する、集積回路の出力にお
ける波形を示す。この実施例では、二重取込みＥは「起
こり得る偽のエッジ」のために生じる。ＳＣＳＩチップ
などの多くの応用に対しては、立上がり偽のエッジはそ
の後に立下りエッジが続くので、およびその逆もあり得
るので、不適切な回路動作の原因となり得る。したがっ
て、これらのタイプの偽のエッジを最小限にすることが
可能な回路構成を得ることが重要である。
【００１６】次に図２（Ａ）を参照して、符号Ｆによっ
て示される、１ナノ秒の立上がりおよび立下り時間を有
する、集積回路への入力信号の波形が示される。接地バ
ウンス２２はＦの立下りエッジで発生し、一方グリッチ
２４およびＶｃｃバウンスは立上がりエッジで発生す
る。
【００１７】図２（Ｂ）を参照して、符号Ｇによって示
される、１５ナノ秒の立上がりおよび立下り時間を有す
る、集積回路への別の入力信号の波形が示される。入力
信号波形Ｇは著しく低減された接地バウンス３２、グリ
ッチ３４およびＶｃｃバウンス３６を有する。したがっ
て、スルーレートを低減することによってノイズ問題は
軽減される。しかしながら、前に説明したように、より
小さなデバイスはスルーレートを低減したが、このデバ
イスはＩol仕様にあう十分な電流を吸込むことができな
いかもしれない。したがって、より小さなデバイスを使
用することだけではノイズ問題を解決するにの十分では
ない。
【００１８】接地バウンスまたは出力上のリンギングを
最小限にするための既知の回路は、出力を「徐々にター
ンオンする」ものである。図３を参照して、そのような
機能を実行するための回路１００がブロック図の形式で
示される。回路１００は入力１１０から出力１１２まで
に並列に結合される複数のトランジスタ１０２、１０
４、１０６および１０８を含む。トランジスタ１０２、
１０４、１０６および１０８は入力１１０から出力１１
２に行くに従ってサイズが増大するように、つまり、ト
ランジスタ１０４はトランジスタ１０２より大きく、ト
ランジスタ１０６はトランジスタ１０４より大きく、か
つトランジスタ１０８はトランジスタ１０６より大きく
なるように結合される。この実施例では、遅延素子１１
４がトランジスタ１０２と１０４との間に結合され、遅
延素子１１６がトランジスタ１０４と１０６との間に結
合され、遅延素子１１８がトランジスタ１０６と１０８
との間に結合される。遅延素子１１４はまた遅延素子１
１６と直列に結合され、遅延素子１１６は遅延素子１１
８と直列に結合される。
【００１９】この実施例では、出力信号は入力信号と相
補である。つまり、入力信号がハイからローへ遷移する
とき、出力信号がローからハイへ遷移し、逆に出力信号
がハイからローへ遷移するときには、入力信号がローか
らハイへ遷移するようにプルダウントランジスタが使用
される。論理遷移が入力１１０で発生すると（ローから
ハイまたはハイからロー）、トランジスタ１０２がまず
ターンオンし、次にトランジスタ１０４が遅延素子１１
４を介してターンオンし、次にトランジスタ１０６が遅
延素子１１６を介してターンオンし、最後にトランジス
タ１０８が遅延素子１１８を介してターンオンする。
【００２０】上述のように、トランジスタ１０２、１０
４、１０６および１０８は各トランジスタがターンオン
すると、その出力が徐々にターンオンするようにサイズ
が増大している。このタイプの回路１００は回路の出力
信号がハイからローへ遷移するときには低減された接地
バウンスまたはリンギングを与える。しかしながら、プ
ルダウントランジスタが使用されると、出力信号のロー
論理からハイ論理への遷移の間にこのタイプの構成はあ
まりに速くターンオフしすぎて、反射によるグリッチお
よび出力上のリンギング（Ｖｃｃバウンス）の原因とな
ることがわかっている。
【００２１】このリンギングは最も小さなトランジスタ
１０２から最も大きなトランジスタ１０８までを順次タ
ーンオフするドライバ回路１００の結果である。したが
って、その動作の利点を維持しながら、上述の出力バッ
ファ回路１００を改良することが必要である。
【００２２】次に図４を参照して、この発明に従う逆タ
ーンオフ装置を含む段階的出力バッファ回路２００のブ
ロック図が示される。
【００２３】トランジスタ２０２、２０４、２０６およ
び２０８は図３のトランジスタ１０２、１０４、１０６
および１０８に対応し、同じように結合される。同様
に、遅延素子２１４、２１６および２１８は図３の遅延
素子１１４、１１６および１１８に対応し、同じように
結合される。回路２００には検出器２１６も含まれ、こ
の検出器は入力端子２１０にローからハイへの論理遷移
信号があるのか、ハイからローへの論理遷移信号がある
のかを検出する。同様に、出力信号は入力信号に相補で
ある。つまり、入力信号がハイからローへ遷移すると
き、出力信号はローからハイへ遷移し、逆に入力信号が
ローからハイへ遷移するときには、出力信号はハイから
ローへ遷移する。動作において、ローからハイへの遷移
信号が入力端子２１０で検出されれば、トランジスタ２
０２、２０４、２０６および２０８は順次ターンオンさ
れる。つまり、トランジスタは最もサイズが小さいもの
から最もサイズが大きいものへとターンオンされる。ハ
イからローへの遷移信号が入力端子２１０で検出されれ
ば、逆回路２１４は接続２１５を経てトランジスタ２０
８、２０６、２０４および２０２を順次ターンオフさ
せ、それによって最もサイズが大きなものから最もサイ
ズが小さなものへトランジスタをターンオフする。
【００２４】そうする際、出力端子２１２におけるロー
からハイへの信号遷移によって生じるＶｃｃバウンスお
よびグリッチは実質的に小さくされ、一方同時に出力端
子２１２におけるハイからローへの信号遷移の間トラン
ジスタを徐々にターンオンする際の付随する利点を許容
する。上述の出力バッファ回路は入力から出力にかけて
４つのトランジスタを使用するものを説明したが、任意
の数のトランジスタが使用可能であり、その数はこの発
明の精神および範囲内であることが認識されなければな
らない。
【００２５】次に図５を参照して、この発明に従う出力
バッファ回路３００の詳細な図が示される。出力バッフ
ァ回路３００は第１の端子３０４でイネーブル（ＥＮ）
信号を受信し、かつ第２の端子３０６でデータ信号を受
信するＮＡＮＤゲート３１２を含む。ＮＡＮＤゲート３
１２の出力はＮＡＮＤゲート３１４の一方入力、ＮＯＲ
ゲート３３０の一方入力、およびインバータ３３８に結
合される。インバータ３３８の出力はＮＯＲゲート３３
２、３３４および３３６それぞれの一方入力に結合され
る。ＮＡＮＤゲート３１４の他方入力はインバータ３２
０の出力に結合される。インバータ３２０の出力はまた
ＮＯＲゲート３２２の一方入力にも結合される。
【００２６】ＮＡＮＤゲート３１４の出力はトランジス
タ３０２のゲートに結合される。トランジスタ３０２、
３０４、３０６、３０８および３１０はそのドレインが
出力端子３１１に結合され、そのソースが接地に結合さ
れた状態で並列に結合される。出力端子３１１はまた、
抵抗器３０５の一方端子にも結合される。抵抗器３０５
の他方端子は電源電圧Ｖｃｃに結合される。ＮＡＮＤゲ
ート３１４の出力はまたインバータ３１６の入力に結合
される。インバータ３１６の出力はＮＯＲゲート３１８
の一方入力に結合される。ＮＯＲゲート３１８の他方入
力はＮＯＲゲート３３６の出力に結合される。ＮＯＲゲ
ート３１８の出力はインバータ３２０の入力およびトラ
ンジスタ３０４のゲートに結合される。
【００２７】インバータ３２０の出力はＮＯＲゲート３
２２の一方入力に結合される。ＮＯＲゲート３２２の他
方入力はＮＯＲゲート３３４の出力に結合される。ＮＯ
Ｒゲート３２２の出力はトランジスタ３０６のゲート、
インバータ３２４の入力、およびＮＯＲゲート３３６の
他方入力に結合される。インバータ３２４の出力はＮＯ
Ｒゲート３２６の一方入力に結合される。ＮＯＲゲート
３２６の他方入力はＮＯＲゲート３３２の出力に結合さ
れる。
【００２８】ＮＯＲゲート３２６の出力はインバータ３
２８の入力、トランジスタ３０８のゲート、およびＮＯ
Ｒゲート３３４の他方入力に結合される。インバータ３
２８の出力はＮＯＲゲート３３０の第２の入力に結合さ
れる。ＮＯＲゲート３３０の出力はトランジスタ３１０
のゲートおよびＮＯＲゲート３３２の他方入力に結合さ
れる。
【００２９】この実施例において、インバータ−ＮＯＲ
ゲートの組合せ（３１６、３１８）、（３２０、３２
２）、（３２４、３２６）および（３２８、３３０）
は、出力端子３１１がターンオンされるとき（ハイから
ローへの遷移）の、様々なトランジスタ３０２、３０
４、３０６、３０８および３１０の間のそれぞれの遅延
素子を構成する。本実施例の逆回路はインバータ３３８
と組合せてＮＯＲゲート３３２、３３４および３３６を
含む。ゲートの組合せ（３３２、３２６）、（３３４、
３２２）、（３３６、３１８）および（３２０、３１
４）は、出力端子３１１がターンオフされるとき（ロー
からハイへの遷移）の、様々なトランジスタ３１０、３
０８、３０６、３０４および３０２の間のそれぞれの遅
延素子を構成する。最後に、検出器はＮＡＮＤゲート３
１２を含む。
【００３０】この特定の実施例において、トランジスタ
３０２は５０／２の幅対長さ（Ｗ／Ｌ）比を有し、トラ
ンジスタ３０４は１３６／２のＷ／Ｌ比を有し、トラン
ジスタ３０６は３４０／２のＷ／Ｌ比を有し、トランジ
スタ３０８は５４４／２のＷ／Ｌ比を有し、トランジス
タ３１０は６３８／２のＷ／Ｌ比を有する。このよう
に、トランジスタ３０２、３０４、３０６、３０８およ
び３１０は出力バッファ回路の入力から出力バッファ回
路の出力に行くに従ってサイズが増大する。前述のよう
に、具体的なＷ／Ｌ比は重要ではない。重要なのは、ト
ランジスタが異なったサイズであること、トランジスタ
３０２、３０４、３０６、３０８および３１０を介して
出力端子３１１における電流の速度を制御することによ
って、接地バウンスを最小にするようにこの発明に従っ
てこれらトランジスタが結合されることである。
【００３１】本実施例では、ＮＡＮＤゲート３１４はそ
のＰＭＯＳおよびＮＭＯＳトランジスタに対してそれぞ
れ５／３および５／４のＷ／Ｌ比を有し、ＮＯＲゲート
３１８はそのＰＭＯＳおよびＮＭＯＳトランジスタに対
してそれぞれ５／２および５／４のＷ／Ｌ比を有し、Ｎ
ＯＲゲート３２２はそのＰＭＯＳおよびＮＭＯＳトラン
ジスタに対してそれぞれ１０／２および１０／２のＷ／
Ｌ比を有し、ＮＯＲゲート３２６はそのＰＭＯＳおよび
ＮＭＯＳトランジスタに対してそれぞれ３０／２および
１５／２のＷ／Ｌ比を有し、ＮＯＲゲート３３０はその
ＰＭＯＳおよびＮＭＯＳトランジスタに対してそれぞれ
３０／２および１５／２のＷ／Ｌ比を有する。ここで
も、具体的なＷ／Ｌ比は重要ではなく、重要なのはＮＡ
ＮＤゲート３１４ならびにＮＯＲゲート３１８、３２
２、３２６および３３０が遅い立上がり時間および立下
り時間が達成されるように小さなＷ／Ｌ比を有すること
である。これは接地およびＶｃｃバウンスを最小限にす
るのを助ける。
【００３２】さらに、本実施例では、インバータ３１６
はそのＰＭＯＳおよびＮＭＯＳトランジスタに対してそ
れぞれ５／２および１０／２のＷ／Ｌ比を有し、インバ
ータ３２０、３２４および３２８はそのＰＭＯＳおよび
ＮＭＯＳトランジスタのすべてに対して５／２のＷ／Ｌ
比を有する。具体的なＷ／Ｌ比はここでは単に例示のた
めのものである。重要なのはインバータ３１６、３２
０、３２４および３２８が小さなＷ／Ｌ比を有し、かつ
各インバータを直前のゲートが完全にターンオン（また
は完全にターンオフ）される前にターンオン（またはタ
ーンオフ）できることである。その結果、トランジスタ
３０２、３０４、３０６、３０８および３１０は、出力
端子３１１におけるハイからローおよびローからハイへ
の遷移の間のグリッチが最小限にされる得るように、徐
々にターンオンおよびターンオフすることができる。
【００３３】回路３００は以下の態様で動作する。ロー
からハイへの遷移を示すデータ入力（ＤＡＴＡＮ）信号
が到着し、かつイネーブル信号がハイのとき、ＮＡＮＤ
ゲート３１２の出力はローになり、それによってＮＡＮ
Ｄゲート３１４の出力を始めハイにする。ＮＡＮＤゲー
ト３１２の出力はローであるので、インバータ３３８の
出力はハイになり、それによって逆回路を遮断し、トラ
ンジスタ３０２、３０４、３０６、３０８および３１０
がインバータ−ＮＯＲゲートの組合せ遅延（３１６、３
１８）、（３２０、３２２）、（３２４、３２６）およ
び（３２８、３３０）の動作によって順次ターンオンさ
れることを許容する。応じて、出力端子３１１における
出力信号はハイからローへ遷移することになる。
【００３４】しかしながら、ハイからローへの遷移を示
すデータ入力信号が到着すると、ローからハイへの遷移
がＮＡＮＤゲート３１２の出力で起こり、ＮＯＲゲート
３３０がハイからローへ遷移することを可能にし、それ
によってトランジスタ３１０をターンオフする。トラン
ジスタ３０８、３０６、３０４および３０２はインバー
タ３３８の動作ならびにゲート遅延の組合せ（３３２、
３２６）、（３３４、３２２）、（３３６、３１８）お
よび（３２０、３１４）によって順次ターンオフする。
応答して、出力端子３１１における出力信号はローから
ハイへ遷移することになる。
【００３５】したがって、インバータ−ＮＯＲゲートの
組合せ（３１６、３１８）、（３２０、３２２）、（３
２４、３２６）および（３２８、３３０）は、出力信号
がハイ論理からロー論理へ遷移するとき、最も小さいサ
イズのものから最も大きいサイズのものへトランジスタ
３０２、３０４、３０６、３０８および３１０のターン
オンを制御する。しかしながら、出力信号がロー論理か
らハイ論理へ遷移する場合には、ゲート組合せ（３３
２、３２６）、（３３４、３２２）、（３３６、３１
８）および（３２０、３１４）による遅延と組合せたイ
ンバータ３３８が、最も大きいサイズのものから最も小
さいサイズのものへトランジスタ３１０、３０８、３０
６、３０４および３０２のターンオフを制御する。応じ
て、出力端子３１１におけるローからハイへの信号遷移
によって生じるＶｓｓバウンスおよびグリッチは実質的
に最小限にされる。同時に、出力端子３１１におけるハ
イからローへの信号遷移によって生じる接地バウンス
は、最も小さいサイズのものから最も大きいサイズのも
のへトランジスタを徐々にターンオンすることを許容す
ることによって最小レベルに維持される。
【００３６】次に図６を参照して、図５の出力バッファ
回路３００の詳細なタイミング図が示される。出力信号
がハイからローへ遷移するとき、トランジスタ３０２、
３０４、３０６、３０８および３１０は最も小さいサイ
ズのものから最も大きいサイズのものへターンオンされ
る。遅延時間ｔ１、ｔ２、ｔ３およびｔ４はゲート組合
せ（３１６、３１８）、（３２０、３２２）、（３２
４、３２６）および（３２８、３３０）による遅延をそ
れぞれ示す。
【００３７】出力信号がローからハイへ遷移するとき、
トランジスタ３１０、３０８、３０６、３０４および３
０２は最も大きいサイズのものから最も小さいサイズの
ものへターンオフされる。遅延時間ｔ５，ｔ６，ｔ７お
よびｔ８はゲート組合せ（３３２、３２６）、（３３
４、３２２）、（３３６、３１８）および（３２０、３
１４）による遅延をそれぞれ示す。
【００３８】トランジスタ３０２、３０４、３０６、３
０８および３１０のすべてをターンオンするための経路
はほぼ６ナノ秒必要とし、かつすべてのトランジスタを
ターンオフするための経路はほぼ１２ナノ秒必要とする
ことがシミュレーションによってわかった。この構成は
先行技術の回路に比べて改良された結果を示し、出力信
号がローからハイへ遷移する場合のリンギングは著しく
減ることもまたわかった。
【００３９】この発明を示された実施例に従って説明し
たが、当業者は実施例に変更が可能であり、それらの変
更もこの発明の精神および範囲内であることを容易に認
識するであろう。したがって、前掲の特許請求の範囲の
精神および範囲から逸脱することなく、当業者によって
多くの変更が行なわれ得る。
【図面の簡単な説明】
【図１】理想的な入力信号とノイズの多い入力信号およ
びそれらの対応の出力信号の比較を示す図である。
【図２】異なった立上がりおよび立下り時間を有する入
力信号の比較を示す図である。
【図３】先行技術の出力バッファ回路のブロック図であ
る。
【図４】この発明に従う出力バッファ回路のブロック図
である。
【図５】図４の出力バッファ回路のより詳細な図であ
る。
【図６】図５の出力バッファ回路の詳細なタイミング図
である。
【符号の説明】
１０２ トランジスタ １０４ トランジスタ １０６ トランジスタ １０８ トランジスタ １１０ 入力 １１２ 出力 １１４ 遅延素子 １１６ 遅延素子 １１８ 遅延素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン・シィ・フォルムスビー アメリカ合衆国、95054 カリフォルニア 州、サンタ・クララ、ミル・クリーク・レ イン、590、ナンバー・306 (72)発明者 キョン・キム アメリカ合衆国、95120 カリフォルニア 州、サン・ホーゼイ、アルマーデン・ロー ド、19959

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 入力端子においてデータ入力信号および
    イネーブル信号を受信し、かつ出力端子においてノイズ
    が著しく低減された出力信号を与えるための出力バッフ
    ァ回路であって、前記データ入力信号は第１の状態から
    第２の状態へ、および第２の状態から第１の状態へ状態
    を変化させ、 前記データ入力信号に応答して前記出力端子において駆
    動電位を与えるための複数のトランジスタを含み、前記
    複数のトランジスタは前記トランジスタの各々のサイズ
    が前記入力端子から前記出力端子へと行くに従って前段
    のトランジスタより大きくなるように並列に結合され、 前記データ入力信号に応答して前記複数のトランジスタ
    を順次起動するための複数の制御信号を与えるための制
    御手段を含み、前記制御手段は前記複数のトランジスタ
    の各々に結合され、前記制御手段は前記第１の状態から
    前記第２の状態への前記入力データ信号状態の前記変化
    に応答して、最も大きいサイズのものから最も小さいサ
    イズのものへ順次前記複数のトランジスタをターンオフ
    する、出力バッファ回路。
  2. 【請求項２】 前記制御手段は第１の制御回路および第
    ２の制御回路を含み、前記第１の制御回路は前記第２の
    制御回路に結合され、前記第２の制御回路は前記複数の
    トランジスタの各々に結合され、前記第１の制御回路は
    前記第１の状態から前記第２の状態への前記入力データ
    信号状態の前記変化に応答して、第１の複数の制御信号
    を前記第２の制御回路に与えて前記複数のトランジスタ
    をターンオフし、その結果前記複数のトランジスタは最
    も大きいサイズのものから始まって最も小さいサイズの
    ものへ順次ターンオフされる、請求項１に記載の出力バ
    ッファ回路。
  3. 【請求項３】 前記第１の制御回路は前記第１の状態か
    ら前記第２の状態への前記入力データ信号状態の前記変
    化に応答して前記複数のトランジスタをターンオフする
    ための第１の複数の論理手段をさらに含む、請求項２に
    記載の出力バッファ回路。
  4. 【請求項４】 前記第１の複数の論理手段は第１の複数
    のＮＯＲ論理ゲートを含む、請求項３に記載の出力バッ
    ファ回路。
  5. 【請求項５】 前記第２の制御回路は前記トランジスタ
    の各々のターンオフの間に第１の複数の予め定められた
    時間遅延を与えるための第１の複数の遅延手段を含み、
    その結果前記複数のトランジスタは最も大きいサイズの
    ものから最も小さいサイズのものへ順次ターンオフされ
    る、請求項２に記載の出力バッファ回路。
  6. 【請求項６】 前記第１の複数の遅延手段は第１の複数
    のインバータを含む、請求項５に記載の出力バッファ回
    路。
  7. 【請求項７】 前記第１の複数の遅延手段は第２の複数
    のＮＯＲ論理ゲートを含む、請求項５に記載の出力バッ
    ファ回路。
  8. 【請求項８】 前記イネーブル信号および前記データ入
    力信号に応答して、前記入力データ信号状態が前記第２
    の状態から前記第１の状態へ変化したとき前記第１の制
    御回路をターンオフするための論理ゲートをさらに含
    む、請求項２に記載の出力バッファ回路。
  9. 【請求項９】 前記第２の制御回路は第３の複数のＮＯ
    Ｒ論理ゲートから形成される第２の複数の論理手段を含
    み、前記第３の複数の論理ゲートは前記第２の状態から
    前記第１の状態への前記入力データ信号状態の前記変化
    に応答して前記複数のトランジスタをターンオンし、そ
    の結果前記複数のトランジスタは最も小さいサイズのも
    のから最も大きいサイズのものへ順次ターンオンされ
    る、請求項８に記載の出力バッファ回路。
  10. 【請求項１０】 前記第２の制御回路は各トランジスタ
    のターンオンの間に第２の複数の予め定められた時間遅
    延を与えるための第２の複数の遅延手段を含み、その結
    果前記複数のトランジスタは最も小さいサイズのものか
    ら最も大きいサイズのものへ順次ターンオンされる、請
    求項９に記載の出力バッファ回路。
  11. 【請求項１１】 前記第２の複数の遅延手段は第２の複
    数のインバータを含む、請求項１０に記載の出力バッフ
    ァ回路。
  12. 【請求項１２】 前記第２の複数の遅延手段は第４の複
    数のＮＯＲ論理ゲートを含む、請求項１０に記載の出力
    バッファ回路。
  13. 【請求項１３】 入力端子においてデータ入力信号およ
    びイネーブル信号を受信し、かつ出力端子においてノイ
    ズが著しく低減した出力信号を与えるための出力バッフ
    ァ回路であって、前記データ入力信号は第１の状態から
    第２の状態へ、および第２の状態から第１の状態へ状態
    を変化させ、 前記データ入力信号に応答して前記出力端子において駆
    動電位を与えるための複数のトランジスタを含み、前記
    複数のトランジスタは前記トランジスタの各々のサイズ
    が前記入力端子から前記出力端子へと行くに従って前段
    のトランジスタより大きくなるように並列に結合され、 前記データ入力信号に応答して前記複数のトランジスタ
    を順次起動するための複数の制御信号を与えるための制
    御回路を含み、前記制御回路は前記複数のトランジスタ
    の各々に結合され、前記制御回路は第１の複数のＮＯＲ
    論理ゲートおよび複数の論理回路を含み、 前記第１の複数のＮＯＲ論理ゲートは前記複数の論理回
    路に結合され、前記複数の論理回路は前記複数のトラン
    ジスタの各々に結合され、前記第１の複数のＮＯＲ論理
    ゲートは前記第１の状態から前記第２の状態への前記入
    力データ信号状態の前記変化に応答して、前記複数の論
    理回路に第１の複数の制御信号を与えて前記複数のトラ
    ンジスタをターンオフし、その結果前記複数のトランジ
    スタは最も大きいサイズのものから最も小さいサイズの
    ものへ順次ターンオフされる、出力バッファ回路。
  14. 【請求項１４】 前記複数の論理回路は各トランジスタ
    のターンオフの間に第１の複数の予め定められた時間遅
    延を与えるための第１の複数の遅延回路を含み、その結
    果前記複数のトランジスタは最も大きいサイズのものか
    ら最も小さいサイズのものへ順次ターンオフされる、請
    求項１３に記載の出力バッファ回路。
  15. 【請求項１５】 前記第１の複数の遅延回路は第１の複
    数のインバータを含む、請求項１４に記載の出力バッフ
    ァ回路。
  16. 【請求項１６】 前記第１の複数の遅延回路は第２の複
    数のＮＯＲ論理ゲートを含む、請求項１４に記載の出力
    バッファ回路。
  17. 【請求項１７】 前記イネーブル信号および前記データ
    入力信号に応答して、前記入力データ信号状態が前記第
    ２の状態から前記第１の状態へ変わるとき前記第１の複
    数のＮＯＲ論理ゲートをターンオフするための論理ゲー
    トをさらに含む、請求項１３に記載の出力バッファ回
    路。
  18. 【請求項１８】 前記複数の論理回路は第３の複数のＮ
    ＯＲ論理ゲートを含み、前記第３の複数のＮＯＲ論理ゲ
    ートは前記第２の状態から前記第１の状態への前記入力
    データ信号状態の前記変化に応答して前記複数のトラン
    ジスタをターンオンし、その結果前記複数のトランジス
    タは最も小さいサイズのものから最も大きいサイズのも
    のへ順次ターンオンされる、請求項１７に記載の出力バ
    ッファ回路。
  19. 【請求項１９】 前記複数の論理回路は各トランジスタ
    のターンオンの間に第２の複数の予め定められた時間遅
    延を与えるための第２の複数の遅延回路を含み、その結
    果前記複数のトランジスタは最も小さいサイズのものか
    ら最も大きいサイズのものへ順次ターンオンされる、請
    求項１８に記載の出力バッファ回路。
  20. 【請求項２０】 前記第２の複数の遅延回路は第２の複
    数のインバータを含む、請求項１９に記載の出力バッフ
    ァ回路。
  21. 【請求項２１】 前記第２の複数の遅延回路は第４の複
    数のＮＯＲ論理ゲートを含む、請求項１９に記載の出力
    バッファ回路。
  22. 【請求項２２】 入力端子においてデータ入力信号およ
    びイネーブル信号を受信し、かつ出力端子においてノイ
    ズが著しく低減された出力信号を与えるための出力バッ
    ファ回路であって、前記データ入力信号は第１の状態か
    ら第２の状態へ、および第２の状態から第１の状態へ状
    態を変化させ、 前記データ入力信号に応答して前記出力端子において駆
    動電位を与えるための複数のトランジスタを含み、前記
    複数のトランジスタは前記トランジスタの各々のサイズ
    が前記入力端子から前記出力端子へと行くに従って前段
    のトランジスタより大きくなるように並列に結合され、 前記データ入力信号に応答して前記複数のトランジスタ
    を順次起動するための複数の制御信号を与えるための制
    御回路を含み、前記制御回路は前記複数のトランジスタ
    の各々に結合され、前記制御回路は第１の複数のＮＯＲ
    論理ゲートおよび複数の論理回路を含み、 前記複数のＮＯＲ論理ゲートは前記複数の論理回路に結
    合され、前記複数の論理回路は前記複数のトランジスタ
    の各々に結合され、前記第１の複数のＮＯＲ論理ゲート
    は前記第１の状態から前記第２の状態への前記入力デー
    タ信号状態の前記変化に応答して、前記複数の論理回路
    に第１の複数の制御信号を与えて前記複数のトランジス
    タをターンオフし、その結果前記複数のトランジスタは
    最も大きいサイズのものから最も小さいサイズのものへ
    順次ターンオフされ、 前記複数の論理回路は第２の複数のＮＯＲ論理ゲートを
    含み、前記第２の複数のＮＯＲ論理ゲートは前記第２の
    状態から前記第１の状態への前記入力データ信号状態の
    前記変化に応答して前記複数のトランジスタをターンオ
    ンし、その結果前記複数のトランジスタは最も小さいサ
    イズのものから最も大きいサイズものへ順次ターンオン
    され、 前記出力バッファ回路はさらに、 前記イネーブル信号および前記データ入力信号に応答し
    て、前記入力データ信号状態が前記第２の状態から前記
    第１の状態へ変化するとき前記第１の複数のＮＯＲ論理
    ゲートをターンオフするための論理ゲートを含む、出力
    バッファ回路。
JP6240994A 1993-10-06 1994-10-05 出力バッファ回路 Withdrawn JPH07212212A (ja)

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US08/132,548 US5424653A (en) 1993-10-06 1993-10-06 Gradual on output buffer circuit including a reverse turn-off apparatus
US132548 1999-11-30

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