JPH07211885A - 極微細トンネル障壁の作製方法 - Google Patents
極微細トンネル障壁の作製方法Info
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- JPH07211885A JPH07211885A JP736294A JP736294A JPH07211885A JP H07211885 A JPH07211885 A JP H07211885A JP 736294 A JP736294 A JP 736294A JP 736294 A JP736294 A JP 736294A JP H07211885 A JPH07211885 A JP H07211885A
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 ７７Ｋで動作する極微細トンネル素子と単一
電子トランジスターを提供する。 【構成】 ガリウムひ素基板２０上に、５０Ａの垂直な
段差１９を低損傷エッチングにより作製する。基板２０
上にＭＢＥ法で、ガリウムひ素層２３、シリコン単原子
ドーピング層２２、ガリウムひ素層２１を順にエピタキ
シャル成長する。段差の側壁にはシリコンはドーピング
されない。この後成長層をエッチングして段差を垂直に
交差するような細線２５を形成する。段差の高さによっ
てトンネル確率が決定されるが、変調ドープでは障壁の
高さが低いのでポテンシャル障壁の間隔を大きくとれ
る。するとトンネル接合の静電容量を小さくでき、７７
Ｋで動作する。
電子トランジスターを提供する。 【構成】 ガリウムひ素基板２０上に、５０Ａの垂直な
段差１９を低損傷エッチングにより作製する。基板２０
上にＭＢＥ法で、ガリウムひ素層２３、シリコン単原子
ドーピング層２２、ガリウムひ素層２１を順にエピタキ
シャル成長する。段差の側壁にはシリコンはドーピング
されない。この後成長層をエッチングして段差を垂直に
交差するような細線２５を形成する。段差の高さによっ
てトンネル確率が決定されるが、変調ドープでは障壁の
高さが低いのでポテンシャル障壁の間隔を大きくとれ
る。するとトンネル接合の静電容量を小さくでき、７７
Ｋで動作する。
Description
【０００１】
【産業上の利用分野】本発明はトンネル障壁、及び単一
電子トンネルトランジスターの作製方法に関する。
電子トンネルトランジスターの作製方法に関する。
【０００２】
【従来の技術】トンネル素子は、古典的には通過するこ
とができないポテンシャル障壁を、電子が持っている波
動性のために透過（トンネル）する効果を利用した素子
である。電子がポテンシャル障壁をトンネルできる場合
には、この障壁のことを特にトンネル障壁と呼ぶ。
とができないポテンシャル障壁を、電子が持っている波
動性のために透過（トンネル）する効果を利用した素子
である。電子がポテンシャル障壁をトンネルできる場合
には、この障壁のことを特にトンネル障壁と呼ぶ。
【０００３】プレーナ型の微細なポテンシャル障壁を形
成するには、１）２次元電子ガスを持つ半導体表面に設
けたショットキーゲート電極に負の電圧を加え、該ゲー
ト下部の２次元電子ガスを空乏化させてポテンシャル障
壁を形成する方法、２）化合物半導体に集束イオンビー
ム装置を用いて特定のイオンを注入し、組成、欠陥濃度
を変化させてポテンシャル障壁を形成する方法、さら
に、３）分子線エピタキシャル成長法および有機金属気
相成長法により半導体基板に垂直方向の成長制御は１原
子層単位の精度でなされることを利用して、加工された
基板上での選択成長法によってポテンシャル障壁を形成
する方法などがある。
成するには、１）２次元電子ガスを持つ半導体表面に設
けたショットキーゲート電極に負の電圧を加え、該ゲー
ト下部の２次元電子ガスを空乏化させてポテンシャル障
壁を形成する方法、２）化合物半導体に集束イオンビー
ム装置を用いて特定のイオンを注入し、組成、欠陥濃度
を変化させてポテンシャル障壁を形成する方法、さら
に、３）分子線エピタキシャル成長法および有機金属気
相成長法により半導体基板に垂直方向の成長制御は１原
子層単位の精度でなされることを利用して、加工された
基板上での選択成長法によってポテンシャル障壁を形成
する方法などがある。
【０００４】方法１では、基板表面から２次元電子ガス
までの距離（通常６００Ａ（オングストローム）以上）
程度までの微細な構造を作製することが可能であり、直
径が１０００Ａ程度の量子ドットが作られている（バー
トら（Ｎ．Ｃ．ｖａｎ ｄｅｒ Ｖａａｒｔ ｅｔ ａ
ｌ．）、フィジカＢ誌（Ｐｈｙｓｉｃａ Ｂ）、第１８
９巻、９９頁、１９９３年）。
までの距離（通常６００Ａ（オングストローム）以上）
程度までの微細な構造を作製することが可能であり、直
径が１０００Ａ程度の量子ドットが作られている（バー
トら（Ｎ．Ｃ．ｖａｎ ｄｅｒ Ｖａａｒｔ ｅｔ ａ
ｌ．）、フィジカＢ誌（Ｐｈｙｓｉｃａ Ｂ）、第１８
９巻、９９頁、１９９３年）。
【０００５】方法２では、集束イオンビーム装置を用い
て２次元電子ガスを空乏化させることによってポテンシ
ャル障壁を作製した例がある（藤澤ら、第５４回応用物
理学会学術講演会、２８ｐＺＸ１０、１９９３年）。作
製されたポテンシャル障壁のサイズは集束イオンビーム
のビーム直径によって制限されていて、現在では１００
０Ａ程度までの障壁を作ることが出来るようになってい
る。
て２次元電子ガスを空乏化させることによってポテンシ
ャル障壁を作製した例がある（藤澤ら、第５４回応用物
理学会学術講演会、２８ｐＺＸ１０、１９９３年）。作
製されたポテンシャル障壁のサイズは集束イオンビーム
のビーム直径によって制限されていて、現在では１００
０Ａ程度までの障壁を作ることが出来るようになってい
る。
【０００６】しかしながら、方法１、方法２を用いた場
合には１０００Ａ以下の構造を作製するのは困難であ
り、より微細な構造の作製には方法３が有望であり、数
々の方式が提案されている。代表的な例として、あらか
じめグレーティング加工を施した基板結晶上にエピタキ
シャル成長させる際、成長速度の非等方性を利用して、
成長速度にしたがって微細構造を作り込んでいく方法が
あり、（１００）基板のＶ溝上への有機金属気相成長法
による量子細線レーザ（Ｊ．Ａ．ルベンスら（Ｊ．Ａ．
Ｌｅｂｅｎｓ ｅｔ ａｌ．）、アプライド・フィジッ
クス・レター誌（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌ
ｅｔｔｅｒ）、第５６巻、２６４２頁、１９９０年）
や、グレーティング上に有機金属気相成長法によって５
００Ａ幅の三日月型断面を持った量子細線アレイを形成
した例（Ｅ．コーラスら（Ｅ．Ｃｏｌａｓ ｅｔ ａ
ｌ．）、アプライド・フィジックス・レター誌（Ａｐｐ
ｌｉｅｄＰｈｙｓｉｃｓ Ｌｅｔｔｅｒ）、第５７巻、
９１４頁、１９９０年）などがある。また、シリコン酸
化膜などで被覆した基板上に開口部を設け、有機金属気
相成長法によって開口部にのみ半導体を成長していく方
法がある。方法３で作られた素子の応用分野は量子ドッ
トレーザや量子細線レーザを目指したものであり、トン
ネル効果を利用した素子の作製はなされていない。方法
３でトンネル障壁が作られていないのは、電子がトンネ
ルできるように障壁の幅を制御するのが困難であること
によっている。
合には１０００Ａ以下の構造を作製するのは困難であ
り、より微細な構造の作製には方法３が有望であり、数
々の方式が提案されている。代表的な例として、あらか
じめグレーティング加工を施した基板結晶上にエピタキ
シャル成長させる際、成長速度の非等方性を利用して、
成長速度にしたがって微細構造を作り込んでいく方法が
あり、（１００）基板のＶ溝上への有機金属気相成長法
による量子細線レーザ（Ｊ．Ａ．ルベンスら（Ｊ．Ａ．
Ｌｅｂｅｎｓ ｅｔ ａｌ．）、アプライド・フィジッ
クス・レター誌（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌ
ｅｔｔｅｒ）、第５６巻、２６４２頁、１９９０年）
や、グレーティング上に有機金属気相成長法によって５
００Ａ幅の三日月型断面を持った量子細線アレイを形成
した例（Ｅ．コーラスら（Ｅ．Ｃｏｌａｓ ｅｔ ａ
ｌ．）、アプライド・フィジックス・レター誌（Ａｐｐ
ｌｉｅｄＰｈｙｓｉｃｓ Ｌｅｔｔｅｒ）、第５７巻、
９１４頁、１９９０年）などがある。また、シリコン酸
化膜などで被覆した基板上に開口部を設け、有機金属気
相成長法によって開口部にのみ半導体を成長していく方
法がある。方法３で作られた素子の応用分野は量子ドッ
トレーザや量子細線レーザを目指したものであり、トン
ネル効果を利用した素子の作製はなされていない。方法
３でトンネル障壁が作られていないのは、電子がトンネ
ルできるように障壁の幅を制御するのが困難であること
によっている。
【０００７】
【発明が解決しようとする課題】現在の基本的素子であ
るＭＯＳトランジスターやＦＥＴの集積度は、微細加工
技術の進歩とともに年に２倍弱の割合で高まっている。
しかし、トランジスターを微細化すれば必然的に構造内
の不純物濃度を大きくし、動作電圧を小さくしなければ
ならない。ところが、不純物濃度を高めていくとなだれ
破壊やトンネルが現象おこり、また、動作電圧を低くす
ると漏れ電流によってオフ時に電流を遮断できなくな
る。このような物理的な問題から集積化には限界が存在
する。今日までは、技術的な限界が集積度を律則してい
たが、今後は、このような物理的限界が集積度を律則す
ることが予想されている。
るＭＯＳトランジスターやＦＥＴの集積度は、微細加工
技術の進歩とともに年に２倍弱の割合で高まっている。
しかし、トランジスターを微細化すれば必然的に構造内
の不純物濃度を大きくし、動作電圧を小さくしなければ
ならない。ところが、不純物濃度を高めていくとなだれ
破壊やトンネルが現象おこり、また、動作電圧を低くす
ると漏れ電流によってオフ時に電流を遮断できなくな
る。このような物理的な問題から集積化には限界が存在
する。今日までは、技術的な限界が集積度を律則してい
たが、今後は、このような物理的限界が集積度を律則す
ることが予想されている。
【０００８】逆に、トンネル現象を積極的に利用して、
素子を構成しようとする試みが積極的に行われている。
微細なトンネル障壁の作製は、将来のトンネル素子の微
細化には必要不可欠である。
素子を構成しようとする試みが積極的に行われている。
微細なトンネル障壁の作製は、将来のトンネル素子の微
細化には必要不可欠である。
【０００９】特に、単一電子トランジスターにとって、
微細なトンネル障壁は動作条件を左右する重要な要素で
ある。単一電子トランジスターの動作には、単一電子帯
電エネルギーが熱擾乱エネルギーを上回ることが必要条
件である。このため、従来技術で述べた方法１や方法２
によって作製されている単一電子トランジスターは極低
温（１Ｋ以下）の環境でのみ動作する。ところが、単一
電子帯電エネルギーはトンネル接合の静電容量を小さく
することによって大きくすることができるため、トンネ
ル接合の接合面積をできるだけ小さくすれば、容易に作
り出せる低温環境（７７Ｋ）で動作することが可能であ
る。また、方法１のショトキーゲート電極でポテンシャ
ル障壁を作り出す場合、障壁の高さをゲート電圧によっ
て制御しなければならず、多数の素子を同時につくり込
むのは困難を極める。方法３で単一電子トランジスター
を構成した例は従来技術でも述べたとうり、まだ報告例
がない。
微細なトンネル障壁は動作条件を左右する重要な要素で
ある。単一電子トランジスターの動作には、単一電子帯
電エネルギーが熱擾乱エネルギーを上回ることが必要条
件である。このため、従来技術で述べた方法１や方法２
によって作製されている単一電子トランジスターは極低
温（１Ｋ以下）の環境でのみ動作する。ところが、単一
電子帯電エネルギーはトンネル接合の静電容量を小さく
することによって大きくすることができるため、トンネ
ル接合の接合面積をできるだけ小さくすれば、容易に作
り出せる低温環境（７７Ｋ）で動作することが可能であ
る。また、方法１のショトキーゲート電極でポテンシャ
ル障壁を作り出す場合、障壁の高さをゲート電圧によっ
て制御しなければならず、多数の素子を同時につくり込
むのは困難を極める。方法３で単一電子トランジスター
を構成した例は従来技術でも述べたとうり、まだ報告例
がない。
【００１０】本発明の目的は、この様な問題点を解決す
るために、極微細トンネル障壁と単一電子トランジスタ
ーの作製方法を提供するものである。
るために、極微細トンネル障壁と単一電子トランジスタ
ーの作製方法を提供するものである。
【００１１】
【課題を解決するための手段】本発明は、半導体半絶縁
基板上に、微細な段差を低損傷エッチングにより作製
し、分子線エピタキシャル法を用いて、前記基板上に半
導体半絶縁層、単原子ドーピング層、半導体半絶縁層の
エピタキシャル成長を順に行い段差障壁には単原子ドー
ピング層が形成されないようにし、その後エッチングを
施して前記エピタキシャル成長層を段差と交差する方向
の細線を作製することで、前記段差部分に極微細トンネ
ル障壁を形成する方法であって、前記の微細な段差は、
その上下の単原子ドーピング層からの電子の波動関数が
重ならずしかも電子のトンネルが生じる程度の高さであ
ることを特徴とする極微細トンネル障壁の作製方法であ
る。
基板上に、微細な段差を低損傷エッチングにより作製
し、分子線エピタキシャル法を用いて、前記基板上に半
導体半絶縁層、単原子ドーピング層、半導体半絶縁層の
エピタキシャル成長を順に行い段差障壁には単原子ドー
ピング層が形成されないようにし、その後エッチングを
施して前記エピタキシャル成長層を段差と交差する方向
の細線を作製することで、前記段差部分に極微細トンネ
ル障壁を形成する方法であって、前記の微細な段差は、
その上下の単原子ドーピング層からの電子の波動関数が
重ならずしかも電子のトンネルが生じる程度の高さであ
ることを特徴とする極微細トンネル障壁の作製方法であ
る。
【００１２】また、段差基板の代わりに、凹状または凸
状に低損傷エッチングを施した基板を用いることにより
複数のトンネル障壁を同時に作り、さらに、複数のトン
ネル接合で囲まれた領域の静電ポテンシャルを制御する
ためのゲート電極を該領域の近傍に設け、単一電子トン
ネルトランジスターを実現する。
状に低損傷エッチングを施した基板を用いることにより
複数のトンネル障壁を同時に作り、さらに、複数のトン
ネル接合で囲まれた領域の静電ポテンシャルを制御する
ためのゲート電極を該領域の近傍に設け、単一電子トン
ネルトランジスターを実現する。
【００１３】
【作用】導電層は単原子ドーピングによって形成する。
単原子ドーパントの正イオンによる急峻なポテンシャル
の作用で、基板に垂直な方向への広がりが数ｎｍ程度で
ある単一モードの２次元電子ガスが形成される（谷口ら
（Ｈ．Ｔａｎｉｇｕｃｈｉ ｅｔ ａｌ．）、ジャパニ
ーズ・ジャーナル・オブ・アプライド・フィジックス誌
（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ
ｉｅｄ Ｐｈｙｓｉｃｓ）、第２９巻、２３２１頁、１
９９０年）。また、高濃度にドーピングすることによっ
て、高い電子濃度が実現でき静電遮蔽距離を小さくでき
る。電子濃度が１×１０13／ｃｍ2 のとき、真空からの
空乏層の長さが５００Ａ程度にできることが報告されて
いる（谷口ら（Ｈ．Ｔａｎｉｇｕｃｈｉ ｅｔ ａ
ｌ．）、ジャパニーズ・ジャーナル・オブ・アプライド
・フィジックス誌（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、第２９
巻、２３２１頁、１９９０年）。細線に加工したとき
に、加工線幅に忠実な実効線幅（導電層の幅）を得るこ
とができる。例えば１００Ａの実効線幅を持つ細線を作
りたければ、１１００Ａ程度の幅をもつ細線を作製すれ
ばよい。
単原子ドーパントの正イオンによる急峻なポテンシャル
の作用で、基板に垂直な方向への広がりが数ｎｍ程度で
ある単一モードの２次元電子ガスが形成される（谷口ら
（Ｈ．Ｔａｎｉｇｕｃｈｉ ｅｔ ａｌ．）、ジャパニ
ーズ・ジャーナル・オブ・アプライド・フィジックス誌
（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ
ｉｅｄ Ｐｈｙｓｉｃｓ）、第２９巻、２３２１頁、１
９９０年）。また、高濃度にドーピングすることによっ
て、高い電子濃度が実現でき静電遮蔽距離を小さくでき
る。電子濃度が１×１０13／ｃｍ2 のとき、真空からの
空乏層の長さが５００Ａ程度にできることが報告されて
いる（谷口ら（Ｈ．Ｔａｎｉｇｕｃｈｉ ｅｔ ａ
ｌ．）、ジャパニーズ・ジャーナル・オブ・アプライド
・フィジックス誌（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、第２９
巻、２３２１頁、１９９０年）。細線に加工したとき
に、加工線幅に忠実な実効線幅（導電層の幅）を得るこ
とができる。例えば１００Ａの実効線幅を持つ細線を作
りたければ、１１００Ａ程度の幅をもつ細線を作製すれ
ばよい。
【００１４】トンネル障壁は、基板に段差を設けること
によって作製する。垂直あるいはそれに近い傾斜角ある
いは逆テーパ状の段差を設けた基板に分子線エピタキシ
ャル（ＭＢＥ）法により単原子ドーピングを行う。ＭＢ
Ｅでは分子線は基板に対してほぼ垂直方向から飛来する
ので、段差の壁面は陰となってドーピングは起こらず、
２次元電子ガスが存在しない領域が生じる。このような
変調ドーピングによって半導体の伝導帯バンドが図１の
ようになり、ポテンシャル障壁を形成することができ
る。段差の深さを調整することによって２次元電子間の
距離を変えることができ、トンネル確率を制御できる。
によって作製する。垂直あるいはそれに近い傾斜角ある
いは逆テーパ状の段差を設けた基板に分子線エピタキシ
ャル（ＭＢＥ）法により単原子ドーピングを行う。ＭＢ
Ｅでは分子線は基板に対してほぼ垂直方向から飛来する
ので、段差の壁面は陰となってドーピングは起こらず、
２次元電子ガスが存在しない領域が生じる。このような
変調ドーピングによって半導体の伝導帯バンドが図１の
ようになり、ポテンシャル障壁を形成することができ
る。段差の深さを調整することによって２次元電子間の
距離を変えることができ、トンネル確率を制御できる。
【００１５】段差と交差する方向に細線を作製すると、
トンネル接合部の面積を小さくできる。垂直の場合が最
も面積を小さくできることは自明である。本発明を用い
れば、２次元電子間の距離ｄが５０Ａ、面積Ｓが２０Ａ
×１００Ａ程度の接合が作製可能で、この接合の静電容
量Ｃは、 Ｃ＝εＳ／ｄ より、Ｃ＝０．４２ａＦと見積もることができる。ここ
でεはガリウムひ素基板の誘電率を用いた。接合を電子
１個がトンネルする際に変化する静電エネルギーＥは、 Ｅ＝ｅ2 ／Ｃ であるから、Ｅ＝０．３８ｅＶとなり、これは温度に換
算して約４００Ｋのエネルギーに相当する。ここで、ｅ
は電子の素電荷である。このことは、容易に作り出せる
低温環境（７７Ｋ）で動作すること単一電子トランジス
ターの実現へとつながることを意味する。
トンネル接合部の面積を小さくできる。垂直の場合が最
も面積を小さくできることは自明である。本発明を用い
れば、２次元電子間の距離ｄが５０Ａ、面積Ｓが２０Ａ
×１００Ａ程度の接合が作製可能で、この接合の静電容
量Ｃは、 Ｃ＝εＳ／ｄ より、Ｃ＝０．４２ａＦと見積もることができる。ここ
でεはガリウムひ素基板の誘電率を用いた。接合を電子
１個がトンネルする際に変化する静電エネルギーＥは、 Ｅ＝ｅ2 ／Ｃ であるから、Ｅ＝０．３８ｅＶとなり、これは温度に換
算して約４００Ｋのエネルギーに相当する。ここで、ｅ
は電子の素電荷である。このことは、容易に作り出せる
低温環境（７７Ｋ）で動作すること単一電子トランジス
ターの実現へとつながることを意味する。
【００１６】半導体半絶縁性基板としてガリウムひ素基
板を用い、さらに単原子ドーピングの材料としてシリコ
ンを用いることで、低温においても荷電子を安定に供給
することができる。これは、シリコンをドーパントとし
て用いた場合の活性化エネルギーが５．８ｍｅＶと浅い
ドナー準位を形成しているからである。
板を用い、さらに単原子ドーピングの材料としてシリコ
ンを用いることで、低温においても荷電子を安定に供給
することができる。これは、シリコンをドーパントとし
て用いた場合の活性化エネルギーが５．８ｍｅＶと浅い
ドナー準位を形成しているからである。
【００１７】
【実施例】図２（ａ）〜（ｃ）は請求項１の発明の実施
例を示す図である。半導体半絶縁性基板として（１０
０）面方位のガリウムひ素（ＧａＡｓ）基板を用い、単
原子ドーピングのドーパントとしてシリコンを用いる。
例を示す図である。半導体半絶縁性基板として（１０
０）面方位のガリウムひ素（ＧａＡｓ）基板を用い、単
原子ドーピングのドーパントとしてシリコンを用いる。
【００１８】まずガリウムひ素半絶縁基板２０上に、５
０Ａの垂直な段差を低損傷エッチングにより作製する
（図２（ａ））。
０Ａの垂直な段差を低損傷エッチングにより作製する
（図２（ａ））。
【００１９】次にＭＢＥ法を用いて、基板２０上にノン
ドープガリウムひ素層、単原子シリコンドーピング層、
ノンドープガリウムひ素層のエピタキシャル成長を順に
行う（図２（ｂ））。
ドープガリウムひ素層、単原子シリコンドーピング層、
ノンドープガリウムひ素層のエピタキシャル成長を順に
行う（図２（ｂ））。
【００２０】次いでエピタキシャル成長層をエッチング
して、段差と垂直方向に伸びる細線を作製する（図２
（ｃ））。
して、段差と垂直方向に伸びる細線を作製する（図２
（ｃ））。
【００２１】段差の作製方法について詳しく述べる。ま
ず、基板にレジストを塗布し、電子ビーム描画装置によ
り露光を行う。パターン転写されたレジストをマスクと
して異方性エッチングをおこなう。低損傷エッチング
は、電子ビームアシストエッチングや低エネルギーイオ
ンエッチングを用いることによって基板にダメージを与
えずに異方性エッチングが可能である。
ず、基板にレジストを塗布し、電子ビーム描画装置によ
り露光を行う。パターン転写されたレジストをマスクと
して異方性エッチングをおこなう。低損傷エッチング
は、電子ビームアシストエッチングや低エネルギーイオ
ンエッチングを用いることによって基板にダメージを与
えずに異方性エッチングが可能である。
【００２２】電子ビームアシストエッチングを行うとき
の条件は、電子サイクロトロン共鳴（ＥＣＲ）プラズマ
中の電子を６０ｅＶで加速して、５０Ｖにバイアスされ
た基板に集め、分圧が１×１０-4Ｔｏｒｒの塩素を基板
の近く照射する（渡辺ら（Ｈ．Ｗａｔａｎａｂｅ）、ア
プライド・フィジクス・レター誌（Ａｐｐｌ．Ｐｈｙ．
Ｌｅｔｔ．）、第６３巻、１５１６頁、１９９３年）。
このことによってエッチング速度が１４ｎｍ／分で、低
損傷のエッチングが可能になる。
の条件は、電子サイクロトロン共鳴（ＥＣＲ）プラズマ
中の電子を６０ｅＶで加速して、５０Ｖにバイアスされ
た基板に集め、分圧が１×１０-4Ｔｏｒｒの塩素を基板
の近く照射する（渡辺ら（Ｈ．Ｗａｔａｎａｂｅ）、ア
プライド・フィジクス・レター誌（Ａｐｐｌ．Ｐｈｙ．
Ｌｅｔｔ．）、第６３巻、１５１６頁、１９９３年）。
このことによってエッチング速度が１４ｎｍ／分で、低
損傷のエッチングが可能になる。
【００２３】また、低エネルギーイオンエッチングを用
いるときは次のような条件とした。ＣＣｌ2 Ｆ2 （弗化
塩化炭素）とＡｒ（アルゴン）が１：１の割合のソース
ガス、２００ｅＶの低エネルギーＥＣＲプラズマを用い
て行う。このときのエッチング速度は１０ｎｍ／分であ
った。
いるときは次のような条件とした。ＣＣｌ2 Ｆ2 （弗化
塩化炭素）とＡｒ（アルゴン）が１：１の割合のソース
ガス、２００ｅＶの低エネルギーＥＣＲプラズマを用い
て行う。このときのエッチング速度は１０ｎｍ／分であ
った。
【００２４】この様にして形成した段差の高さによって
トンネル確率が決定される。ポテンシャル障壁の幅が大
きすぎると電子のトンネルは起こらず、逆に、小さすぎ
ると電子の波動関数の重なりが大きくなってトンネル接
合は形成されない。金属の酸化膜をポテンシャル障壁に
用いた場合、ポテンシャル障壁が高いために、微小な酸
化膜の膜厚の変化に対して、トンネル確率は敏感に変化
する。一方、本発明のように変調ドープをポテンシャル
障壁に用いた場合には、障壁の高さは低く、ポテンシャ
ル障壁の間隔を大きくとることができる。したがって、
所望のトンネル確率を制御よく得ることができる。ポテ
ンシャル障壁の間隔が大きいことにより、（作用）の欄
でも述べたとおり、トンネル接合の静電容量を小さくで
きる特徴を兼ね備えている。また本願発明では、従来の
酸化膜の膜厚の変化に代わって、段差の角度、高さの制
御性、ＭＢＥ成長の際の側壁近辺での膜の被覆性等がト
ンネル確率に影響するが、酸化膜よりトンネル障壁が低
いので、たとえ酸化膜の膜厚の制御性より悪い場合でも
トンネル確率の制御性は良い。
トンネル確率が決定される。ポテンシャル障壁の幅が大
きすぎると電子のトンネルは起こらず、逆に、小さすぎ
ると電子の波動関数の重なりが大きくなってトンネル接
合は形成されない。金属の酸化膜をポテンシャル障壁に
用いた場合、ポテンシャル障壁が高いために、微小な酸
化膜の膜厚の変化に対して、トンネル確率は敏感に変化
する。一方、本発明のように変調ドープをポテンシャル
障壁に用いた場合には、障壁の高さは低く、ポテンシャ
ル障壁の間隔を大きくとることができる。したがって、
所望のトンネル確率を制御よく得ることができる。ポテ
ンシャル障壁の間隔が大きいことにより、（作用）の欄
でも述べたとおり、トンネル接合の静電容量を小さくで
きる特徴を兼ね備えている。また本願発明では、従来の
酸化膜の膜厚の変化に代わって、段差の角度、高さの制
御性、ＭＢＥ成長の際の側壁近辺での膜の被覆性等がト
ンネル確率に影響するが、酸化膜よりトンネル障壁が低
いので、たとえ酸化膜の膜厚の制御性より悪い場合でも
トンネル確率の制御性は良い。
【００２５】次に、エピタキシャル成長方法について詳
しく述べる。低損傷エッチングの後、分子線エピタキシ
ー装置の中で十分ベーキングを行い、エッチングされた
表面を清浄化する。ベーキングは高真空中例えば１×１
０-8Ｔｏｒｒで、ＧａＡｓ基板を６５０℃まで加熱し、
基板表面の酸化膜を除去する。
しく述べる。低損傷エッチングの後、分子線エピタキシ
ー装置の中で十分ベーキングを行い、エッチングされた
表面を清浄化する。ベーキングは高真空中例えば１×１
０-8Ｔｏｒｒで、ＧａＡｓ基板を６５０℃まで加熱し、
基板表面の酸化膜を除去する。
【００２６】次に、図２（ｂ）にあるように厚さ５０Ａ
のノンドープガリウムひ素層２３、電子濃度が１×１０
13／ｃｍ2 の単原子シリコンドーピング層２２、厚さ２
００Ａのノンドープガリウムひ素層２１の順に結晶成長
を行う。ノンドープガリウムひ素層２１を成長するとき
は、この層にシリコンドーパントが拡散することのない
ようにしなければならず、基板温度を４３０℃以下にす
れば拡散が比較的少なく、急峻なドーピングが可能であ
る。ＭＢＥの成長条件はＧａＡｓの成長速度が１．０μ
ｍ／時、シリコンのフラックスは１分あたり５．８×１
０12／ｃｍ2 （このときのシリコンセルの温度は１３０
０℃）である。また、単原子層ドーピングの際にはＡｓ
のフラックスを照射しながら、シリコンセルのシャッタ
ーを１０分間開ける。この条件では、密度１．０×１０
13／ｃｍ2 、成長方向への広がりが３．１ｎｍのキャリ
ア層が得られる。
のノンドープガリウムひ素層２３、電子濃度が１×１０
13／ｃｍ2 の単原子シリコンドーピング層２２、厚さ２
００Ａのノンドープガリウムひ素層２１の順に結晶成長
を行う。ノンドープガリウムひ素層２１を成長するとき
は、この層にシリコンドーパントが拡散することのない
ようにしなければならず、基板温度を４３０℃以下にす
れば拡散が比較的少なく、急峻なドーピングが可能であ
る。ＭＢＥの成長条件はＧａＡｓの成長速度が１．０μ
ｍ／時、シリコンのフラックスは１分あたり５．８×１
０12／ｃｍ2 （このときのシリコンセルの温度は１３０
０℃）である。また、単原子層ドーピングの際にはＡｓ
のフラックスを照射しながら、シリコンセルのシャッタ
ーを１０分間開ける。この条件では、密度１．０×１０
13／ｃｍ2 、成長方向への広がりが３．１ｎｍのキャリ
ア層が得られる。
【００２７】最後に、細線の加工であるが、基板上にエ
ッチングパターンを作成する方法と同様である。まず、
基板にレジストを塗布し、電子ビーム描画装置により露
光を行いパターン転写し、これをマスクとして異方性エ
ッチングをおこなう。低損傷エッチングは、前述の電子
ビームアシストエッチングや低エネルギーイオンエッチ
ングを用いることによって基板にダメージを与えずに異
方性エッチングが可能である。細線幅は所望の細線幅
（１００Ａ）に両側の空乏層幅（５００Ａ）を加えた大
きさ、１１００Ａ程度にする。
ッチングパターンを作成する方法と同様である。まず、
基板にレジストを塗布し、電子ビーム描画装置により露
光を行いパターン転写し、これをマスクとして異方性エ
ッチングをおこなう。低損傷エッチングは、前述の電子
ビームアシストエッチングや低エネルギーイオンエッチ
ングを用いることによって基板にダメージを与えずに異
方性エッチングが可能である。細線幅は所望の細線幅
（１００Ａ）に両側の空乏層幅（５００Ａ）を加えた大
きさ、１１００Ａ程度にする。
【００２８】以上の手順により図２（ｃ）のような、段
差に極微細トンネル接合２４が形成された細線が作製で
きる。
差に極微細トンネル接合２４が形成された細線が作製で
きる。
【００２９】次に請求項２の単一電子トランジスターの
作製方法を図３をもとに説明する。
作製方法を図３をもとに説明する。
【００３０】まず、ガリウムひ素半絶縁基板２７上に、
５０Ａの深さの凹状または凸状の垂直な段差２６を低損
傷エッチングにより作製する（図３（ａ））。
５０Ａの深さの凹状または凸状の垂直な段差２６を低損
傷エッチングにより作製する（図３（ａ））。
【００３１】次にＭＢＥ法を用いて、基板上に厚さ５０
Ａのノンドープガリウムひ素層３０、電子濃度が１×１
０13／ｃｍ2 の単原子シリコンドーピング層２９、厚さ
２００Ａのノンドープガリウムひ素層２８のエピタキシ
ャル成長を順に行う（図３（ｂ））。段差の作製方法、
段差の高さの決め方、エピタキシャル成長方法は図２の
実施例と同じである。次いで成長基板上に、前述の電子
ビームアシストエッチングや低エネルギーイオンエッチ
ングで、段差と垂直方向のエッチングにより細線とゲー
ト電極を作製して単一電子トランジスタを形成する（図
３（ｃ））。ゲート電極３１とトンネル接合３２、３３
を含む細線は１μｍ離す。このゲート電極３１と細線は
平面的に見ると図３（ｄ）に示した様に「Ｔ」の字の縦
と横の棒をわずかに離した形である。
Ａのノンドープガリウムひ素層３０、電子濃度が１×１
０13／ｃｍ2 の単原子シリコンドーピング層２９、厚さ
２００Ａのノンドープガリウムひ素層２８のエピタキシ
ャル成長を順に行う（図３（ｂ））。段差の作製方法、
段差の高さの決め方、エピタキシャル成長方法は図２の
実施例と同じである。次いで成長基板上に、前述の電子
ビームアシストエッチングや低エネルギーイオンエッチ
ングで、段差と垂直方向のエッチングにより細線とゲー
ト電極を作製して単一電子トランジスタを形成する（図
３（ｃ））。ゲート電極３１とトンネル接合３２、３３
を含む細線は１μｍ離す。このゲート電極３１と細線は
平面的に見ると図３（ｄ）に示した様に「Ｔ」の字の縦
と横の棒をわずかに離した形である。
【００３２】以上の手順により図３（ｃ）のような単一
電子トランジスターが可能となる。
電子トランジスターが可能となる。
【００３３】なお図２、３の実施例では半導体材料とし
てガリウムひ素、ドーパントとしてシリコンを用いた
が、半導体材料はＩｎＰ、ＡｌＧａＡｓ、ＧａＰ、Ｉｎ
Ａｓ、ＡｌＩｎＡｓ、ＧａＡｓＰ等でもよく、ドーパン
トはＢｅ、Ｃ、Ｓｅなどでもよい。
てガリウムひ素、ドーパントとしてシリコンを用いた
が、半導体材料はＩｎＰ、ＡｌＧａＡｓ、ＧａＰ、Ｉｎ
Ａｓ、ＡｌＩｎＡｓ、ＧａＡｓＰ等でもよく、ドーパン
トはＢｅ、Ｃ、Ｓｅなどでもよい。
【００３４】
【発明の効果】極微細トンネル障壁の作製は、将来のト
ンネル素子の微細化には必要不可欠である。特に、単一
電子トランジスターにとって、微細トンネル障壁は動作
条件を左右する重要な要素であり、本発明を用いれば容
易に作り出せる低温環境（７７Ｋ）で動作する。
ンネル素子の微細化には必要不可欠である。特に、単一
電子トランジスターにとって、微細トンネル障壁は動作
条件を左右する重要な要素であり、本発明を用いれば容
易に作り出せる低温環境（７７Ｋ）で動作する。
【図１】変調ドーピングによって形成する極微細トンネ
ル障壁のバンドダイアグラムである。
ル障壁のバンドダイアグラムである。
【図２】本発明の極微細トンネル障壁の作製手順を示し
た図である。
た図である。
【図３】本発明の単一電子トランジスターの作製手順を
示した図である。
示した図である。
０１ ポテンシャル障壁 ０２ フェルミ面 ０３ 伝導帯 １９ 段差 ２４、３２、３３ トンネル接合 ２５ 細線 ２６ 凹状の段差 ３１ ゲート電極 ２０、２７ ガリウムひ素基板 ２１、２８、２３、３０ ノンドープガリウムひ素層 ２２、２９ 単原子シリコンドープ層
Claims (3)
- 【請求項１】半導体半絶縁基板上に、微細な段差を低損
傷エッチングにより作製し、 分子線エピタキシャル法を用いて、前記基板上に半導体
半絶縁層、単原子ドーピング層、半導体半絶縁層のエピ
タキシャル成長を順に行い段差側壁には単原子ドーピン
グ層が形成されないようにし、 その後エッチングを施して前記エピタキシャル成長層を
段差と交差する方向の細線を作製することで、前記段差
部分に極微細トンネル障壁を形成する方法であって、 前記の微細な段差は、その上下の単原子ドーピング層か
らの電子の波動関数が重ならずしかも電子のトンネルが
生じる程度の高さであることを特徴とする極微細トンネ
ル障壁の作製方法。 - 【請求項２】請求項１で用いた段差基板の代わりに、凹
状または凸状に低損傷エッチングを施した基板を用いる
ことにより複数のトンネル障壁を同時に作り、さらに、
複数のトンネル接合で囲まれた領域の静電ポテンシャル
を制御するためのゲート電極を該領域の近傍に設けるこ
とを特徴とする単一電子トンネルトランジスターの作製
方法。 - 【請求項３】半導体半絶縁性基板としてガリウムひ素基
板、単原子ドーピングのドーパントとしてシリコンを用
いることを特徴とする請求項１または２に記載の作製方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP736294A JP2803555B2 (ja) | 1994-01-27 | 1994-01-27 | 極微細トンネル障壁の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP736294A JP2803555B2 (ja) | 1994-01-27 | 1994-01-27 | 極微細トンネル障壁の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211885A true JPH07211885A (ja) | 1995-08-11 |
| JP2803555B2 JP2803555B2 (ja) | 1998-09-24 |
Family
ID=11663860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP736294A Expired - Fee Related JP2803555B2 (ja) | 1994-01-27 | 1994-01-27 | 極微細トンネル障壁の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803555B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11150261A (ja) * | 1997-11-19 | 1999-06-02 | Toshiba Corp | 電子機能素子 |
| CN113745075A (zh) * | 2020-05-29 | 2021-12-03 | 北京大学 | 一种片上微型电子源及制造方法、电子源系统、电子设备 |
-
1994
- 1994-01-27 JP JP736294A patent/JP2803555B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11150261A (ja) * | 1997-11-19 | 1999-06-02 | Toshiba Corp | 電子機能素子 |
| CN113745075A (zh) * | 2020-05-29 | 2021-12-03 | 北京大学 | 一种片上微型电子源及制造方法、电子源系统、电子设备 |
| CN113745075B (zh) * | 2020-05-29 | 2024-04-26 | 北京大学 | 一种片上微型电子源及制造方法、电子源系统、电子设备 |
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| Publication number | Publication date |
|---|---|
| JP2803555B2 (ja) | 1998-09-24 |
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