JP2547919B2 - 化合物半導体量子デバイスの製造方法およびその方法による製造物 - Google Patents
化合物半導体量子デバイスの製造方法およびその方法による製造物Info
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Description
【０００１】
【産業上の利用分野】本発明は、一般には一の構成元素
を他の構成元素に対して過剰に存在させて微結晶または
点欠陥を形成させた、ＩＩＩ−Ｖ族またはＩＩ−ＶＩ族
の化合物半導体層のド−ピングした領域を少なくとも一
つ有する半導体構造の製造方法に関し、特にＧａＡｓの
ようなＩＩＩ−Ｖ族化合物半導体層による量子構造を製
造する方法に関する。さらに本発明は、０．１ミクロン
未満のゲ−ト幅を持つ改良されたＦＥＴ構造体の製造方
法に関する。
を他の構成元素に対して過剰に存在させて微結晶または
点欠陥を形成させた、ＩＩＩ−Ｖ族またはＩＩ−ＶＩ族
の化合物半導体層のド−ピングした領域を少なくとも一
つ有する半導体構造の製造方法に関し、特にＧａＡｓの
ようなＩＩＩ−Ｖ族化合物半導体層による量子構造を製
造する方法に関する。さらに本発明は、０．１ミクロン
未満のゲ−ト幅を持つ改良されたＦＥＴ構造体の製造方
法に関する。
【０００２】
【従来の技術】電子はそのド・ブロイ波長と同程度の大
きさのポテンシャル井戸に閉じ込められると、自由空間
の場合とは全く違った振る舞いを示す。この特殊な効果
は量子閉じ込め効果と呼ばれる。１次元の閉じ込めは、
電子の運動の自由度を２次元平面内に限定する。２次元
の閉じ込めは、キャリアの１次元の運動のみを許す。こ
の様な構造は、量子細線または量子井戸線と呼ばれる。
電子の３次元の閉じ込めは、電子の運動、例えばあらゆ
る方向での運動の自由度を全て奪う。この状態は原子に
捕獲された電子の電子状態に似ており、この状態の電子
をゼロ次元電子、またこの状態を生じさせる構造を量子
ドットまたは量子箱と呼ぶ。
きさのポテンシャル井戸に閉じ込められると、自由空間
の場合とは全く違った振る舞いを示す。この特殊な効果
は量子閉じ込め効果と呼ばれる。１次元の閉じ込めは、
電子の運動の自由度を２次元平面内に限定する。２次元
の閉じ込めは、キャリアの１次元の運動のみを許す。こ
の様な構造は、量子細線または量子井戸線と呼ばれる。
電子の３次元の閉じ込めは、電子の運動、例えばあらゆ
る方向での運動の自由度を全て奪う。この状態は原子に
捕獲された電子の電子状態に似ており、この状態の電子
をゼロ次元電子、またこの状態を生じさせる構造を量子
ドットまたは量子箱と呼ぶ。
【０００３】この様な電子の次元の違いは、電子の状態
密度およびエネルギ−準位に大きな違い生じさせる。さ
らに、３次元より小さい次元の量子構造での電子の運動
を利用するデバイスの特性の大きな改善が期待できる。
例えば、電子の移動度は３次元より小さい次元の量子構
造での電子の運動の速度に関係し、さらに電子デバイス
の速度および消費電力に関係する。この移動度は半導体
内の電子散乱過程に支配される。
密度およびエネルギ−準位に大きな違い生じさせる。さ
らに、３次元より小さい次元の量子構造での電子の運動
を利用するデバイスの特性の大きな改善が期待できる。
例えば、電子の移動度は３次元より小さい次元の量子構
造での電子の運動の速度に関係し、さらに電子デバイス
の速度および消費電力に関係する。この移動度は半導体
内の電子散乱過程に支配される。
【０００４】電子が１次元の運動の自由度のみを持つ量
子細線は、前方および後方散乱しか許さない。後方散乱
は電子の移動度を減少させるが、その散乱の確率は極め
て低い。この原理に基づいた非常に大きな移動度（１０
7−１０8 ｃｍ2／Ｖｓ）がＨ．Ｓａｓａｋｉの論文
（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ
ｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．１９．Ｎｏ．１２，
Ｄｅｃｅｍｂｅｒ，１９８０，ｐｐＬ７３５−Ｌ７３
８）に記載されている。バルクのＧａＡｓの移動度（１
０3 ｃｍ2／Ｖｓ）と比較すれば、この値の大きさのも
つ意味が容易に理解できる。
子細線は、前方および後方散乱しか許さない。後方散乱
は電子の移動度を減少させるが、その散乱の確率は極め
て低い。この原理に基づいた非常に大きな移動度（１０
7−１０8 ｃｍ2／Ｖｓ）がＨ．Ｓａｓａｋｉの論文
（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌ
ｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．１９．Ｎｏ．１２，
Ｄｅｃｅｍｂｅｒ，１９８０，ｐｐＬ７３５−Ｌ７３
８）に記載されている。バルクのＧａＡｓの移動度（１
０3 ｃｍ2／Ｖｓ）と比較すれば、この値の大きさのも
つ意味が容易に理解できる。
【０００５】電子デバイスの飛躍的な特性改善を期待し
て、量子細線および量子箱を作成する試みがこれまでに
数多くなされてきた。しかしながら、これらの試みの結
果得られたものは、いずれも実用目的にたいして充分な
量子サイズ効果を発揮しない、かなり大きな量子細線だ
けであった。そしてこれらの量子細線は現在でも多くの
問題点を持っている。すなわち、均一性が悪い、密度が
低い、多層構造が得られにくい、さらに次工程の結晶成
長に重要である作成工程のクリ−ン度の低さ、といった
問題点もある。一本の量子細線はそれがいかに大きい電
子の移動度を持っていても、それを流れる電流が小さい
ため、実際の電子デバイスを動作させるためには、たく
さんの量子細線が束ねられた量子細線の束が必要とな
る。従って、線の大きさの均一性、高密度化および多層
構造は、量子細線にとって必要不可欠である。
て、量子細線および量子箱を作成する試みがこれまでに
数多くなされてきた。しかしながら、これらの試みの結
果得られたものは、いずれも実用目的にたいして充分な
量子サイズ効果を発揮しない、かなり大きな量子細線だ
けであった。そしてこれらの量子細線は現在でも多くの
問題点を持っている。すなわち、均一性が悪い、密度が
低い、多層構造が得られにくい、さらに次工程の結晶成
長に重要である作成工程のクリ−ン度の低さ、といった
問題点もある。一本の量子細線はそれがいかに大きい電
子の移動度を持っていても、それを流れる電流が小さい
ため、実際の電子デバイスを動作させるためには、たく
さんの量子細線が束ねられた量子細線の束が必要とな
る。従って、線の大きさの均一性、高密度化および多層
構造は、量子細線にとって必要不可欠である。
【０００６】従来の量子細線を作成する方法には、以下
に示すように４つのタイプがある。このうち、以下の
４．で述べる傾斜基板を用いる分子線エピタキシ（ＭＢ
Ｅ）法および有機金属化学気相成長（ＭＯＣＶＤ）法を
除いて、量子井戸または超格子の成長は１次元の方向に
関する量子閉じ込めのためにのみ用いられる。その他の
方向に対する閉じ込めには、別の異なった方法が用いら
れている。
に示すように４つのタイプがある。このうち、以下の
４．で述べる傾斜基板を用いる分子線エピタキシ（ＭＢ
Ｅ）法および有機金属化学気相成長（ＭＯＣＶＤ）法を
除いて、量子井戸または超格子の成長は１次元の方向に
関する量子閉じ込めのためにのみ用いられる。その他の
方向に対する閉じ込めには、別の異なった方法が用いら
れている。
【０００７】＜１．エッチング法＞選択的化学エッチン
グ法を用いて量子細線を作成する方法が、Ｐ．Ｍ．Ｐｅ
ｔｒｏｆｆらによって、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ Ｌｅｔｔｅｒ Ｖｏｌ．４１，Ｎｏ．７，１ Ｏｃ
ｔｏｂｅｒ，１９８２，ｐｐ．６３５−６３８、の中で
提案されている。ＧａＡｓ中のＧａの（１１１）面は、
（Ｈ2ＳＯ4：Ｈ2Ｏ2：Ｈ2Ｏ）のエッチング液にたいし
てエッチングされにくい性質がある。この性質を利用し
て、幅２ミクロンのマスクパタ−ンから２００オングス
トロ−ム（Å）のストライプ幅の量子細線が得られてい
る。同様な方法が、Ｐ．Ｄａｓｔｅらによって、Ｊｏｕ
ｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ９
３，ｐｐ．３６５−３６９に示されている。但しこの方
法は、５００Åのストライプ幅の量を持ったＧａＩｎＡ
ｓＰの量子細線を作るためのものである。どちらも、既
に指摘した問題を抱えている。
グ法を用いて量子細線を作成する方法が、Ｐ．Ｍ．Ｐｅ
ｔｒｏｆｆらによって、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ Ｌｅｔｔｅｒ Ｖｏｌ．４１，Ｎｏ．７，１ Ｏｃ
ｔｏｂｅｒ，１９８２，ｐｐ．６３５−６３８、の中で
提案されている。ＧａＡｓ中のＧａの（１１１）面は、
（Ｈ2ＳＯ4：Ｈ2Ｏ2：Ｈ2Ｏ）のエッチング液にたいし
てエッチングされにくい性質がある。この性質を利用し
て、幅２ミクロンのマスクパタ−ンから２００オングス
トロ−ム（Å）のストライプ幅の量子細線が得られてい
る。同様な方法が、Ｐ．Ｄａｓｔｅらによって、Ｊｏｕ
ｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ９
３，ｐｐ．３６５−３６９に示されている。但しこの方
法は、５００Åのストライプ幅の量を持ったＧａＩｎＡ
ｓＰの量子細線を作るためのものである。どちらも、既
に指摘した問題を抱えている。
【０００８】Ｋ．Ｋａｓｈらは、通常のドライ・エッチ
ング法をＭＢＥを用いて作成した量子細線構造に応用し
て４００ű５０Åの量子細線を得たことを、Ａｐｐｌ
ｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ Ｖｏｌ．４９
Ｎｏ．１６，２０ Ｏｃｔｏｂｅｒ １９８６，ｐ
ｐ．１０４３−１０４５、で報告している。Ａ．Ｓｃｈ
ｅｒｅｒらも、３００Ａ−４００Åのストライプ幅の量
子細線を作成したことを、Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ Ｌｅｔｔｅｒ Ｖｏｌ．４９ Ｎｏ．１９，１０
Ｎｏｖｅｍｂｅｒ １９８６，ｐｐ．１２８４−１２
８６、で報告している。しかしながら、これらの量子細
線は、有効な量子サイズ効果を得るのに充分な程に小さ
くはない。加えて、ドライ・エッチング法が半導体結晶
にダメ−ジを与え、かつ結晶を汚染してしまう。また、
フォトレジストのドライ・エッチングで生じる量子細線
の幅の不均一性も問題である。
ング法をＭＢＥを用いて作成した量子細線構造に応用し
て４００ű５０Åの量子細線を得たことを、Ａｐｐｌ
ｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ Ｖｏｌ．４９
Ｎｏ．１６，２０ Ｏｃｔｏｂｅｒ １９８６，ｐ
ｐ．１０４３−１０４５、で報告している。Ａ．Ｓｃｈ
ｅｒｅｒらも、３００Ａ−４００Åのストライプ幅の量
子細線を作成したことを、Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ Ｌｅｔｔｅｒ Ｖｏｌ．４９ Ｎｏ．１９，１０
Ｎｏｖｅｍｂｅｒ １９８６，ｐｐ．１２８４−１２
８６、で報告している。しかしながら、これらの量子細
線は、有効な量子サイズ効果を得るのに充分な程に小さ
くはない。加えて、ドライ・エッチング法が半導体結晶
にダメ−ジを与え、かつ結晶を汚染してしまう。また、
フォトレジストのドライ・エッチングで生じる量子細線
の幅の不均一性も問題である。
【０００９】＜２．結晶端面に作られたヘテロ界面また
はＭＯＳ構造を利用する方法＞上述したＳａｋａｋｉら
によって提案された方法による量子細線は、ＭＯＳの正
のゲ−ト電圧によって静電気的に作られ、その量子細線
はＰ型の量子井戸構造のＶ溝表面上にＮ型の反転領域層
を持っている。この方法は、ＭＢＥ法で作成した量子井
戸多層構造の壁開面にさらにＭＢＥ法で結晶を成長させ
る、いわゆる変調ド−ピングを用いた量子細線の作成方
法へと発展した。この方法で、Ｌ．Ｐｆｅｉｆｆｅｒら
は電子の移動度が４．８ｘ１０5 ｃｍ2／Ｖｓの量子細
線を得たことを、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌ
ｅｔｔｅｒ Ｖｏｌ．５６，Ｎｏ．１７１，２３ Ａｐ
ｒｉｌ １９９０，ｐｐ．１６９７−１６９９、で報告
している。この移動度の値は、通常のバルクの半導体結
晶に比べて非常に大きいが、結晶の壁開面を用いている
ため、たった１層の量子細線アレイしか得ることができ
ない。この作成方法の欠点は、ウエハの端面を用いてい
る点であり、湖のような構造を実際のデバイスの作成に
応用するのは難しい。
はＭＯＳ構造を利用する方法＞上述したＳａｋａｋｉら
によって提案された方法による量子細線は、ＭＯＳの正
のゲ−ト電圧によって静電気的に作られ、その量子細線
はＰ型の量子井戸構造のＶ溝表面上にＮ型の反転領域層
を持っている。この方法は、ＭＢＥ法で作成した量子井
戸多層構造の壁開面にさらにＭＢＥ法で結晶を成長させ
る、いわゆる変調ド−ピングを用いた量子細線の作成方
法へと発展した。この方法で、Ｌ．Ｐｆｅｉｆｆｅｒら
は電子の移動度が４．８ｘ１０5 ｃｍ2／Ｖｓの量子細
線を得たことを、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌ
ｅｔｔｅｒ Ｖｏｌ．５６，Ｎｏ．１７１，２３ Ａｐ
ｒｉｌ １９９０，ｐｐ．１６９７−１６９９、で報告
している。この移動度の値は、通常のバルクの半導体結
晶に比べて非常に大きいが、結晶の壁開面を用いている
ため、たった１層の量子細線アレイしか得ることができ
ない。この作成方法の欠点は、ウエハの端面を用いてい
る点であり、湖のような構造を実際のデバイスの作成に
応用するのは難しい。
【００１０】＜３．マイクロヘテロ構造の部分混晶化を
利用する方法＞不純物導入による結晶の乱れは、結晶の
品質を損なうことなく化合物半導体のマイクロヘテロ構
造を局所的に混晶化させるためのプロセスである。Ｚｎ
またはＳｉのような不純物イオンは、イオン注入後の熱
拡散または熱アニ−リングの条件下で、ＩＩＩ−Ｖ族化
合物半導体の構成元素であるＧａおよびＡｌ原子間での
相互拡散を生じさせる。量子細線を形成する原子の混晶
化は、混晶化がない場合に比べて結晶のバンド・ギャッ
プを大きくさせる。
利用する方法＞不純物導入による結晶の乱れは、結晶の
品質を損なうことなく化合物半導体のマイクロヘテロ構
造を局所的に混晶化させるためのプロセスである。Ｚｎ
またはＳｉのような不純物イオンは、イオン注入後の熱
拡散または熱アニ−リングの条件下で、ＩＩＩ−Ｖ族化
合物半導体の構成元素であるＧａおよびＡｌ原子間での
相互拡散を生じさせる。量子細線を形成する原子の混晶
化は、混晶化がない場合に比べて結晶のバンド・ギャッ
プを大きくさせる。
【００１１】この混晶化は、特開昭６１−１８１９２、
特開昭６２−３６８８６およびＪ．Ｃｉｂｅｒｔらによ
る論文、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅ
ｒＶｏｌ．４９，Ｎｏ．１９，１０ Ｎｏｖｅｍｂｅ
ｒ，１９８６、に示されているように、Ｇａイオンによ
る集束イオンビ−ム注入法と組み合わされて量子細線ま
たは量子箱を作る場合に発展した。これらの従来技術で
は、量子構造にＧａの集束イオンビ−ムを注入して混晶
化した部分の線状アレイのパタ−ンが形成される。この
混晶化した線状アレイは、量子細線の線状アレイ作成に
おいて、量子閉じ込めのための障壁として働く。この方
法は、そのプロセス中、結晶品質を良い状態に保つこと
ができるが、得られた量子細線または量子点のパタ−ン
は、元々のイオン注入パタ−ンに比べてぼやけて広がっ
たものとなる。これは、この方法における混晶化を起こ
させる中心的な役割を果たす拡散による結果である。上
記したＪ．Ｃｉｂｅｒｔらの報告によると、マスク・パ
タ−ンが５００Åよりも小さくなると量子細線は周りと
区別がつかなくなる。従って、この従来の方法は、良好
な量子細線を得るには適した方法とは言えない。
特開昭６２−３６８８６およびＪ．Ｃｉｂｅｒｔらによ
る論文、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅ
ｒＶｏｌ．４９，Ｎｏ．１９，１０ Ｎｏｖｅｍｂｅ
ｒ，１９８６、に示されているように、Ｇａイオンによ
る集束イオンビ−ム注入法と組み合わされて量子細線ま
たは量子箱を作る場合に発展した。これらの従来技術で
は、量子構造にＧａの集束イオンビ−ムを注入して混晶
化した部分の線状アレイのパタ−ンが形成される。この
混晶化した線状アレイは、量子細線の線状アレイ作成に
おいて、量子閉じ込めのための障壁として働く。この方
法は、そのプロセス中、結晶品質を良い状態に保つこと
ができるが、得られた量子細線または量子点のパタ−ン
は、元々のイオン注入パタ−ンに比べてぼやけて広がっ
たものとなる。これは、この方法における混晶化を起こ
させる中心的な役割を果たす拡散による結果である。上
記したＪ．Ｃｉｂｅｒｔらの報告によると、マスク・パ
タ−ンが５００Åよりも小さくなると量子細線は周りと
区別がつかなくなる。従って、この従来の方法は、良好
な量子細線を得るには適した方法とは言えない。
【００１２】 ＜４．傾斜させた基板上への結晶成長を利用する方法＞
（００１）面を持ったＧａＡｓの結晶表面を［１１０］
方向から数度傾けた基板上に、ＭＢＥまたはＭＯＣＶＤ
で結晶成長して量子細線を直接成長させることができ
る。この傾斜した基板の結晶表面はたくさんの原子スケ
−ルの階段状ステップを持っており、この階段状ステッ
プは結晶成長での核中心として働く。各々のエピタキシ
ャル層の結晶成長は、これらのステップから出発する。
（００１）面を持ったＧａＡｓの結晶表面を［１１０］
方向から数度傾けた基板上に、ＭＢＥまたはＭＯＣＶＤ
で結晶成長して量子細線を直接成長させることができ
る。この傾斜した基板の結晶表面はたくさんの原子スケ
−ルの階段状ステップを持っており、この階段状ステッ
プは結晶成長での核中心として働く。各々のエピタキシ
ャル層の結晶成長は、これらのステップから出発する。
【００１３】ＧａＡｓおよびＡｌＡｓの分子ビ−ムを交
互に照射して成長させるすると、一種の量子細線に似た
横方向の超格子ができる。ＧａＡｓおよびＡｌＡｓのス
トライプ幅の比は各々の分子ビ−ムの照射時間で制御さ
れる。ストライプ幅の大きさは、基板の傾斜角度を選択
することにより制御されるが、実際に得られるステップ
幅の大きさは所望の幅よりも広めに変動してしまう。こ
の方法で、１００Åまたはそれよりも小さいストライプ
幅の量子細線および量子細線アレイを多層にした集積化
構造を得ることができるが、ストライプ幅の変動が量子
細線の利点を減少させてしまう。Ｍ．Ｔｓｕｃｈｉｙａ
らは、この方法で成長させた量子井戸および量子細線の
フォトルミネッセンスのスペクトルの半値幅が、各々
３．７ｍｅＶと７．７ｍｅＶであったことを、Ｐｈｙｓ
ｉｃａｌ ＲｅｖｉｅｗＬｅｔｔｅｒｓ， Ｖｏｌ．６
２，Ｎｏ．４，２３ Ｊａｎｕａｒｙ，１９８９，ｐ
ｐ．４６６−４６９、で報告している。この量子細線の
半値幅の広がりは、量子細線のラテラル方向の量子井戸
幅の変動に起因している。
互に照射して成長させるすると、一種の量子細線に似た
横方向の超格子ができる。ＧａＡｓおよびＡｌＡｓのス
トライプ幅の比は各々の分子ビ−ムの照射時間で制御さ
れる。ストライプ幅の大きさは、基板の傾斜角度を選択
することにより制御されるが、実際に得られるステップ
幅の大きさは所望の幅よりも広めに変動してしまう。こ
の方法で、１００Åまたはそれよりも小さいストライプ
幅の量子細線および量子細線アレイを多層にした集積化
構造を得ることができるが、ストライプ幅の変動が量子
細線の利点を減少させてしまう。Ｍ．Ｔｓｕｃｈｉｙａ
らは、この方法で成長させた量子井戸および量子細線の
フォトルミネッセンスのスペクトルの半値幅が、各々
３．７ｍｅＶと７．７ｍｅＶであったことを、Ｐｈｙｓ
ｉｃａｌ ＲｅｖｉｅｗＬｅｔｔｅｒｓ， Ｖｏｌ．６
２，Ｎｏ．４，２３ Ｊａｎｕａｒｙ，１９８９，ｐ
ｐ．４６６−４６９、で報告している。この量子細線の
半値幅の広がりは、量子細線のラテラル方向の量子井戸
幅の変動に起因している。
【００１４】要するに、これまでに報告されている全て
の量子細線または量子点を作製するための従来技術は、
量子井戸サイズ、充填密度、基板方向および均一性のい
ずれかの点で、実際に電子デバイスまたは光デバイスと
して応用するには問題がある。
の量子細線または量子点を作製するための従来技術は、
量子井戸サイズ、充填密度、基板方向および均一性のい
ずれかの点で、実際に電子デバイスまたは光デバイスと
して応用するには問題がある。
【００１５】ＧａＡｓを通常のＭＢＥ法で用いる基板温
度よりも低い温度である２００−２５０℃でエピタキシ
ャル成長させると、その成長層が高抵抗になり、電界効
果トランジスタ（ＭＥＳＦＥＴ）のバッファ層として適
した絶縁特性を持つことが、Ｆ．Ｗ．Ｓｍｉｔｈらによ
って、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅ
ｔｔｅｒｓ，Ｖｏｌ．９，Ｎｏ．２，Ｆｅｂｒａｕｒｙ
１９８８，ｐｐ．７７−８０、の論文で報告されてい
る。この高抵抗になるメカニズムは、ＧａＡｓの単結晶
中に析出した過剰のＡｓ微結晶の存在によることが、
Ａ．Ｃ．Ｗａｒｒｅｎらによる論文、Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ ＬｅｔｔｅｒＶｏｌ．５７，Ｎｏ．１
３，２４ Ｓｅｐｔｅｍｂｅｒ，１９９０，ｐｐ．１３
３１−１３３３、およびＭ．Ｒ．Ｍｅｌｌｏｃｈの論
文、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ
Ｖｏｌ．５７，Ｎｏ．１５，８ Ｏｃｔｏｂｅｒ，１９
９０，ｐｐ．１５３１−１５３３、で報告されている。
これらの報告によると、Ａｓ微結晶が小さな金属粒子と
して働き、Ａｓ／ＧａＡｓ界面にショットキ−障壁を形
成するので、Ａｓ微結晶はキャリアの空乏領域で囲まれ
る。結果として、全体のＧａＡｓ層は、Ａｓ微結晶の平
均距離が空乏領域を互いにオ−バラップさせるのに充分
な程に近いという条件のもとで、キャリアが存在しなく
なる。例えば、２ｘ１０16／ｃｃの濃度のＡｓ微結晶
は、Ｎ型の場合は２．２ｘ１０Ｅ１８／ｃｃの濃度以下
に、Ｐ型の場合は１．６ｘ１０18／ｃｃの濃度以下に、
ＧａＡｓ層をそれぞれ空乏化させることができ、その場
合のショットキ−障壁の大きさは、電子で０．８ｅＶ、
正孔で０．６ｅＶである。
度よりも低い温度である２００−２５０℃でエピタキシ
ャル成長させると、その成長層が高抵抗になり、電界効
果トランジスタ（ＭＥＳＦＥＴ）のバッファ層として適
した絶縁特性を持つことが、Ｆ．Ｗ．Ｓｍｉｔｈらによ
って、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅ
ｔｔｅｒｓ，Ｖｏｌ．９，Ｎｏ．２，Ｆｅｂｒａｕｒｙ
１９８８，ｐｐ．７７−８０、の論文で報告されてい
る。この高抵抗になるメカニズムは、ＧａＡｓの単結晶
中に析出した過剰のＡｓ微結晶の存在によることが、
Ａ．Ｃ．Ｗａｒｒｅｎらによる論文、Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ ＬｅｔｔｅｒＶｏｌ．５７，Ｎｏ．１
３，２４ Ｓｅｐｔｅｍｂｅｒ，１９９０，ｐｐ．１３
３１−１３３３、およびＭ．Ｒ．Ｍｅｌｌｏｃｈの論
文、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ
Ｖｏｌ．５７，Ｎｏ．１５，８ Ｏｃｔｏｂｅｒ，１９
９０，ｐｐ．１５３１−１５３３、で報告されている。
これらの報告によると、Ａｓ微結晶が小さな金属粒子と
して働き、Ａｓ／ＧａＡｓ界面にショットキ−障壁を形
成するので、Ａｓ微結晶はキャリアの空乏領域で囲まれ
る。結果として、全体のＧａＡｓ層は、Ａｓ微結晶の平
均距離が空乏領域を互いにオ−バラップさせるのに充分
な程に近いという条件のもとで、キャリアが存在しなく
なる。例えば、２ｘ１０16／ｃｃの濃度のＡｓ微結晶
は、Ｎ型の場合は２．２ｘ１０Ｅ１８／ｃｃの濃度以下
に、Ｐ型の場合は１．６ｘ１０18／ｃｃの濃度以下に、
ＧａＡｓ層をそれぞれ空乏化させることができ、その場
合のショットキ−障壁の大きさは、電子で０．８ｅＶ、
正孔で０．６ｅＶである。
【００１６】Ａｓ微結晶の濃度、Ａｓが存在しないか、
またはアンチサイトという形の点欠陥は、ＭＢＥ法のパ
ラメ−タ、例えば基板温度およびＡｓ／Ｇａのフラック
ス比によって制御できる。高抵抗のＧａＡｓ層は、Ｃｒ
をド−プした半絶縁ＧａＡｓ基板よりも絶縁層として良
好な特性をし、現在デバイスへの応用上有効な材料と考
えられている。しかしながら、この高抵抗層の中に電気
伝導のパスを恒久的に施すことは、従来の技術では明ら
かにされていない。
またはアンチサイトという形の点欠陥は、ＭＢＥ法のパ
ラメ−タ、例えば基板温度およびＡｓ／Ｇａのフラック
ス比によって制御できる。高抵抗のＧａＡｓ層は、Ｃｒ
をド−プした半絶縁ＧａＡｓ基板よりも絶縁層として良
好な特性をし、現在デバイスへの応用上有効な材料と考
えられている。しかしながら、この高抵抗層の中に電気
伝導のパスを恒久的に施すことは、従来の技術では明ら
かにされていない。
【００１７】
【発明が解決しようとする課題】本発明の目的は、上述
した従来の方法の問題点を解決し、新規な、量子細線ま
たは量子ドットを作製する方法を提供することである。
さらに、本発明の方法によって製作した量子細線または
量子ドットを持った半導体構造を電子デバイスに応用し
て、そのデバイスの性能を改善することを目的とする。
した従来の方法の問題点を解決し、新規な、量子細線ま
たは量子ドットを作製する方法を提供することである。
さらに、本発明の方法によって製作した量子細線または
量子ドットを持った半導体構造を電子デバイスに応用し
て、そのデバイスの性能を改善することを目的とする。
【００１８】
【課題を解決するための手段】本発明によれば、不純物
がド−プされているか否かにかかわらず、高抵抗のＧａ
Ａｓ層の任意の領域に、ＧａイオンなどのＩＩＩ族元素
を適当量注入することで、導電性を恒久的に回復するこ
とができる。元素が注入された領域では、適当なアニ−
リング工程で、Ｇａ＋Ａｓ→ＧａＡｓの反応によりＡｓ
微結晶をＧａＡｓ単結晶層に変え、その結果キャリアの
空乏領域を取り除くことができる。これにより、ド−プ
されてはいるが高抵抗である、過剰量のＡｓ微結晶また
は点欠陥を含んだＧａＡｓ層のイオン注入された領域内
部にキャリアを発生させ、かつ閉じ込めることができ
る。
がド−プされているか否かにかかわらず、高抵抗のＧａ
Ａｓ層の任意の領域に、ＧａイオンなどのＩＩＩ族元素
を適当量注入することで、導電性を恒久的に回復するこ
とができる。元素が注入された領域では、適当なアニ−
リング工程で、Ｇａ＋Ａｓ→ＧａＡｓの反応によりＡｓ
微結晶をＧａＡｓ単結晶層に変え、その結果キャリアの
空乏領域を取り除くことができる。これにより、ド−プ
されてはいるが高抵抗である、過剰量のＡｓ微結晶また
は点欠陥を含んだＧａＡｓ層のイオン注入された領域内
部にキャリアを発生させ、かつ閉じ込めることができ
る。
【００１９】適当なアニ−リング工程を経ることによ
り、ＩＩＩ族元素及びＩＩ族元素を同時にイオン注入
（共注入）した場合は、キャリアとしてホ−ルを持った
半導体単結晶領域を作ることができ、ＩＩＩ族元素及び
ＩＶ族元素のイオンを共注入した場合は、キャリアとし
て電子を持った半導体単結晶領域を作ることができる。
これにより、ド−プされていないＩＩＩ−Ｖ族半導体層
がタ−ゲットであっても、イオン注入した領域にＰ型及
びＮ型双方のキャリアを発生させ、閉じ込めることがで
きる。この技術を使って、高速な特性を持った、水平お
よび垂直方向に集積化可能な、例えばＧａＡｓの短いチ
ャンネルを持ったデバイスのようなデバイスを作ること
ができる。この点に関して、以下の実施例ではＧａＡｓ
について言及しているが、もちろんＩＩ−ＶＩ族のよう
な化合物半導体も利用することができる。加えて、ＩＩ
Ｉ−Ｖ族およびＩＩ−ＶＩ族双方の２元素、３元素およ
び４元素の化合物にも本発明の方法が適用可能である。
り、ＩＩＩ族元素及びＩＩ族元素を同時にイオン注入
（共注入）した場合は、キャリアとしてホ−ルを持った
半導体単結晶領域を作ることができ、ＩＩＩ族元素及び
ＩＶ族元素のイオンを共注入した場合は、キャリアとし
て電子を持った半導体単結晶領域を作ることができる。
これにより、ド−プされていないＩＩＩ−Ｖ族半導体層
がタ−ゲットであっても、イオン注入した領域にＰ型及
びＮ型双方のキャリアを発生させ、閉じ込めることがで
きる。この技術を使って、高速な特性を持った、水平お
よび垂直方向に集積化可能な、例えばＧａＡｓの短いチ
ャンネルを持ったデバイスのようなデバイスを作ること
ができる。この点に関して、以下の実施例ではＧａＡｓ
について言及しているが、もちろんＩＩ−ＶＩ族のよう
な化合物半導体も利用することができる。加えて、ＩＩ
Ｉ−Ｖ族およびＩＩ−ＶＩ族双方の２元素、３元素およ
び４元素の化合物にも本発明の方法が適用可能である。
【００２０】
【実施例】＜実施例１．量子細線＞第１の実施例は、量
子細線の製造方法である。図１から図３にその概念図を
示した。まず最初に、図１のように、１ミクロンの厚さ
の高抵抗の、Ｓｉが１ｘ１０17／ｃｃド−プされたＧａ
Ａｓ層２が、半絶縁ＧａＡｓ（１００）基板１上に分子
線エピタキシ（ＭＢＥ）法によって成長される。この時
の基板温度は２００℃で、Ａｓ4／Ｇａのビ−ムのフラ
ックス比は１６よりも小さく、また成長速度は１ミクロ
ン／ｈｒである。見積もられた層２中のＡｓの濃度は１
０16−１０17原子／ｃｃである。典型的な微結晶は、５
０Åのクラスタで、平均して２ｘ１０3個のＡｓ原子か
ら成っている。サンプルは次に超高真空移送モジュ−ル
を介して、量子細線を形成するためにＧａが打ち込まれ
る集束イオンビ−ム装置（ＦＩＢ）のチャンバ内に移さ
れる。Ｇａの打ち込みは、０．２５ミクロンのビ−ム直
径を持ったＧａイオンビ−ムを用い、Ｇａの直線状領域
３のアレイを作るために行われる。例えば、アレイはそ
のような領域３が１００個集まって構成される。加速電
圧を１５０ｋｅＶおよびビ−ム電流を１００ｐＡとして
打ち込んだ場合のＧａイオンの注入深さは０．１５ミク
ロンであり、また注入濃度は２ｘ１０19−２ｘ１０20原
子／ｃｃである。Ｇａの注入領域の断面が図２の領域３
で示されている。また、Ｇａの領域３のアレイを上から
見た図が図４に示されている。各々のＧａの注入領域３
の長さは５０ミクロンで、隣り合う２つの領域３の間隔
は０．１ミクロンである。
子細線の製造方法である。図１から図３にその概念図を
示した。まず最初に、図１のように、１ミクロンの厚さ
の高抵抗の、Ｓｉが１ｘ１０17／ｃｃド−プされたＧａ
Ａｓ層２が、半絶縁ＧａＡｓ（１００）基板１上に分子
線エピタキシ（ＭＢＥ）法によって成長される。この時
の基板温度は２００℃で、Ａｓ4／Ｇａのビ−ムのフラ
ックス比は１６よりも小さく、また成長速度は１ミクロ
ン／ｈｒである。見積もられた層２中のＡｓの濃度は１
０16−１０17原子／ｃｃである。典型的な微結晶は、５
０Åのクラスタで、平均して２ｘ１０3個のＡｓ原子か
ら成っている。サンプルは次に超高真空移送モジュ−ル
を介して、量子細線を形成するためにＧａが打ち込まれ
る集束イオンビ−ム装置（ＦＩＢ）のチャンバ内に移さ
れる。Ｇａの打ち込みは、０．２５ミクロンのビ−ム直
径を持ったＧａイオンビ−ムを用い、Ｇａの直線状領域
３のアレイを作るために行われる。例えば、アレイはそ
のような領域３が１００個集まって構成される。加速電
圧を１５０ｋｅＶおよびビ−ム電流を１００ｐＡとして
打ち込んだ場合のＧａイオンの注入深さは０．１５ミク
ロンであり、また注入濃度は２ｘ１０19−２ｘ１０20原
子／ｃｃである。Ｇａの注入領域の断面が図２の領域３
で示されている。また、Ｇａの領域３のアレイを上から
見た図が図４に示されている。各々のＧａの注入領域３
の長さは５０ミクロンで、隣り合う２つの領域３の間隔
は０．１ミクロンである。
【００２１】Ｇａの打ち込みが完了した後、サンプルは
ＭＢＥの成長チャンバに戻され、第２の低い温度で０．
１ミクロンの厚さを持つ、低温成長のＧａＡｓ層４（図
３）が層２の成長と同じ条件で層２上に成長される。し
かしながら、層４はド−プしない。次に１．５ミクロン
の厚さのド−プなしのＧａＡｓのキャップ層５（図３）
が成長される。この工程は基板温度５８０−６００℃で
行われる。
ＭＢＥの成長チャンバに戻され、第２の低い温度で０．
１ミクロンの厚さを持つ、低温成長のＧａＡｓ層４（図
３）が層２の成長と同じ条件で層２上に成長される。し
かしながら、層４はド−プしない。次に１．５ミクロン
の厚さのド−プなしのＧａＡｓのキャップ層５（図３）
が成長される。この工程は基板温度５８０−６００℃で
行われる。
【００２２】最後にサンプルは再びＦＩＢチャンバに送
られてＳｉおよびＧａのイオンが共に図４に示されたア
レイ領域３の両端にてパタ−ン６状に注入される。サン
プル表面から見た領域３のアレイおよびパタ−ン６の配
置が図４に示されている。領域３のアレイは、高抵抗の
ＧａＡｓ中に、図４のＡ−Ａ^断面に相当する図３に示
されるようにして埋め込まれる。注入深さは、埋め込ま
れたアレイ領域３に到達するほどに深くなければならな
い（約０．２ミクロン）。比較できるように、注入領域
の断面Ｂ−Ｂ^が図５に示されている。この工程の目的
は最上表面とアレイ領域３との電気的接続をとることで
あり、そのためビ−ムサイズは先工程のＧａイオンの打
ち込みの場合よりも大きくてよい（約１ミクロン）。こ
のＳｉおよびＧａのイオンの共注入工程後、レ−ザを用
いたフラッシュ・アニ−リングかまたは他の急熱アニ−
リング工程が行われて、アレイ領域３および共注入領域
６の結晶品質が回復され、さらにＮ型オ−ミック電極パ
ッド７が領域６の表面に形成される（図５）。アニ−リ
ング後、アレイ領域３および共注入領域６は、量子細線
という形をとったＧａＡｓの導電性領域に変換される。
電気的コンタクトの製造に係わる工程は、通常の半導体
デバイスの製造工程で使われるものと同様である。
られてＳｉおよびＧａのイオンが共に図４に示されたア
レイ領域３の両端にてパタ−ン６状に注入される。サン
プル表面から見た領域３のアレイおよびパタ−ン６の配
置が図４に示されている。領域３のアレイは、高抵抗の
ＧａＡｓ中に、図４のＡ−Ａ^断面に相当する図３に示
されるようにして埋め込まれる。注入深さは、埋め込ま
れたアレイ領域３に到達するほどに深くなければならな
い（約０．２ミクロン）。比較できるように、注入領域
の断面Ｂ−Ｂ^が図５に示されている。この工程の目的
は最上表面とアレイ領域３との電気的接続をとることで
あり、そのためビ−ムサイズは先工程のＧａイオンの打
ち込みの場合よりも大きくてよい（約１ミクロン）。こ
のＳｉおよびＧａのイオンの共注入工程後、レ−ザを用
いたフラッシュ・アニ−リングかまたは他の急熱アニ−
リング工程が行われて、アレイ領域３および共注入領域
６の結晶品質が回復され、さらにＮ型オ−ミック電極パ
ッド７が領域６の表面に形成される（図５）。アニ−リ
ング後、アレイ領域３および共注入領域６は、量子細線
という形をとったＧａＡｓの導電性領域に変換される。
電気的コンタクトの製造に係わる工程は、通常の半導体
デバイスの製造工程で使われるものと同様である。
【００２３】上記工程で得られた構造は、その特性を調
べる測定装置に送られる。電気伝導度（２ｘ１０-4ｍｈ
ｏ）が磁気抵抗特性と共に測定される。この測定された
両特性は、ともに回復されたＧａＡｓ量子細線の存在を
示している。効果的な量子細線の直径は、ＧａＡｓ量子
細線の外側から中への空乏領域の延びをも考慮して約３
０ｎｍと見積もられる。この３０ｎｍの長さは、高い電
子移動度のような量子サイズ効果を可能にする電子また
は正孔のド・ブロイ波長よりも充分に小さい。
べる測定装置に送られる。電気伝導度（２ｘ１０-4ｍｈ
ｏ）が磁気抵抗特性と共に測定される。この測定された
両特性は、ともに回復されたＧａＡｓ量子細線の存在を
示している。効果的な量子細線の直径は、ＧａＡｓ量子
細線の外側から中への空乏領域の延びをも考慮して約３
０ｎｍと見積もられる。この３０ｎｍの長さは、高い電
子移動度のような量子サイズ効果を可能にする電子また
は正孔のド・ブロイ波長よりも充分に小さい。
【００２４】高抵抗ＧａＡｓの量子細線の形成メカニズ
ムは図６によって理解される。図６はＧａＡ層４の成長
後の円柱状に形成されたイオン注入領域３およびＡｓの
微結晶８の拡大図である。固相反応Ｇａ＋Ａｓ→ＧａＡ
ｓが、Ｇａイオンが注入された領域３中で起こり、領域
３がＧａＡｓの単結晶化する。この結果、空乏領域１０
に比べて空乏化していない特別な領域９ができあがる。
こうして、キャリアすなわちＧａＡｓにド−プされたＳ
ｉによる電子が領域９に閉じ込められる。キャップ層の
成長温度（５８０−６００℃）中のおよび第２回目のＧ
ａイオン注入後のアニ−リング効果により、上記ＧａＡ
ｓの生成反応および再結晶化が促進され、結果として電
気伝導領域９ができあがる。
ムは図６によって理解される。図６はＧａＡ層４の成長
後の円柱状に形成されたイオン注入領域３およびＡｓの
微結晶８の拡大図である。固相反応Ｇａ＋Ａｓ→ＧａＡ
ｓが、Ｇａイオンが注入された領域３中で起こり、領域
３がＧａＡｓの単結晶化する。この結果、空乏領域１０
に比べて空乏化していない特別な領域９ができあがる。
こうして、キャリアすなわちＧａＡｓにド−プされたＳ
ｉによる電子が領域９に閉じ込められる。キャップ層の
成長温度（５８０−６００℃）中のおよび第２回目のＧ
ａイオン注入後のアニ−リング効果により、上記ＧａＡ
ｓの生成反応および再結晶化が促進され、結果として電
気伝導領域９ができあがる。
【００２５】領域３の幅または直径は、イオンビ−ム直
径のみならずＡｓ微結晶８の回りの空乏領域１０の拡が
りによっても決まる。後者は基板温度によって制御され
るＡｓ微結晶８の濃度、ＭＢＥ成長工程中のＡｓ4／Ｇ
ａフラックス比およびＳｉ濃度によって決まる。同様
に、図６の量子細線の深さまたは垂直方向の長さは、イ
オン注入の深さ及び上記ＭＢＥ条件によって決まる。こ
のうち量子細線の深さは、ビ−ム加速電圧及び電流のよ
うなイオン注入条件によって制御される。
径のみならずＡｓ微結晶８の回りの空乏領域１０の拡が
りによっても決まる。後者は基板温度によって制御され
るＡｓ微結晶８の濃度、ＭＢＥ成長工程中のＡｓ4／Ｇ
ａフラックス比およびＳｉ濃度によって決まる。同様
に、図６の量子細線の深さまたは垂直方向の長さは、イ
オン注入の深さ及び上記ＭＢＥ条件によって決まる。こ
のうち量子細線の深さは、ビ−ム加速電圧及び電流のよ
うなイオン注入条件によって制御される。
【００２６】＜実施例２．積層された量子細線＞量子細
線の第２の実施例が図７にその断面図として概念的に示
されている。Ｇａの量子細線３のアレイの最初の列は実
施例１で述べた方法と同じように作られる。その後、第
２のＧａＡｓ層１１が層２上に量子細線３の列を埋め込
むように重ねて成長され、引き続いて層１１上にＧａ量
子細線の第２の列が作られる。層１１は層２と同じ成長
条件で成長される。Ｇａの量子細線３の製造工程は構造
１７ができるまでに６回繰り返され、その後ド−プ無し
の低温（２００℃）および高温（６００℃）で作るＧａ
Ａｓのキャップ層１２および１３が量子細線３の最上層
の上に成長される。このようにして作られたＧａＡｓの
６つの列から成る量子細線構造１７が、図７の断面図と
して図８に示されている。この場合、電気的接続は通常
のリソグラフィ技術によって作られるメサ型構造の側壁
接点１９によって行われる。メサ型構造の最上端は量子
細線３に対して垂直になるように調整される。この電気
的接続は、メサ型構造１８（図８）の端部に対してＦＩ
ＢによるＧａイオンおよびＳｉイオンの共注入を行い、
続いて急熱アニ−リングおよびＮ型電極１９を施すこと
によって行われる。２つの接点プロ−ブを通しての磁気
抵抗測定により、ＧａＡｓ量子細線３中に閉じ込められ
た電子の存在を確認することができ、このようにして量
子細線構造を特定できる。
線の第２の実施例が図７にその断面図として概念的に示
されている。Ｇａの量子細線３のアレイの最初の列は実
施例１で述べた方法と同じように作られる。その後、第
２のＧａＡｓ層１１が層２上に量子細線３の列を埋め込
むように重ねて成長され、引き続いて層１１上にＧａ量
子細線の第２の列が作られる。層１１は層２と同じ成長
条件で成長される。Ｇａの量子細線３の製造工程は構造
１７ができるまでに６回繰り返され、その後ド−プ無し
の低温（２００℃）および高温（６００℃）で作るＧａ
Ａｓのキャップ層１２および１３が量子細線３の最上層
の上に成長される。このようにして作られたＧａＡｓの
６つの列から成る量子細線構造１７が、図７の断面図と
して図８に示されている。この場合、電気的接続は通常
のリソグラフィ技術によって作られるメサ型構造の側壁
接点１９によって行われる。メサ型構造の最上端は量子
細線３に対して垂直になるように調整される。この電気
的接続は、メサ型構造１８（図８）の端部に対してＦＩ
ＢによるＧａイオンおよびＳｉイオンの共注入を行い、
続いて急熱アニ−リングおよびＮ型電極１９を施すこと
によって行われる。２つの接点プロ−ブを通しての磁気
抵抗測定により、ＧａＡｓ量子細線３中に閉じ込められ
た電子の存在を確認することができ、このようにして量
子細線構造を特定できる。
【００２７】＜実施例３．量子ドット＞Ｇａの量子ドッ
ト２０のアレイが、サンプル表面上の層２７上から見た
場合の図である図９のように、低温成長されたＧａＡｓ
層２１中に作られる。Ｇａイオンが直径０．２ミクロン
であるドット２０のアレイの形で注入される。成長およ
び量子ドット形成が上述した実施例２のように繰り返さ
れて、積層されたドットアレイ（１５０００ドット）が
得られる。アニ−リング工程後、サンプルは赤外反射型
分光器で評価され、直径約３０ｎｍの量子ドットの電子
エネルギ準位に対応する光子エネルギによる反射スペク
トルが観測される。このような構造は、１つの周波数か
ら他の周波数への電磁波の変換を行うことができ、さら
に偏向子としても働く。
ト２０のアレイが、サンプル表面上の層２７上から見た
場合の図である図９のように、低温成長されたＧａＡｓ
層２１中に作られる。Ｇａイオンが直径０．２ミクロン
であるドット２０のアレイの形で注入される。成長およ
び量子ドット形成が上述した実施例２のように繰り返さ
れて、積層されたドットアレイ（１５０００ドット）が
得られる。アニ−リング工程後、サンプルは赤外反射型
分光器で評価され、直径約３０ｎｍの量子ドットの電子
エネルギ準位に対応する光子エネルギによる反射スペク
トルが観測される。このような構造は、１つの周波数か
ら他の周波数への電磁波の変換を行うことができ、さら
に偏向子としても働く。
【００２８】＜実施例４．Ｐ型量子細線＞Ｇａの量子細
線３のアレイが実施例１と同様な方法で作られる。しか
しながら、この場合はホストのＧａＡｓ層（図１の層
２）には、アクセプタを発生する不純物であるＢｅがド
−プされる。ＧａＡｓ：Ｂｅ層はＭＢＥで実施例１のＧ
ａＡｓ層２と同じように、基板温度２００−２５０℃
で、Ａｓ4／Ｇａフラックス未満１６以下で成長され
る。電極の作製工程ではＰ型電極を作るためＳｉイオン
に代わってＢｅイオンが使われる。細線１００本当たり
約１０-5ｍｈｏの電気伝導度がキャリアが閉じ込められ
たことを示す磁気抵抗と共に観測される。
線３のアレイが実施例１と同様な方法で作られる。しか
しながら、この場合はホストのＧａＡｓ層（図１の層
２）には、アクセプタを発生する不純物であるＢｅがド
−プされる。ＧａＡｓ：Ｂｅ層はＭＢＥで実施例１のＧ
ａＡｓ層２と同じように、基板温度２００−２５０℃
で、Ａｓ4／Ｇａフラックス未満１６以下で成長され
る。電極の作製工程ではＰ型電極を作るためＳｉイオン
に代わってＢｅイオンが使われる。細線１００本当たり
約１０-5ｍｈｏの電気伝導度がキャリアが閉じ込められ
たことを示す磁気抵抗と共に観測される。
【００２９】この様にして得られた量子細線および量子
ドット構造は、幅広い応用が可能である。例えば、Ｐま
たはＮ型量子細線は、以下に述べる実施例５から実施例
７までのＦＥＴよりも超微細で高速な特性を持ったＦＥ
Ｔのチャンネル領域として使われる。また、量子ドット
アレイは、Ｒ．Ｔ．Ｂａｔｅによる論文、Ｓｃｉｅｎｔ
ｉｆｉｃ Ａｍｅｒｉｃａｎ，Ｍａｒｃｈ，１９８８，
ｐｐ．９６−１００、に記載されているように、マイク
ロ・スイッチイング素子として使うことができる。
ドット構造は、幅広い応用が可能である。例えば、Ｐま
たはＮ型量子細線は、以下に述べる実施例５から実施例
７までのＦＥＴよりも超微細で高速な特性を持ったＦＥ
Ｔのチャンネル領域として使われる。また、量子ドット
アレイは、Ｒ．Ｔ．Ｂａｔｅによる論文、Ｓｃｉｅｎｔ
ｉｆｉｃ Ａｍｅｒｉｃａｎ，Ｍａｒｃｈ，１９８８，
ｐｐ．９６−１００、に記載されているように、マイク
ロ・スイッチイング素子として使うことができる。
【００３０】＜実施例５．短いチャンネルのＦＥＴ＞５
番目の実施例として、短いチャンネルを持ったＧａＡｓ
ＦＥＴの製造方法を示す。図１０から図１４までがこの
方法を示している。図１０に示したように、１ミクロン
の厚さの、高抵抗でＳｉが１ｘ１０17／ｃｃド−プされ
たＧａＡｓ層２２が、半絶縁ＧａＡｓ（１００）基板２
１上に分子線エピタキシ（ＭＢＥ）法によって、基板温
度は２００℃およびＡｓ4／Ｇａのビ−ムのフラックス
比は１６よりも小さい条件で成長される。層２２中のＡ
ｓの微結晶の濃度は１０16−１０17原子／ｃｃと見積も
られる。サンプルは次に超高真空移送モジュ−ルを介し
て、Ｇａパタ−ンを形成するためにＧａを打ち込む集束
イオンビ−ム装置（ＦＩＢ）のチャンバ内に移される。
矩形とすることができるパタ−ン２３は０．２５ミクロ
ンのビ−ム直径を持ったＧａイオンの集束イオンビ−ム
によって、Ｎ型領域を形成するために打ち込まれて形成
される。イオン・ビ−ムのド−ズは１ｘ１０14 Ｇａ／
ｃｍ2である。注入されるＧａの濃度は１０19から１０
20原子／ｃｃである。Ｇａの注入領域２３の断面図が図
１１に示されている。図１１でＬ１として示されている
領域２３の長さは５ミクロンであり、Ｄ１として示され
ているＧａイオンの注入深さは０．１５ミクロンであ
る。領域２３の残りの寸法は５０ミクロンである。次の
工程で、矩形なパタ−ン２４の打ち込みが、０．２５ミ
クロンのビ−ム直径を持ったＧａおよびＳｉイオンの集
束イオンビ−ムで、Ｎ+型のソ−スおよびドレイン領域
を形成するために行われる。このＦＩＢ工程では、領域
２４においてＳｉの密度が一定値（Ｓｉ＝１０18原子／
ｃｃ）になるように制御される。またＧａの注入密度
も、領域２４について一定値（Ｓｉ＝２ｘ１０19−２ｘ
１０20 原子／ｃｃ）になるように制御される。Ｄ２で
示されている達成されるイオン注入深さは２５０ｎｍで
ある。Ｎ型領域２６として示されている、領域２３のう
ちの２つの領域２４ではさまれた部分が、図１２に示さ
れているように、ＦＥＴのチャンネルとなる。図１２中
のＬ２として示されている、領域２６のＮ型チャンネル
の実質的な長さは０．０９ミクロンである。
番目の実施例として、短いチャンネルを持ったＧａＡｓ
ＦＥＴの製造方法を示す。図１０から図１４までがこの
方法を示している。図１０に示したように、１ミクロン
の厚さの、高抵抗でＳｉが１ｘ１０17／ｃｃド−プされ
たＧａＡｓ層２２が、半絶縁ＧａＡｓ（１００）基板２
１上に分子線エピタキシ（ＭＢＥ）法によって、基板温
度は２００℃およびＡｓ4／Ｇａのビ−ムのフラックス
比は１６よりも小さい条件で成長される。層２２中のＡ
ｓの微結晶の濃度は１０16−１０17原子／ｃｃと見積も
られる。サンプルは次に超高真空移送モジュ−ルを介し
て、Ｇａパタ−ンを形成するためにＧａを打ち込む集束
イオンビ−ム装置（ＦＩＢ）のチャンバ内に移される。
矩形とすることができるパタ−ン２３は０．２５ミクロ
ンのビ−ム直径を持ったＧａイオンの集束イオンビ−ム
によって、Ｎ型領域を形成するために打ち込まれて形成
される。イオン・ビ−ムのド−ズは１ｘ１０14 Ｇａ／
ｃｍ2である。注入されるＧａの濃度は１０19から１０
20原子／ｃｃである。Ｇａの注入領域２３の断面図が図
１１に示されている。図１１でＬ１として示されている
領域２３の長さは５ミクロンであり、Ｄ１として示され
ているＧａイオンの注入深さは０．１５ミクロンであ
る。領域２３の残りの寸法は５０ミクロンである。次の
工程で、矩形なパタ−ン２４の打ち込みが、０．２５ミ
クロンのビ−ム直径を持ったＧａおよびＳｉイオンの集
束イオンビ−ムで、Ｎ+型のソ−スおよびドレイン領域
を形成するために行われる。このＦＩＢ工程では、領域
２４においてＳｉの密度が一定値（Ｓｉ＝１０18原子／
ｃｃ）になるように制御される。またＧａの注入密度
も、領域２４について一定値（Ｓｉ＝２ｘ１０19−２ｘ
１０20 原子／ｃｃ）になるように制御される。Ｄ２で
示されている達成されるイオン注入深さは２５０ｎｍで
ある。Ｎ型領域２６として示されている、領域２３のう
ちの２つの領域２４ではさまれた部分が、図１２に示さ
れているように、ＦＥＴのチャンネルとなる。図１２中
のＬ２として示されている、領域２６のＮ型チャンネル
の実質的な長さは０．０９ミクロンである。
【００３１】打ち込みが完了した後、サンプルはＭＢＥ
成長チャンバに戻され、そこで０．１ミクロンの厚さを
持つ、第２の低温成長ＧａＡｓ層２７（図１２）が、層
２２上に層２２の成長の場合と同じ条件で成長される。
しかしながら、層２７はド−プされていない。
成長チャンバに戻され、そこで０．１ミクロンの厚さを
持つ、第２の低温成長ＧａＡｓ層２７（図１２）が、層
２２上に層２２の成長の場合と同じ条件で成長される。
しかしながら、層２７はド−プされていない。
【００３２】最後にサンプルは再びＦＩＢチャンバに送
られ、ＳｉおよびＧａのイオンが、図１３に示されたＮ
+型領域２４の両端の位置にて層２７中にパタ−ン２８
として共注入される。そしてＢｅおよびＧａのイオンが
ゲ−ト領域２９を形成するために注入される。ゲ−ト領
域２９の有効なは０．０５ミクロンである。
られ、ＳｉおよびＧａのイオンが、図１３に示されたＮ
+型領域２４の両端の位置にて層２７中にパタ−ン２８
として共注入される。そしてＢｅおよびＧａのイオンが
ゲ−ト領域２９を形成するために注入される。ゲ−ト領
域２９の有効なは０．０５ミクロンである。
【００３３】注入深さは埋め込まれた領域２４および２
６に到達するほどに深く（約０．１１ミクロン）注入さ
れる。引き続いて、レ−ザを用いたフラッシュ・アニ−
リングかまたは他の急熱アニ−リング技術によって、注
入領域２４および２６、さらに領域２７の表面のＮ型オ
−ミック電極２８およびＰ型ゲ−ト領域２９の結晶品質
が回復される。このようにして、チャンネル、ソ−ス、
ドレインおよびゲ−ト領域がマスク不用のＦＩＢ技術に
よって作られる。
６に到達するほどに深く（約０．１１ミクロン）注入さ
れる。引き続いて、レ−ザを用いたフラッシュ・アニ−
リングかまたは他の急熱アニ−リング技術によって、注
入領域２４および２６、さらに領域２７の表面のＮ型オ
−ミック電極２８およびＰ型ゲ−ト領域２９の結晶品質
が回復される。このようにして、チャンネル、ソ−ス、
ドレインおよびゲ−ト領域がマスク不用のＦＩＢ技術に
よって作られる。
【００３４】次の工程で、通常の半導体デバイスの製造
工程で使われる方法と類似した方法で電気接点が形成さ
れる。図１４中で、Ｎ型領域２８のためのオ−ミック電
極３１がＡｕ／Ｇｅ／Ｎｉで形成され、さらに電極３２
がゲ−ト２９のためにＰ型のＷＮxで形成される。この
電極３１および電極３２はともに絶縁層３０のパタ−ン
化さられた孔を介して付着される。このようにして得ら
れたＦＥＴは、引き続きなされる種々のプレナ−構造を
持っている。
工程で使われる方法と類似した方法で電気接点が形成さ
れる。図１４中で、Ｎ型領域２８のためのオ−ミック電
極３１がＡｕ／Ｇｅ／Ｎｉで形成され、さらに電極３２
がゲ−ト２９のためにＰ型のＷＮxで形成される。この
電極３１および電極３２はともに絶縁層３０のパタ−ン
化さられた孔を介して付着される。このようにして得ら
れたＦＥＴは、引き続きなされる種々のプレナ−構造を
持っている。
【００３５】アニ−リング工程は、オ−ミック電極３１
および３２が作られる前に実行されるべきである。好ま
しくは、そのアニ−リングは層２７上に絶縁層３０を形
成した後に行うべきであるが、もしアニ−リングをＡｓ
雰囲気中で行なうならば、層３０が形成される前に行う
ことができる。
および３２が作られる前に実行されるべきである。好ま
しくは、そのアニ−リングは層２７上に絶縁層３０を形
成した後に行うべきであるが、もしアニ−リングをＡｓ
雰囲気中で行なうならば、層３０が形成される前に行う
ことができる。
【００３６】図１１および図１２に示した製造工程は、
図１５および１６に示したように行うこともできる。こ
の代替工程では、Ｎ型領域２３ａが最初にＧａＡｓ層２
２中に形成される。領域２３ａは長さＬ１が０．０９ミ
クロンであることを除いて、領域２３と同じ方法で作ら
れる（図１５）。その後、領域２４が領域２３ａの両端
に形成される（図１６）。
図１５および１６に示したように行うこともできる。こ
の代替工程では、Ｎ型領域２３ａが最初にＧａＡｓ層２
２中に形成される。領域２３ａは長さＬ１が０．０９ミ
クロンであることを除いて、領域２３と同じ方法で作ら
れる（図１５）。その後、領域２４が領域２３ａの両端
に形成される（図１６）。
【００３７】短いチャンネルのＧａＡｓ ＦＥＴは、領
域２３、２４、２８および２９で起こるＧａ＋Ａｓ→Ｇ
ａＡｓの固相反応によって作られる。その固相反応にお
いて、Ａｓの微結晶がＧａＡｓの結晶に変換される。
域２３、２４、２８および２９で起こるＧａ＋Ａｓ→Ｇ
ａＡｓの固相反応によって作られる。その固相反応にお
いて、Ａｓの微結晶がＧａＡｓの結晶に変換される。
【００３８】結果として得られるノ−マル・オフの接合
ＦＥＴは、いろいろなゲ−ト電圧に対しての電流−電圧
特性の測定によってその特性が評価される。トランスコ
ンダクタンス１．２Ｓ／ｍｍが、電流−電圧特性のヒス
テリシス無しに観測された。
ＦＥＴは、いろいろなゲ−ト電圧に対しての電流−電圧
特性の測定によってその特性が評価される。トランスコ
ンダクタンス１．２Ｓ／ｍｍが、電流−電圧特性のヒス
テリシス無しに観測された。
【００３９】上述の工程で作られたＦＥＴの性能を以下
に述べる。電子デバイスとしては、電界中のキャリアの
ドリフト速度がそのデバイスの性能、特に速度および消
費電力を決定する上で非常に重要である。半導体のドリ
フト速度は、キャリアを移動させるチャンネルの電子構
造に依存する。図１７はモンテ・カルロ法によって得ら
れたＮ型Ｓｉの電子のドリフト速度のトランジェント・
レスポンスを示している。Ｎ型ＧａＡｓについての同様
なレスポンスが図１８に示されている。
に述べる。電子デバイスとしては、電界中のキャリアの
ドリフト速度がそのデバイスの性能、特に速度および消
費電力を決定する上で非常に重要である。半導体のドリ
フト速度は、キャリアを移動させるチャンネルの電子構
造に依存する。図１７はモンテ・カルロ法によって得ら
れたＮ型Ｓｉの電子のドリフト速度のトランジェント・
レスポンスを示している。Ｎ型ＧａＡｓについての同様
なレスポンスが図１８に示されている。
【００４０】これらの図から、ＧａＡｓ電子デバイスが
２分の１ピコ秒（ｐｓ）のオ−ダのスイッチング速度を
持つことが期待できる。もし電子のトランジェント時間
が数ピコ秒を越えるようならば、図１８に示された関係
を使う必要はない。図１９にモンテ・カルロ法によって
図１８のトランジェント・レスポンスを計算し直して得
られた、チンネル長さに対するドリフト速度を示した。
２分の１ピコ秒（ｐｓ）のオ−ダのスイッチング速度を
持つことが期待できる。もし電子のトランジェント時間
が数ピコ秒を越えるようならば、図１８に示された関係
を使う必要はない。図１９にモンテ・カルロ法によって
図１８のトランジェント・レスポンスを計算し直して得
られた、チンネル長さに対するドリフト速度を示した。
【００４１】ＦＥＴデバイスの最も短いチャンネル長さ
は、Ｓｉの金属−酸化物半導体（ＭＯＳ）ＦＥＴ構造に
おける０．１ミクロンであることが、Ｇ．Ａ．Ｓａｉ−
Ｈａｌａｓｚによって、Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒ
ａｃｔｓ ｏｆ ｔｈｅ ２０ｔｈ Ｃｏｎｆｅｒｅｎ
ｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，１９８
８，ｐｐ．５−８、で報告されている。この非常に短い
チャンネルは、ＧａＡｓではなくＳｉで得られている。
このことは同じチャンネル長さの場合、ＧａＡｓではよ
り速いスイッチング速度を得ることができることを示し
ている。
は、Ｓｉの金属−酸化物半導体（ＭＯＳ）ＦＥＴ構造に
おける０．１ミクロンであることが、Ｇ．Ａ．Ｓａｉ−
Ｈａｌａｓｚによって、Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒ
ａｃｔｓ ｏｆ ｔｈｅ ２０ｔｈ Ｃｏｎｆｅｒｅｎ
ｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，１９８
８，ｐｐ．５−８、で報告されている。この非常に短い
チャンネルは、ＧａＡｓではなくＳｉで得られている。
このことは同じチャンネル長さの場合、ＧａＡｓではよ
り速いスイッチング速度を得ることができることを示し
ている。
【００４２】金属−半導体（ＭＥＳ）ＦＥＴなどのＧａ
Ａｓデバイスでは、０．５ミクロンの長さのチャンネル
を得るにも、ＳｉのＭＯＳ−ＦＥＴ技術よりも複雑な製
造工程が必要であることが、Ｋ．Ｉｓｈｉｄａらによっ
て、Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔ
ｈｅ ２０ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌ
ｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅ
ｒｉａｌｓ，Ｔｏｋｙｏ，１９８８，ｐｐ．１２９−１
３２、で報告されている。ＧａＡｓの場合、高速度で高
信頼性のデバイスは従来の技術では達成されていない。
これは従来の技術では、短いチャンネルが充分に利用さ
れていないこと、およびパンチ・スル効果を除くことが
できないことによる。
Ａｓデバイスでは、０．５ミクロンの長さのチャンネル
を得るにも、ＳｉのＭＯＳ−ＦＥＴ技術よりも複雑な製
造工程が必要であることが、Ｋ．Ｉｓｈｉｄａらによっ
て、Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔ
ｈｅ ２０ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌ
ｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅ
ｒｉａｌｓ，Ｔｏｋｙｏ，１９８８，ｐｐ．１２９−１
３２、で報告されている。ＧａＡｓの場合、高速度で高
信頼性のデバイスは従来の技術では達成されていない。
これは従来の技術では、短いチャンネルが充分に利用さ
れていないこと、およびパンチ・スル効果を除くことが
できないことによる。
【００４３】これに対して、上述した本発明の方法では
非常に短いチャンネルおよび高速度性能を持ったＧａＡ
ｓデバイスが得られる。高抵抗層２２が、従来の短いチ
ャンネル長さのＧａＡｓ ＦＥＴを犠牲にしてしまうパ
ンチ・スル効果を取り除く。加えて、長さが０．１ミク
ロンよりも短いゲ−ト領域がマスク不用のＦＩＢ技術に
よって容易に作られる。
非常に短いチャンネルおよび高速度性能を持ったＧａＡ
ｓデバイスが得られる。高抵抗層２２が、従来の短いチ
ャンネル長さのＧａＡｓ ＦＥＴを犠牲にしてしまうパ
ンチ・スル効果を取り除く。加えて、長さが０．１ミク
ロンよりも短いゲ−ト領域がマスク不用のＦＩＢ技術に
よって容易に作られる。
【００４４】＜実施例６．ノ−マル・オフ及びオン型Ｆ
ＥＴ＞短いチャンネルのＦＥＴである６番目の実施例が
図２１及び図２２に示されている。ノ−マル・オフのＦ
ＥＴのＮ型領域３３は、実施例５で述べられた方法と同
じ方法で作られ、さらにノ−マル・オンのＦＥＴのＮ型
領域３４は、ビ−ムの加速電圧および電流を増やして作
られる。領域３３の深さは１５０ｎｍであり、領域３４
の深さは２５０ｎｍである。これ以降に続く製造工程
は、実施例５と関連して既述した工程と同じ工程であ
る。ソ−スおよびドレイン領域３５は、同様な方法で、
ノ−マル・オフ及びオン型のＦＥＴについて作られる。
集積回路はこのノ−マル・オフ及びオン型のＦＥＴを組
合せて得られる。本実施例の特別な利点は、通常のノ−
マル・オフ型及びノ−マル・オン型のＦＥＴのソ−ス、
ドレインおよびチャンネルが、図２０および２１に示す
ように、予め作られた通りのＧａＡｓ結晶表面層上に作
られることである。
ＥＴ＞短いチャンネルのＦＥＴである６番目の実施例が
図２１及び図２２に示されている。ノ−マル・オフのＦ
ＥＴのＮ型領域３３は、実施例５で述べられた方法と同
じ方法で作られ、さらにノ−マル・オンのＦＥＴのＮ型
領域３４は、ビ−ムの加速電圧および電流を増やして作
られる。領域３３の深さは１５０ｎｍであり、領域３４
の深さは２５０ｎｍである。これ以降に続く製造工程
は、実施例５と関連して既述した工程と同じ工程であ
る。ソ−スおよびドレイン領域３５は、同様な方法で、
ノ−マル・オフ及びオン型のＦＥＴについて作られる。
集積回路はこのノ−マル・オフ及びオン型のＦＥＴを組
合せて得られる。本実施例の特別な利点は、通常のノ−
マル・オフ型及びノ−マル・オン型のＦＥＴのソ−ス、
ドレインおよびチャンネルが、図２０および２１に示す
ように、予め作られた通りのＧａＡｓ結晶表面層上に作
られることである。
【００４５】＜実施例７．３次元に集積化された短いチ
ャンネルのＦＥＴ＞短いチャンネルのＦＥＴが水平およ
び垂直方向に３次元的に集積化された例が、図２２に示
されている。ＧａＡｓ層３７は実施例５の層２２と同じ
条件で作られ、かつこの場合はド−プ無しである。第１
レベルのＮ型ＦＥＴ用のＮ型活性領域３８およびＰ型Ｆ
ＥＴ用のＰ型活性領域３９は、実施例５で述べた方法と
同じ方法で作られる。ここで、活性領域はＦＥＴのソ−
ス、ドレインおよびチャンネルを意味している。Ｎ型の
活性領域のための、チャンネル領域はＧａイオンおよび
Ｓｉイオンの共注入によって作られる。さらに、ソ−ス
及びドレイン領域も、Ｓｉイオンのド−ズ量を増やすこ
とを除いて同様に作られる。Ｐ型領域３９の作成は、Ｓ
ｉイオンに代わってＢｅイオンが使われること以外、Ｎ
型と同じように行われる。第２のド−プ無しのＧａＡｓ
層４０は、層３７上に成長され、活性領域３８及び３９
を埋め込む。層４０は実施例５の層２７と同じ条件で成
長される。
ャンネルのＦＥＴ＞短いチャンネルのＦＥＴが水平およ
び垂直方向に３次元的に集積化された例が、図２２に示
されている。ＧａＡｓ層３７は実施例５の層２２と同じ
条件で作られ、かつこの場合はド−プ無しである。第１
レベルのＮ型ＦＥＴ用のＮ型活性領域３８およびＰ型Ｆ
ＥＴ用のＰ型活性領域３９は、実施例５で述べた方法と
同じ方法で作られる。ここで、活性領域はＦＥＴのソ−
ス、ドレインおよびチャンネルを意味している。Ｎ型の
活性領域のための、チャンネル領域はＧａイオンおよび
Ｓｉイオンの共注入によって作られる。さらに、ソ−ス
及びドレイン領域も、Ｓｉイオンのド−ズ量を増やすこ
とを除いて同様に作られる。Ｐ型領域３９の作成は、Ｓ
ｉイオンに代わってＢｅイオンが使われること以外、Ｎ
型と同じように行われる。第２のド−プ無しのＧａＡｓ
層４０は、層３７上に成長され、活性領域３８及び３９
を埋め込む。層４０は実施例５の層２７と同じ条件で成
長される。
【００４６】サンプルはＦＩＢチャンバに送られ、Ｐ型
ゲ−ト領域４１及びＮ型ゲ−ト領域４２が実施例５で示
されたのと同様な方法で作られる。その後、第３のド−
プ無しのＧａＡｓ層４３が層３７と同じ条件で成長され
る。第２レベルのＮ型ＦＥＴ用のＮ型活性領域４７およ
びＰ型ＦＥＴ用のＰ型活性領域４６は、領域３８及び３
９と同じ方法で作られる。ゲ−ト領域４２とＮ型活性領
域４７の間を接続するコンタクト領域４４は、Ｇａイオ
ンおよびＳｉイオンの共注入によって作られる。また、
ゲ−ト領域４１とＰ型活性領域４６の間を接続するコン
タクト領域４５は、ＧａイオンおよびＢｅイオンの共注
入によって作られる領域４４と異なる導電型である。
ゲ−ト領域４１及びＮ型ゲ−ト領域４２が実施例５で示
されたのと同様な方法で作られる。その後、第３のド−
プ無しのＧａＡｓ層４３が層３７と同じ条件で成長され
る。第２レベルのＮ型ＦＥＴ用のＮ型活性領域４７およ
びＰ型ＦＥＴ用のＰ型活性領域４６は、領域３８及び３
９と同じ方法で作られる。ゲ−ト領域４２とＮ型活性領
域４７の間を接続するコンタクト領域４４は、Ｇａイオ
ンおよびＳｉイオンの共注入によって作られる。また、
ゲ−ト領域４１とＰ型活性領域４６の間を接続するコン
タクト領域４５は、ＧａイオンおよびＢｅイオンの共注
入によって作られる領域４４と異なる導電型である。
【００４７】上記の工程をさらに繰り返して、ド−プ無
しのＧａＡｓ層４８、５１および５６、Ｎ型ゲ−ト領域
４９および５９、Ｐ型ゲ−ト領域５０および５７、Ｎ型
の活性領域５５、Ｎ型のコンタクト領域５３および５
８、Ｐ型の活性領域５４、ならびにＰ型のコンタクト領
域５２および６０ができあがる。電極６１から６４まで
は、実施例５に関連して既述した方法と同じ方法で絶縁
層６５の開口部に作られる。
しのＧａＡｓ層４８、５１および５６、Ｎ型ゲ−ト領域
４９および５９、Ｐ型ゲ−ト領域５０および５７、Ｎ型
の活性領域５５、Ｎ型のコンタクト領域５３および５
８、Ｐ型の活性領域５４、ならびにＰ型のコンタクト領
域５２および６０ができあがる。電極６１から６４まで
は、実施例５に関連して既述した方法と同じ方法で絶縁
層６５の開口部に作られる。
【００４８】もし必要ならば、ここで述べた方法はさら
に必要なだけ繰り返して、より多くのレベルを作ること
ができる。集積回路において、各ＦＥＴのサイズは通常
の集積回路のＦＥＴに比べてかなり小さい。これは、１
つのコンタクトについてわずか１ミクロン平方程の面積
しか必要でない上述した３次元の内部コンタクト法を採
用することにより、通常１００ミクロン平方の大きさを
持つボンデイング・パッドの数を本発明の方法では極端
に少なくすることができるからである。
に必要なだけ繰り返して、より多くのレベルを作ること
ができる。集積回路において、各ＦＥＴのサイズは通常
の集積回路のＦＥＴに比べてかなり小さい。これは、１
つのコンタクトについてわずか１ミクロン平方程の面積
しか必要でない上述した３次元の内部コンタクト法を採
用することにより、通常１００ミクロン平方の大きさを
持つボンデイング・パッドの数を本発明の方法では極端
に少なくすることができるからである。
【００４９】３次元構造においては、低消費電力が必要
不可欠である。何故ならば、３次元構造において、良好
なヒ−ト・シンクを得ることが難しいからである。この
点に関連して、本発明の構造では、相補型ＦＥＴである
ため消費電力は少ない。また、本発明の製造方法では、
Ｎ型及びＰ型のチャンネルが極めて簡単に、すなわち注
入するイオン源を変えるだけで得られる。
不可欠である。何故ならば、３次元構造において、良好
なヒ−ト・シンクを得ることが難しいからである。この
点に関連して、本発明の構造では、相補型ＦＥＴである
ため消費電力は少ない。また、本発明の製造方法では、
Ｎ型及びＰ型のチャンネルが極めて簡単に、すなわち注
入するイオン源を変えるだけで得られる。
【００５０】実施例５から７までに述べたように、本発
明は短いチャンネルのＦＥＴ、ノ−マリ・オフ型および
ノ−マリ・オン型ＦＥＴ、および相補型ＦＥＴ集積回路
を作る実用的な方法を開示する。
明は短いチャンネルのＦＥＴ、ノ−マリ・オフ型および
ノ−マリ・オン型ＦＥＴ、および相補型ＦＥＴ集積回路
を作る実用的な方法を開示する。
【００５１】さらに上記の実施例で述べたように、本発
明は量子細線および量子ドット構造、および０．１ミク
ロンよりも小さい長さのゲ−トを持ったＦＥＴのような
微細構造を作る実用的な方法を開示する。また、ＧａＡ
ｌＡｓ、（Ｉｎ，Ｇａ）ＡｓまたはＩｎＰのような、Ｇ
ａＡｓ以外の他のＩＩＩ−Ｖ族化合物の半導体およびア
ロイにおいても同様な効果を得ることが期待できる。例
えば、Ｉｎイオンの注入も、ＡｓまたはＰの微結晶を取
り除き、結果として元のＩＩＩ−Ｖ族化合物の結晶性を
回復させる。
明は量子細線および量子ドット構造、および０．１ミク
ロンよりも小さい長さのゲ−トを持ったＦＥＴのような
微細構造を作る実用的な方法を開示する。また、ＧａＡ
ｌＡｓ、（Ｉｎ，Ｇａ）ＡｓまたはＩｎＰのような、Ｇ
ａＡｓ以外の他のＩＩＩ−Ｖ族化合物の半導体およびア
ロイにおいても同様な効果を得ることが期待できる。例
えば、Ｉｎイオンの注入も、ＡｓまたはＰの微結晶を取
り除き、結果として元のＩＩＩ−Ｖ族化合物の結晶性を
回復させる。
【００５２】今までいろいろな構造を作るためにＩＩＩ
−Ｖ族化合物を用いてきたが、本発明の応用はこれに限
られたものではなく、ＩＩ−ＶＩ族化合物および該化合
物固有のド−パントも用いることができる。例えば、Ｓ
ｅ微結晶、または点欠陥（Ｎ型にするにはＡｌをド−プ
し、Ｐ型にするにはＮをド−プしておく）を含んだＺｎ
Ｓｅは、特定の領域にＺｎイオンが注入され、アニ−リ
ングされることにより、その領域が電気的な活性領域と
して回復される。さらに、半導体分野における当業者に
とっては、３次元および４次元のＩＩ−ＶＩ族化合物を
含む他の組合せへの応用も容易にすることができる。
−Ｖ族化合物を用いてきたが、本発明の応用はこれに限
られたものではなく、ＩＩ−ＶＩ族化合物および該化合
物固有のド−パントも用いることができる。例えば、Ｓ
ｅ微結晶、または点欠陥（Ｎ型にするにはＡｌをド−プ
し、Ｐ型にするにはＮをド−プしておく）を含んだＺｎ
Ｓｅは、特定の領域にＺｎイオンが注入され、アニ−リ
ングされることにより、その領域が電気的な活性領域と
して回復される。さらに、半導体分野における当業者に
とっては、３次元および４次元のＩＩ−ＶＩ族化合物を
含む他の組合せへの応用も容易にすることができる。
【００５３】上述した説明において、ほとんどの場合、
ド−プしたまたはド−プ無しの化合物半導体には陽イオ
ン元素に比べて陰イオン元素が過剰に存在し、それが結
果として微結晶または欠陥を形成する。そして、イオン
注入される化合物半導体の陽イオン要素により、この陰
イオン微結晶または欠陥は、ほとんどの場合補償され
る。これらの化合物はその後、もとの化合物半導体の結
晶性等を回復するためにアニ−リングされる。しかしな
がら、ある場合には、過剰の陰あるいは陽イオンを伴う
化合物半導体の成長により、微結晶または欠陥として陰
あるいは陽イオンが残ってしまう。この場合は、成長さ
れた層の過剰でない方の元素を注入した後、化合物半導
体の結晶性等を回復するためにアニ−リングを行う。Ｃ
ｄＴｅはそのような化合物半導体物質の１つである。
ド−プしたまたはド−プ無しの化合物半導体には陽イオ
ン元素に比べて陰イオン元素が過剰に存在し、それが結
果として微結晶または欠陥を形成する。そして、イオン
注入される化合物半導体の陽イオン要素により、この陰
イオン微結晶または欠陥は、ほとんどの場合補償され
る。これらの化合物はその後、もとの化合物半導体の結
晶性等を回復するためにアニ−リングされる。しかしな
がら、ある場合には、過剰の陰あるいは陽イオンを伴う
化合物半導体の成長により、微結晶または欠陥として陰
あるいは陽イオンが残ってしまう。この場合は、成長さ
れた層の過剰でない方の元素を注入した後、化合物半導
体の結晶性等を回復するためにアニ−リングを行う。Ｃ
ｄＴｅはそのような化合物半導体物質の１つである。
【００５４】化合物半導体の構成元素の１つが成長され
た化合物半導体の層中に過剰に存在する時に生じる高抵
抗の層の発生機構と関連して、我々は、微結晶及び点欠
陥という表現を用いてきた。微結晶と点欠陥は、特定の
原子の数が圧倒的に多いか、少ないかという点でのみ異
なっているが、原子が「あること」と「ないこと」とを
各々結晶中の原子のクラスタとしてみなせば、いずれの
場合も原子のクラスタとして特徴付けることができる。
従って、本願発明の特許請求の範囲でいう「構成元素の
クラスタ」という範囲には、微結晶及び点欠陥が含まれ
るものとする。
た化合物半導体の層中に過剰に存在する時に生じる高抵
抗の層の発生機構と関連して、我々は、微結晶及び点欠
陥という表現を用いてきた。微結晶と点欠陥は、特定の
原子の数が圧倒的に多いか、少ないかという点でのみ異
なっているが、原子が「あること」と「ないこと」とを
各々結晶中の原子のクラスタとしてみなせば、いずれの
場合も原子のクラスタとして特徴付けることができる。
従って、本願発明の特許請求の範囲でいう「構成元素の
クラスタ」という範囲には、微結晶及び点欠陥が含まれ
るものとする。
【００５５】
【発明の効果】本発明の方法によれば、高抵抗のＧａＡ
ｓ層等の任意の領域に導電性を与えることができる。そ
して、量子細線および量子ドット構造、０．１ミクロン
よりも小さい長さのゲ−トを持ったＦＥＴのような微細
構造を作ることができ、さらに、高速かつ低消費電力な
水平および垂直方向に集積化されたＦＥＴなどの電子デ
バイスを作ることができる。
ｓ層等の任意の領域に導電性を与えることができる。そ
して、量子細線および量子ドット構造、０．１ミクロン
よりも小さい長さのゲ−トを持ったＦＥＴのような微細
構造を作ることができ、さらに、高速かつ低消費電力な
水平および垂直方向に集積化されたＦＥＴなどの電子デ
バイスを作ることができる。
【図１】本発明の方法によるＧａＡｓ量子細線の製造工
程の一実施例を示した図である。
程の一実施例を示した図である。
【図２】本発明の方法によるＧａＡｓ量子細線の製造工
程の一実施例を示した図である。
程の一実施例を示した図である。
【図３】本発明の方法によるＧａＡｓ量子細線の製造工
程の一実施例を示した図である。
程の一実施例を示した図である。
【図４】本発明の方法による電極を持った量子細線構造
の一実施例を上から見た図である。
の一実施例を上から見た図である。
【図５】本発明の方法による電極を持った量子細線構造
の一実施例のコンタクト領域の断面を示した図である。
の一実施例のコンタクト領域の断面を示した図である。
【図６】本発明の方法によるＡｓの微結晶によってでき
た空乏層および製造された量子細線の一実施例の様子を
示した図である。
た空乏層および製造された量子細線の一実施例の様子を
示した図である。
【図７】本発明の方法による積層されたＧａＡｓ量子細
線構造の一実施例の製造工程を示す断面図である。
線構造の一実施例の製造工程を示す断面図である。
【図８】本発明の方法による電極を持った積層されたＧ
ａＡｓ量子細線構造の一実施例の側面を示した図であ
る。
ａＡｓ量子細線構造の一実施例の側面を示した図であ
る。
【図９】本発明の方法によるＧａの注入によって形成さ
れた量子ドットの一実施例を上から見た図である。
れた量子ドットの一実施例を上から見た図である。
【図１０】本発明の方法による短いチャンネル幅を持っ
たＧａＡｓのＦＥＴの製造工程の一実施例を示した図で
ある。
たＧａＡｓのＦＥＴの製造工程の一実施例を示した図で
ある。
【図１１】本発明の方法による短いチャンネル幅を持っ
たＧａＡｓのＦＥＴの製造工程の一実施例を示した図で
ある。
たＧａＡｓのＦＥＴの製造工程の一実施例を示した図で
ある。
【図１２】本発明の方法による短いチャンネル幅を持っ
たＧａＡｓのＦＥＴの製造工程の一実施例を示した図で
ある。
たＧａＡｓのＦＥＴの製造工程の一実施例を示した図で
ある。
【図１３】本発明の方法による短いチャンネル幅を持っ
たＧａＡｓのＦＥＴの製造工程の一実施例を示した図で
ある。
たＧａＡｓのＦＥＴの製造工程の一実施例を示した図で
ある。
【図１４】本発明の方法による短いチャンネル幅を持っ
たＧａＡｓのＦＥＴの製造工程の一実施例を示した図で
ある。
たＧａＡｓのＦＥＴの製造工程の一実施例を示した図で
ある。
【図１５】本発明の方法による短いチャンネル幅を持っ
たＧａＡｓのＦＥＴの製造工程の別の一実施例を示した
図である。
たＧａＡｓのＦＥＴの製造工程の別の一実施例を示した
図である。
【図１６】本発明の方法による短いチャンネル幅を持っ
たＧａＡｓのＦＥＴの製造工程の別の一実施例を示した
図である。
たＧａＡｓのＦＥＴの製造工程の別の一実施例を示した
図である。
【図１７】Ｓｉ中の電子のドリフト速度の時間に対する
変化の様子を示した図である。
変化の様子を示した図である。
【図１８】ＧａＡｓ中の電子のドリフト速度の時間に対
する変化の様子を示した図である。
する変化の様子を示した図である。
【図１９】ＧａＡｓ中の電子のドリフト速度のチャンネ
ル長さに対する変化の様子を示した図である。
ル長さに対する変化の様子を示した図である。
【図２０】本発明の方法による短いチャンネル幅を持っ
た素子上のノ−マル・オフ動作のＧａＡｓのＦＥＴの製
造工程の別の一実施例を示した図である。
た素子上のノ−マル・オフ動作のＧａＡｓのＦＥＴの製
造工程の別の一実施例を示した図である。
【図２１】本発明の方法による短いチャンネル幅を持っ
た素子上のノ−マル・オフ動作のＧａＡｓのＦＥＴの製
造工程の別の一実施例を示した図である。
た素子上のノ−マル・オフ動作のＧａＡｓのＦＥＴの製
造工程の別の一実施例を示した図である。
【図２２】本発明の方法による多層の集積回路の一実施
例の断面を示した図である。
例の断面を示した図である。
１、２１ 半絶縁ＧａＡｓ基板 ２、４ 成長されたＧａＡｓ層 ３、２３ Ｇａ注入領域 ６、２４、２６ ＧａおよびＳｉの共注入領域 ５ ＧａＡｓキャップ層 ７ オ−ミック電極
Claims (24)
- 【請求項１】 半導体デバイスの製造方法であって、基板上に 化合物半導体層を形成し、その際、該化合物半
導体層を高抵抗にする該化合物半導体の一構成元素のク
ラスタを該層中に存在させるステップと、 上記化合物半導体層の少なくとも１つの領域中に上記化
合物半導体を構成する他の元素を供給し、上記化合物半
導体層に温度を付与し、 該領域を導電性にするステップ
と、 を含む製造方法。 - 【請求項２】 上記化合物半導体層を形成する工程が、
上記化合物半導体層を分子線エピタキシャル法で形成し
て、上記構成元素を過剰に存在させて上記クラスタを作
ることを含む、請求項１記載の製造方法。 - 【請求項３】 上記温度が、上記他の構成元素と上記ク
ラスタとの反応を生ぜしめるのに充分な温度である、請
求項１記載の製造方法。 - 【請求項４】 上記化合物半導体層が導電型を決定する
不純物でド−プされる、請求項１記載の製造方法。 - 【請求項５】 上記化合物半導体が周期律表のＩＩＩ族
に含まれる元素及びＶ族に含まれる元素からなる、請求
項１記載の製造方法。 - 【請求項６】 上記化合物半導体が周期律表のＩＩ族に
含まれる元素及びＶＩ族に含まれる元素からなる、請求
項１記載の製造方法。 - 【請求項７】 上記化合物半導体が該化合物半導体の３
元混晶および４元混晶を含む、請求項１記載の製造方
法。 - 【請求項８】 上記第１の化合物半導体の構成元素のク
ラスタが該構成元素の微結晶を含む、請求項１記載の製
造方法。 - 【請求項９】 上記第１の化合物半導体の構成元素のク
ラスタが該構成元素の点欠陥を含む、請求項１記載の製
造方法。 - 【請求項１０】 上記化合物半導体がＧａＡｓであり、
かつ上記第１の化合物半導体要素がＡｓである、請求項
１記載の製造方法。 - 【請求項１１】 上記化合物半導体がＺｎＳｅであり、
かつ上記第１の化合物半導体要素がＳｅである、請求項
１記載の製造方法。 - 【請求項１２】 上記化合物半導体を構成する上記他の
元素をイオン注入することと同時に、さらに導電型を決
定する不純物をイオン注入することを含む、請求項３記
載の製造方法。 - 【請求項１３】 化合物半導体層を高抵抗にする第１の
化合物半導体の構成元素のクラスタを含む少なくとも１
つの化合物半導体層と、実質的に 上記クラスタを含まず、導電性を有する、上記
化合物半導体層と電気的に分離された少なくとも１つの
領域と、 を含む、半導体デバイス。 - 【請求項１４】 上記化合物半導体が周期律表のＩＩＩ
族及びＶ族に含まれる元素からなる、請求項１３記載の
半導体デバイス。 - 【請求項１５】 上記化合物半導体が周期律表のＩＩ族
及びＶＩ族に含まれる元素からなる、請求項１３記載の
半導体デバイス。 - 【請求項１６】 上記第１の化合物半導体要素が周期律
表のＶ族に含まれる元素からなる、請求項１３記載の半
導体デバイス。 - 【請求項１７】 上記第１の化合物半導体要素が周期律
表のＶＩ族に含まれる元素からなる、請求項１３記載の
半導体デバイス。 - 【請求項１８】 上記少なくとも１つの化合物半導体層
上に形成された絶縁層および該絶縁層上に形成されたキ
ャップ層を含む、請求項１３記載の半導体デバイス。 - 【請求項１９】 上記化合物半導体がＧａＡｓであり、
かつ上記第１の化合物半導体を構成する元素がＡｓであ
る、請求項１３記載の半導体デバイス。 - 【請求項２０】 上記化合物半導体がＺｎＳｅであり、
かつ上記第１の化合物半導体を構成する元素がＳｅであ
る、請求項１３記載の半導体デバイス。 - 【請求項２１】 上記少なくとも１つの化合物半導体層
が１つの導電型を決定する不純物でド−プされている、
請求項１３記載の半導体デバイス。 - 【請求項２２】 上記少なくとも１つの電気的に分離さ
れた領域が１つの導電型を決定する不純物でド−プされ
ている、請求項１３記載の半導体デバイス。 - 【請求項２３】化合物半導体層中に微細な導電路を形成
する方法であって、 基板上に形成された化合物半導体層の過剰の一構成元素
のクラスタを、上記化合物半導体層中に存在させて、上
記クラスタの周囲に空乏層を形成するステップと、 上記化合物半導体層の少なくとも１つの領域中に上記化
合物半導体を構成する他の元素を供給するステップと、 上記化合物半導体層に温度を付与し、上記空乏層を消失
せしめるステップと、 を含む導電路の形成方法。 - 【請求項２４】上記空乏層を消失せしめるステップは、
上記クラスタと上記他の元素が反応することによる、請
求項２３の導電路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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