JPH07202694A

JPH07202694A - 信号調整回路

Info

Publication number: JPH07202694A
Application number: JP6311160A
Authority: JP
Inventors: Daniel G Knierim; ダニエル・ジー・ニエリム
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1993-11-19
Filing date: 1994-11-21
Publication date: 1995-08-04
Anticipated expiration: 2014-08-09
Also published as: US5418533A; JP2932044B2

Abstract

(57)【要約】【目的】ＡＤＣに入力する入力アナログ信号を調整
し、ＡＤＣの変換精度を向上させる。【構成】第１アナログ値５４は入力アナログ信号１０
の変換に選択した時点５７での瞬間値を表す。第２アナ
ログ値５６は、所定値（零）にする。ホールド回路７６
は、入力アナログ信号１０の瞬間値を保持する。信号生
成回路８０は、第２アナログ値５６を生成する。出力回
路７８は、瞬間値と所定値を選択的にＡＤＣ７０に供給
する。よって、ＡＤＣ７０に供給されるアナログ信号５
０は、第１所定期間５８中は第１アナログ値５４であ
り、第２所定期間６０中は第２アナログ値５６である。
これら回路は、ＡＤＣ７０をクロックするクロック信号
で同期がとられ、これによりＡＤＣ７０の信号入力間隙
は、第１所定期間５８内に収められその中央に配置され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ・デジタル変
換回路（ＡＤＣ）とともに用いるのに適した回路に関
し、特にアナログ・デジタル変換回路を用いてアナログ
信号をデジタル符号化信号に変換する前に入力アナログ
信号を整え、ＡＤＣの変換精度を向上させる信号調整回
路に関する。

【０００２】

【従来の技術】電気的なシステムや機器においては、ア
ナログ・デジタル変換回路（ＡＤＣ）を設けることが必
要な場合が多く、これはアナログ信号を受けてデジタル
的に符号化した信号に変換する。例えばオシロスコープ
ではＡＤＣを用いることも多く、これによって入力アナ
ログ信号をデジタル情報に変換するので、こうした情報
をデジタル的に蓄積及び処理することができ、最終的に
はアナログ形式で表示することができる。

【０００３】ＡＤＣは、理論的には入力アナログ信号の
選択した時点における瞬間的な値（瞬間値）をデジタル
的に符号化した信号に変換する。しかし、実際のＡＤＣ
は信号入力間隙によって特徴づけられる。即ち、ＡＤＣ
は、受けた入力アナログ信号の瞬間的な値を変換すると
いうより、ＡＤＣの信号入力間隙に対応し合致する期間
において入力アナログ信号に対して感度が良いのであ
る。この期間（信号入力間隙）中においても、入力アナ
ログ信号の値は変化するかもしれない。こうした値の変
化はすべてアナログ・デジタル変換（以下、単に変換と
もいう）に寄与するので、変換エラーが生じがちであ
る。これらエラーは、入力アナログ信号が信号入力間隙
中により激しく変化するほど重大な問題となるので、Ａ
ＤＣには変換周波数帯域幅が通常設けられることにな
る。また、こうしたエラーは、信号入力間隙が非線形関
数で表される場合にも大きな問題となる。

【０００４】実際問題として、この問題は単にＡＤＣの
信号入力間隙を狭くするだけでは解決できない。より高
い周波数の信号を正確に変換できるようにすることは従
来から存在した課題であり、他の解決法がなければとに
かく信号入力間隙を狭めていくことが要求されるだろ
う。場合によっては信号入力間隙を狭めていくことも技
術的及び金銭的に可能であうが、不可能な場合もあり、
他の方法を探す必要がある。

【０００５】こうした他の方法の１つとしては、信号調
整（conditioning）回路を用いてＡＤＣを入力アナログ
信号から独立にすることである。信号調整回路は、シス
テム又は機器が受け取った入力アナログ信号を受けてア
ナログ・デジタル変換回路に、入力アナログ信号に相当
するとともに正確な変換が容易な特性を有するアナログ
信号を供給する。一般に信号調整回路は、ＡＤＣの対応
する信号入力間隙中には実質的に値が変化しないアナロ
グ信号を供給するように設計されており、その値は変換
に選択された時点の瞬間的なアナログ信号の値（瞬間
値）を表す値である。このように信号調整回路を用いる
ことで、ＡＤＣそれ自身には変更を加えることなくＡＤ
Ｃの有効な帯域幅を広げることができる。信号調整回路
は、一般にＡＤＣよりも比較的容易に高帯域幅で動作さ
せることができるので、これがこの方法の大きな長所と
なっている。

【０００６】しかし、従来の信号調整回路には重大な限
界がある。このような従来の信号調整回路の１つとして
はトラック・ホールド（ＴＨ）回路があり、図４はその
動作を示している。ＴＨ回路は、トラック（追従）期間
１４中は入力アナログ信号１０（破線で示す）に追従
し、ホールド（保持）期間１６中は入力アナログ信号１
０の瞬間値１８を保持する。このときトラック期間１４
はクロック周期（期間）１２の一部であり、ホールド期
間１６はクロック周期１２の残りの部分である。あるク
ロック周期１２における瞬間値１８は、そのクロック周
期において遷移点２０でトラック状態からホールド状態
にＴＨ回路が遷移したときの入力アナログ信号の値を表
している。ホールド期間１６中において、ＡＤＣはクロ
ックされると瞬間値１８を保持してデジタル的に符号化
した信号（デジタル符号化信号）に変換する。図４では
各クロック周期におけるＡＤＣのクロッキング(clockin
g、クロック時点)をアスタリスク“＊”２２で示してい
る。この方法は、連続するクロック周期１２で繰り返さ
れる。

【０００７】このようにしてＴＨ回路は、ＡＤＣに各ク
ロック周期１２中、所定期間（ホールド期間１６）中に
おいて実質的に変化しないアナログ信号（瞬間値１８）
を供給する。しかし、ホールド期間１６以外では、ＴＨ
回路は入力アナログ信号とともに変化するアナログ信号
１０をＡＤＣに供給する。値がこのように変化すると、
特に高周波数においては重大である。ＡＤＣの信号入力
間隙がホールド期間から外れる程度にまでになると、変
換の値はこの変化を反映するようになり変換エラーが生
じるようになる。変換エラーは高周波数になるほど重大
になるので、これはＡＤＣを使用する際にその帯域幅が
制限されるという影響がでる。これらエラーは、信号入
力間隙が非線形関数で表される場合にさらに大きな問題
となる。

【０００８】こうしたエラーを最小限にするため、ＡＤ
Ｃは一般にホールド期間１６中にその信号入力間隙がホ
ールド期間１６の中央に配置されるようにして各クロッ
ク周期１２中にクロックされる。それでも信号入力間隙
がホールド期間１６より長い限り、変換エラーは生じ
る。この場合、少なくとも信号入力間隙の末端部、即
ち、テイル（tail）はホールド期間１６の外にまで広が
っている。この問題の解決法の１つは、信号入力間隙の
末端部（テイル）を捕らえるようにホールド期間１６を
増加させることである。しかし、これはトラック期間１
４を減少させる点において限界がある。トラック期間１
４は、ＴＨ回路がトラック期間１４から引き続くホール
ド期間１６に遷移する遷移点２０に達するまでに、ＴＨ
回路が入力アナログ信号１０の現在値にまで立上って安
定するために充分な長さが必要だからである。

【０００９】図５は、サンプリング及びフィルタを用い
た他の信号調整回路の動作を示している。詳しくは、19
91年IEEE国際ソリッド・ステート会議議事録第１７６〜
１７７頁のラッシュ（Rush）及びビルン（Byrne）によ
る「４ＧＨｚ８ビット・データ取り込みシステム」を参
照されたい。このサンプル及びフィルタ（ＳＦ）回路
は、入力アナログ信号のサンプル３０を周期的に取り、
その後これらサンプルを受動フィルタを用いて濾波す
る。サンプル３０はインパルスと似ており、これらの持
続時間（パルス幅）は入力アナログ信号の瞬間値丁度ま
で立ち上がるのに充分な程度の長さである。受動フィル
タは、アナログ信号３４を生成する。このアナログ信号
３４は値が動的に変動し、サンプルの値に相当するピー
ク３６を有している。受動フィルタは、そのピーク３６
が比較的平らとなるように設計され、これによりサンプ
ルする値がホールド（保持）されたのとほぼ同等の効果
を得ている。サンプリング及び濾波を行うと入力アナロ
グ信号１０の振幅を減少させるので、アナログ信号はま
ず増幅されその後ＡＤＣに供給され変換される。アナロ
グ信号３４の変換においては、ＡＤＣの信号入力間隙が
その信号ピーク３４に時間的な同期がとられる。

【００１０】受動フィルタがないときには、ＡＤＣへの
入力信号はインパルス列に似たサンプル３０となる。サ
ンプル３０とサンプル３０の間では、ＡＤＣへの入力信
号はほぼ零である。ＡＤＣの信号入力間隙を線形関数と
みなせる範囲においては、これら零入力は変換に重大な
影響を及ぼすことはない。よってＡＤＣの信号入力間隙
の中心をサンプル３０に置くようにすれば、信号入力間
隙をサンプル周期（期間）３８の２つ分の長さと同じに
できる。言い換えると、図５に示すＳＦ回路のサンプル
周期３８は図４に示したＴＨ回路のクロック周期１２に
等しいので、ＳＦ回路ではＴＨ回路と比較して、約４倍
の長さの信号入力間隙を有するＡＤＣを使用できる（た
だし、もしホールド期間１６がクロック周期１２の半分
より大きくなっていると、多少短くなる）。即ち、より
動作の遅いＡＤＣを使用できることになる。

【００１１】しかし、振幅の異なるインパルスを変換す
る際には、典型的にはＡＤＣの信号入力間隙の感度特性
は顕著な非線形性を示すので、変換エラーが生じる。よ
ってＳＦ回路ではアナログ信号３４を形成するのに受動
フィルタを使用し、非線形性を緩和する。フィルタそれ
自身が信号入力間隙を有するので、ＡＤＣの信号入力間
隙はサンプル期間３８の２つ分より短く、さらにフィル
タの信号入力間隙よりも短くなければならない。

【００１２】

【発明が解決しようとする課題】ＳＦ回路には長所もあ
るが、同時に重大な欠点もある。それはＳＦ回路が通常
ＡＤＣといっしょに集積回路上に組み込むことができな
い精巧なフィルタを必要とし、またアナログ信号を増幅
する増幅器を必要とすることである。さらに最も重大な
欠点は、ＳＦ回路がアナログ信号を変化させつつある時
点で信号の変換を行う点である。アナログ信号３４のピ
ーク３６は、ほぼ平らであるといってもやはり曲線を描
いているので、アナログ信号３４の値には信号入力間隙
中において幅があり、この値の幅がアナログ・デジタル
変換にすべて寄与するので、非線形性が原因の重大な変
換エラーが生じやすい。よってこれらエラーを考慮しな
いとすると、重大な問題である。逆にこれらエラーを考
慮しようとすると、ＡＤＣとともに信号調整回路の応答
特性を調整する必要があり、こうした情報を元にＡＤＣ
の出力に数値変換用（look-up）テーブルや補間装置と
いった補正手段を付加する必要がある。

【００１３】そこで本発明の目的は、入力アナログ信号
をＡＤＣでアナログ・デジタル変換する前に必要な信号
の調整を効果的に行う信号調整回路を提供することであ
る。

【００１４】本発明の目的は、ＡＤＣに入力する入力ア
ナログ信号を調整し、ＡＤＣの変換精度を向上させる信
号調整回路を提供することである。

【００１５】本発明の目的は、ＡＤＣに入力する入力ア
ナログ信号を調整し、ＡＤＣの変換エラーを低減できる
信号調整回路を提供することである。

【００１６】本発明の目的は、ＡＤＣの信号入力間隙中
において、変換に選択した時点における入力アナログ信
号の瞬間値を表すアナログ値が実質的に不変な信号をＡ
ＤＣに供給し、ＡＤＣの変換の精度を向上させることが
できる信号調整回路を提供することである。

【００１７】本発明の目的は、ＡＤＣの信号入力間隙中
において、変換に選択した時点における入力アナログ信
号の瞬間値を表すアナログ値が実質的に不変で、よって
入力アナログ信号の変化が変換に不要な影響を与えない
信号をＡＤＣに供給できる信号調整回路を提供すること
である。

【００１８】本発明の目的は、ＡＤＣの信号入力間隙中
において、変換に選択した時点における入力アナログ信
号の瞬間値を表す実質的に不変な第１アナログ値又は零
等の所定の第２アナログ値を選択的にＡＤＣに供給する
ことにより、入力アナログ信号の変化がＡＤＣでの変換
に不要な影響を与えないようにする信号調整回路を提供
することである。

【００１９】本発明の目的は、ＡＤＣの通常の変換周波
数帯域幅から外れた周波数の入力アナログ信号でも、Ａ
ＤＣが精度良くアナログ・デジタル変換することを可能
にする信号調整回路を提供することである。

【００２０】本発明の目的は、単一の集積回路にＡＤＣ
といっしょに容易に組込み可能な信号調整回路を提供す
ることである。

【００２１】

【課題を解決するための手段】本発明の信号調整回路
は、ＡＤＣのアナログ・デジタル変換がトリガされる各
クロック周期中の第１所定期間中に第１アナログ値を供
給し、第２所定期間中に第２アナログ値供給する。第１
アナログ値は、入力アナログ信号の変換用に選択した時
点の瞬間値を表している。第２アナログ値は所定値であ
り、好適には零に設定される。第１及び第２所定期間の
長さは、同じでも良いし異なっていても良い。これらが
まとまってクロック周期を構成する。

【００２２】信号調整回路は、次のような回路で構成さ
れる。ホールド回路は、変換用に選択した時点での入力
アナログ信号の瞬間値をホールドする。信号生成回路
は、所定の第２アナログ値を生成する。出力回路は、瞬
間値又は所定値を選択的にＡＤＣに出力する。ホールド
回路、信号生成回路及び出力回路は、ＡＤＣを駆動する
クロック信号で同期がとられる。ホールド回路は、上述
したような従来のトラック・ホールド回路で構成しても
良い。

【００２３】アナログ・デジタル変換は、ＡＤＣの信号
入力間隙が第１所定期間中に実質的に収まるように若し
くはその中央にくるように、又はこのどちらをも満たす
ように同期がとられる。ＡＤＣの信号入力間隙が第１所
定期間に収まっている限りにおいては、デジタル符号化
信号は入力アナログ信号の瞬時値のみを反映して生成さ
れる。

【００２４】ＡＤＣの信号入力間隙の一部が第１所定期
間外にまで広がっている場合においては、信号入力間隙
は第１所定期間と隣接する２つの第２所定期間の内には
完全に収まっている。この場合、信号入力間隙の特性が
線形関数で示される範囲においては、デジタル符号化信
号は入力アナログ信号の瞬間値に第２アナログ値（好適
には零）の寄与を加算した値を反映して生成される。さ
らにＡＤＣの信号入力間隙の特性が非線形で示される場
合においても、ＡＤＣは入力アナログ信号の瞬間値及び
第２アナログ値の非線形の（しかし所定の）組み合わせ
を反映してデジタル符号化信号を生成することになる。
どの場合においても、第２アナログ値が所定値であるた
め、変換用に選択した時点前後での入力アナログ信号の
変化はＡＤＣのデジタル符号化信号に影響しない。

【００２５】

【実施例】図２は、本発明の信号調整回路の動作を示す
図である。信号調整回路は、入力アナログ信号１０を受
けて、この信号からクロック周期５２を有するクロック
信号１００の制御に従ってアナログ信号５０を生成す
る。各クロック周期において、アナログ信号５０には第
１アナログ値５４及び第２アナログ値５６がある。所与
のクロック周期５２と対応する第１アナログ値５４は、
クロック周期５２中の所定の選択した時点５７での入力
アナログ信号５０の瞬間値に相当している。第２アナロ
グ値５６は、後述するように所定値であり、連続するク
ロック周期５２でも同じ値である。

【００２６】アナログ信号５０は、第１所定期間５８に
おいて第１アナログ値５４を有し、第２所定期間６０に
おいて第２アナログ値５６を有する。各クロック周期に
おける第１及び第２所定期間５８及び６０の間では、夫
々の第１及び第２アナログ値５４及び５６は一定であ
る。つまり、夫々のピークは実質的に平ら（フラット）
である。第１及び第２所定期間５８及び６０の合計は、
クロック周期５２と実質的に同じである。図２に示すよ
うに第１及び第２所定期間５８及び６０の持続時間をほ
ぼ同じにしてもよいが、必ずしも同じにする必要はな
い。

【００２７】図２に示すように、第１所定期間５８と第
２所定期間６０との間の遷移はほぼ瞬間的に行われる。
しかし、この遷移は必ずしも瞬間的でなくても良く、有
限な時間で行っても良い。好適には、遷移に要する時間
は各所定期間５８及び６０と比較して相対的に十分に短
い方が良い。重要なことは、第１及び第２アナログ値５
４及び５６の間の遷移が相対的に短い時間で行われるこ
とである。

【００２８】こうして生成されたアナログ信号５０は、
ＡＤＣ７０に供給される。ＡＤＣ７０は、一般に各クロ
ック周期５２中にクロックされ、第１アナログ値５４で
表される入力アナログ信号１０の瞬間値をデジタル符号
化信号７２に変換する。図２では、ＡＤＣのクロックさ
れる時点が各クロック周期５２中にアスタリスク”＊”
２２で示されている。

【００２９】ＡＤＣ７０の特性は、その信号入力間隙の
持続時間及び特性曲線で特徴づけられる。図３は信号入
力間隙６２の特性曲線の例を示しており、時間ｔ_bで主
要部（最大振幅領域）６４が現れ、時間ｔ_tでテイル
（振幅の小さい末端又はすそ）が現れる。図３の水平軸
は、ＡＤＣ７０がアナログ信号５０をデジタル符号化信
号７２に変換する命令を受けた時点に対する相対的な時
間を示す。信号入力間隙６２の持続時間中において、ア
ナログ信号５０はＡＤＣ７０にとって有効な入力となり
アナログ・デジタル変換される。

【００３０】理想的にはデジタル符号化信号７２は、信
号入力間隙の持続時間中におけるアナログ信号５０の値
の線形な組み合わせ、つまり、加重平均を表す。このと
き、図３の垂直軸方向に関する信号入力間隙の特性曲線
は、時間に対する重み関数の値を示している。デジタル
符号化信号７２は、言い換えると、アナログ信号５０と
信号入力間隙の重み関数との積を時間に関して積分した
ものである。しかし、実際のデジタル符号化信号７２
は、信号入力間隙の持続時間中におけるアナログ信号５
０の値の非線形な組み合わせを表す。この非線形の場合
では、信号入力間隙の特性曲線がアナログ信号５０に対
するＡＤＣのデジタル符号信号７２の時間に関する相対
的な感度を示している。よって、ＡＤＣの変換は、信号
入力間隙６２に対応し合致する期間についてだけ有効に
なる。

【００３１】変換エラーを最小限に抑えるためには、各
クロック周期５２において信号入力間隙６２が第１所定
期間５８内に含まれるようにＡＤＣをクロックするのが
良い。ＡＤＣの信号入力間隙が第１所定期間５８内に含
まれる（収まる）範囲においては、ＡＤＣが生成するデ
ジタル符号化信号は、各クロック周期１２内の第１アナ
ログ値５４で示される入力アナログ信号の瞬間値のみを
反映する。

【００３２】しかし、もし信号入力間隙６２の持続時間
が第１所定期間５８の持続時間より大きいと、信号入力
間隙６２は第１所定期間５８の外にまで広がってしま
う。この場合、変換エラーを最小にするために、信号入
力間隙６２を第１所定期間５８の中央にくるようにして
ＡＤＣをクロックするのが好適である。特に、連続する
クロック周期５２において入力される多様な入力アナロ
グ信号１０対して、信号入力間隙６２の特性曲線下側の
最大領域を第１所定期間５８内に収めるようにして、信
号入力間隙６２を第１所定期間５８の中央にくるように
しＡＤＣをクロックするとよい。つまり例えば、テイル
６６の末端（又は先端）だけ第１所定期間５８の外まで
広がっているようにすれば良い。また、信号入力間隙６
２を第１所定期間５８及び隣接する２つの第２所定期間
６０を合計した期間内に完全に収まるようにして、信号
入力間隙６２を第１所定期間５８の中央にくるように配
置しても良い。つまり、第１所定期間５８の前後にはみ
出した信号入力間隙６２の特性曲線の領域の量は、零又
は少なくとも最小限に維持するようにするのが望まし
い。

【００３３】変換エラーは、また第２アナログ値の所定
値を適切に選択することによっても低減することができ
る。第２アナログ値５６は、できれば零であることが望
ましい。この場合、テイル６６が第１所定期間５８の外
の第２所定期間６０にまで広がっていても、第２アナロ
グ値５６によって信号入力間隙６２で記述される加重平
均に零が加算されるだけなので、ＡＤＣの利得を低下さ
せることになり、変換が改善される。従って、ＡＤＣの
信号入力間隙６２が線形関数で記述される限りにおい
て、変換の精度に重大な影響を及ぼすことがない。仮に
信号入力間隙６２が隣接する第２所定期間６０にまで広
がっていたとしても、ＡＤＣの変換には夫々対応する選
択された時点５７における入力アナログ信号１０の瞬間
値だけが反映され、入力アナログ信号１０の他の値は何
等反映されないことに注意されたい。

【００３４】ＡＤＣの信号入力間隙６２が非線形関数で
記述される場合まで考えると、第２アナログ値５６よる
出力への影響によって変換エラーが生じることがある。
しかし、こうした変換エラーは、信号入力間隙６２がそ
の特性曲線下側の最大振幅領域６４を第１所定期間５８
内に収めるように第１所定領域５８の中央に配置される
ことによって、言い換えると、テイル６６だけが隣接す
る第２所定期間６０にまで広がるようにすることによっ
て、軽微なものになっている。この広がっているテイル
６６の特性曲線下側の領域が充分に小さいか若しくはＡ
ＤＣの信号入力間隙６２が充分に線形であるか又はこれ
らの両方である場合では、信号入力間隙６２は最大で第
１所定期間及び２つの第２所定期間を合計した長さを有
し、重大な変換エラーを起こすことがない。よって、本
発明の信号調整回路によれば、ＡＤＣの公称変換帯域を
越える周波数の入力アナログ信号をアナログ・デジタル
変換するときでも変換精度が向上する。

【００３５】図１は、ＡＤＣ７０に接続された本発明に
よる信号調整回路の好適実施例のブロック図である。Ａ
ＤＣ７０は、出力ポート７４にアナログ信号を表すデジ
タル符号化信号７２を生成する。ＡＤＣは、フラッシュ
型変換器など、アナログ・デジタル変換にあたっての信
号入力間隙の持続時間が比較的短いものが好適である。
図１では信号調整回路をＡＤＣ７０に接続して使用して
いるが、クロック動作アナログ・メモリのようなクロッ
ク信号に同期して入力アナログ信号をサンプルするデバ
イス、さらには上述の信号入力間隙に相当するものがあ
るデバイスならば、本発明の信号調整回路を適用できる
ことに注意されたい。

【００３６】信号調整回路は、第１アナログ値５４をホ
ールド（保持）するホールド回路７６を有している。さ
らに図１に示すように回路７６は、好適にはトラック・
ホールド回路として機能してもよい。トラック・ホール
ド回路７６は、出力回路７８の第１入力ポート７９で出
力回路７８に接続される。信号生成回路８０は、第２ア
ナログ値５６を生成し、出力回路７８の第２入力ポート
８１で出力回路７８に接続される。出力回路７８はＡＤ
Ｃに接続され、第１アナログ値５４及び第２アナログ値
５６を有するアナログ信号５０を供給する。

【００３７】信号調整回路はバッファ回路８２を有して
も良く、その入力ポート８４は入力アナログ信号１０を
受け、その出力ポート８６はトラック・ホールド回路７
６に接続される。バッファ回路８２は入力アナログ信号
１０を緩衝してトラック・ホールド回路７６に供給し、
クロックされたときに生じるトラック・ホールド回路７
６の入力インピーダンス及び電流の変化によって、入力
ポート８４で受けた入力アナログ信号１０に乱れが生じ
るのを防止する。

【００３８】トラック・ホールド回路７６は、スイッチ
８８を有する。スイッチ８８の入力ポート９０は、バッ
ファ回路８２の出力ポート８６に接続される。スイッチ
８８の出力ポート９２は、接地されたコンデンサ９４の
非接地側及び出力回路７８の第１入力ポート７９に並列
に接続される。スイッチ８８は、クロック信号１００
（ＣＬＫで示す）に結合され制御される。クロック信号
１００に応じて第２所定期間６０の開始時点でスイッチ
８８が閉じると、コンデンサ９４は入力アナログ信号１
０を充電し、所定の選択時点５７まで入力アナログ信号
１０をトラック（追従）する。クロック信号１００によ
りスイッチ８８が選択時点５７で開くと、コンデンサ９
４は第１アナログ値５４をホールド（保持）して出力回
路７８に供給するので、第１アナログ値５４はこの時点
おける入力アナログ信号１０の瞬間値を表す。

【００３９】トラック・ホールド回路７６には、ストロ
ーブ・ダイオード・ブリッジ、電界効果トランジスタ又
はスイッチ型帰還相互コンダクタンス増幅器等をスイッ
チ８８の代わりに使用しても良いことに注意されたい。
また、トラック・ホールド回路７６にスイッチ型帰還相
互コンダクタンス増幅器を用いたときに、これを積分回
路に接続するとともに、積分回路から帰還を受けるよう
にしても良い。さらには、トラック・ホールド回路７６
は周知の種々の回路で構成することが可能である。

【００４０】図１からわかるように出力回路７８には、
入力電流の小さい高速増幅器を用いるのが好適である。
出力回路７８は制御入力端８３を有し、これがクロック
信号の入力を受けるインバータに接続される。出力回路
７８は、クロック信号１００を反転した反転クロック信
号（／ＣＬＫ）１０４の制御に従って、アナログ信号５
０を出力する。クロック信号１００によりトラック・ホ
ールド回路７６のスイッチ８８が閉じたときには、反転
クロック信号１０４により出力回路７８が信号生成回路
８０で生成された第２アナログ値５６をＡＤＣ７０に供
給する。クロック信号１００によりスイッチ８８が開い
たときには、反転クロック信号１０４により出力回路７
８がトラック・ホールド回路７６のコンデンサ９４でホ
ールドされた第１アナログ値５４をＡＤＣ７０に供給す
る。

【００４１】図１では簡単のため、出力回路７８と信号
生成回路を分離して記載しているが、これらを２つの利
得を選択可能な単一の増幅器で構成しても良い。このと
き、第１の利得を第１アナログ値５４に使用し、第２の
利得を第２アナログ値に使用する。このような増幅器に
おいて、第２アナログ値５６を実質的に零とするため
に、これに使用する利得を零に設定することにより、第
２アナログ値５６を生成する。零の利得は、一般に信号
経路の増幅段をオフにするか、又は２つの平衡な信号経
路の一方を反転してこれらの出力を合算することによっ
て生成される。反転クロック信号１０４を上述の利得切
換え型増幅器で構成した出力回路７８に印加すると、増
幅器の切換え可能な２つの利得のどちらかが選択され、
アナログ信号５０が出力される。利得を選択的に切換え
可能な増幅器、特に利得零を選択可能な増幅器は、種々
のものが周知である。

【００４２】信号調整回路は同期回路１１０を有しても
良く、その出力端はＡＤＣ７０に接続され、そのクロッ
ク入力端でクロック信号１００を受ける。同期回路１１
０はＡＤＣ７０をクロックし、これによってＡＤＣ７０
は図２のアスタリスク２２で示されるクロック時点にお
いてアナログ信号５０をアナログ・デジタル変換する。
なお、装置の設計、特にＡＤＣの設計によって、同期回
路はなくても良い場合もある。重要なことは、各クロッ
ク周期５２において、トラック・ホールド回路７６及び
ＡＤＣ７０を同期させ、条件に応じて上述のようにＡＤ
Ｃの信号入力間隙を第１所定期間５８に収めるか若しく
はその中央に配置するか、又はこれら両方を満たすよう
にすることである。また、信号調整回路は、差動動作の
技術を用いて実現しても良いことに注意されたい。

【００４３】ＡＤＣ７０が出力するデジタル符号化信号
７２は、オシロスコープなどの機器ですぐにも使用でき
る形態になっている。即ち、デジタル符号化信号７２
は、デジタル的に蓄積及び処理可能で、表示装置でアナ
ログ信号を再構成できる。また、デジタル符号化信号７
２は、コンピュータ・バス等のデジタル的なシステムに
送ることもできる。加えて、回路の構成が簡素なため、
ＡＤＣといっしょに単一の集積回路に容易に組み込むこ
とができる。このように一体化して組み込めば、独立に
分離してものを接続して回路を実現した場合に生じがち
なハイブリット回路や印刷基板のトレースの表皮損失な
どによる特性の劣化を最小限に抑えることができる。

【００４４】以上、本発明の好適実施例を説明したが、
本発明はここに説明した実施例のみに限定されるもので
はなく、本発明の要旨を逸脱することなく必要に応じて
種々の変形及び変更を実施し得ることは当業者には明ら
かである。

【００４５】

【発明の効果】本発明の信号調整回路によれば、ＡＤＣ
などの信号入力間隙中に入力アナログ信号の瞬間値を供
給する必要のある回路に対して、その信号入力間隙中に
ほぼ一定の値を第１アナログ信号を供給し、それ以外の
期間では所定値の第２アナログ信号を供給するので、入
力アナログ信号の変動によって生じるエラーを防止でき
る。また、本発明の信号調整回路は構成が簡素なので、
ＡＤＣなど他の回路といっしょに集積回路に組込むこと
が容易で、よって小型化及び配線の短縮による信号劣化
の低減といった効果を受けることができる。

【図面の簡単な説明】

【図１】本発明の信号調整回路の一実施例のブロック図
である。

【図２】本発明の信号調整回路の動作を示す図である。

【図３】ＡＤＣが有する信号入力間隙の特性曲線の例を
示す図である。

【図４】従来の信号調整回路の例における動作を示す図
である。

【図５】従来の信号調整回路の他の例における動作を示
す図である。

【符号の説明】

１０入力アナログ信号１２クロック周期１４トラック期間１６ホールド期間１８瞬間値２０遷移点２２クロック時間２４アナログ信号３０サンプル３４アナログ信号３６ピーク３８サンプル期間５０アナログ信号５２クロック周期５４第１アナログ値５６第２アナログ値５８第１所定期間６０第２所定期間６２信号入力間隙６４信号入力間隙特性の主要部６６テイル７０アナログ・デジタル変換回路７２デジタル符号化信号７４出力ポート７６トラック・ホールド回路７８出力回路７９出力回路の第１入力ポート８０信号生成回路８１出力回路の第２入力ポート８２バッファ回路８３出力回路の制御入力端８４入力ポート８６出力ポート８８スイッチ９０入力ポート９２出力ポート９４コンデンサ１００クロック信号１０２インバータ１０４反転クロック信号１１０同期回路

Claims

【特許請求の範囲】

【請求項１】入力アナログ信号を表すデジタル符号化
信号を生成するアナログ・デジタル変換手段に上記入力
アナログ信号を調整して供給する信号調整回路であっ
て、上記入力アナログ信号の所定時点における振幅を表す第
１アナログ値を第１所定期間中において保持するホール
ド手段と、所定値を有する第２アナログ値を生成して第２所定期間
中に供給する信号生成手段と、上記第１所定期間中は上記第１アナログ値を、上記第２
所定期間中は上記第２アナログ値を上記アナログ・デジ
タル変換手段に供給する出力手段とを具える信号調整回
路。
【請求項２】上記第２アナログ値の上記所定値が零で
あることを特徴とする請求項１記載の信号調整回路。
【請求項３】上記アナログ・デジタル変換手段は信号
入力間隙中にクロック信号でクロックされてアナログ・
デジタル変換を行い、上記ホールド手段は上記クロック
信号と同期が取られ、上記信号入力間隙が上記第１所定
期間中に収まることを特徴とする請求項１又は２記載の
信号調整回路。
【請求項４】上記アナログ・デジタル変換手段は信号
入力間隙中にクロック信号でクロックされてアナログ・
デジタル変換を行い、上記ホールド手段は上記クロック
信号と同期が取られ、上記信号入力間隙が上記第１所定
期間の中央に配置されることを特徴とする請求項１又は
２記載の信号調整回路。
【請求項５】上記アナログ・デジタル変換手段は信号
入力間隙中にクロック信号でクロックされてアナログ・
デジタル変換を行い、上記ホールド手段及び上記信号生
成手段は上記クロック信号と同期が取られ、上記信号入
力間隙が上記第１所定期間及び該第１所定期間に隣接す
る２つの上記第２所定期間で定まる期間中に完全に収ま
ることを特徴とする請求項１又は２記載の信号調整回
路。
【請求項６】上記ホールド手段は、上記所定時点まで
上記入力アナログ信号をトラックするトラック・ホール
ド手段であることを特徴とする請求項１、２、３、４又
は５記載の信号調整回路。