JPH07201937A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07201937A JPH07201937A JP17994A JP17994A JPH07201937A JP H07201937 A JPH07201937 A JP H07201937A JP 17994 A JP17994 A JP 17994A JP 17994 A JP17994 A JP 17994A JP H07201937 A JPH07201937 A JP H07201937A
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- package
- testing
- internal lead
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体装置、特にゲートアレイ等のＡＳＩＣ
のデバイス構造に関し、多品種少量生産品の試験用テス
トボードを汎用化して試験費用を低減する。 【構成】 ＬＳＩパッケージ２の裏面の特定位置に凹部
21b と、凹部21b 内で露出するテスト用端子23を設け、
テスト用端子23を特定位置の内部リード25に接続する。
内部リード25以外の内部リード24は実装用外部リード22
に接続する。内部リード25に対向するボンディングパッ
ド11を予備パッド11A とし、予備パッド11A と内部リー
ド25及び他のボンディングパッド11と内部リード24とを
ボンディングする。ＬＳＩチップ内の電源及びＧＮＤ配
線は予備パッド11A 及びそれ以外のボンディングパッド
11の双方に接続する。試験時には電源及びＧＮＤ端子と
してテスト用端子23を使用する。
のデバイス構造に関し、多品種少量生産品の試験用テス
トボードを汎用化して試験費用を低減する。 【構成】 ＬＳＩパッケージ２の裏面の特定位置に凹部
21b と、凹部21b 内で露出するテスト用端子23を設け、
テスト用端子23を特定位置の内部リード25に接続する。
内部リード25以外の内部リード24は実装用外部リード22
に接続する。内部リード25に対向するボンディングパッ
ド11を予備パッド11A とし、予備パッド11A と内部リー
ド25及び他のボンディングパッド11と内部リード24とを
ボンディングする。ＬＳＩチップ内の電源及びＧＮＤ配
線は予備パッド11A 及びそれ以外のボンディングパッド
11の双方に接続する。試験時には電源及びＧＮＤ端子と
してテスト用端子23を使用する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にゲート
アレイ等のＡＳＩＣ（特定用途向けＩＣ）のデバイス構
造に関する。
アレイ等のＡＳＩＣ（特定用途向けＩＣ）のデバイス構
造に関する。
【０００２】
【従来の技術】組立完了後のＬＳＩを試験する際、ＬＳ
Ｉ側の電源用端子としては、従来はＬＳＩパッケージの
実装用外部リードを使用していた。ところが、ゲートア
レイ等のＡＳＩＣにおいては実装用外部リードの割付け
にはユーザの要求を無視することが出来ないから、実装
用外部リードにおける電源端子の位置が必ずしも一定し
ない。その結果、従来は、試験を行う際に使用するテス
トボードをパッケージの型格ごとに統一することが出来
ず、パッケージの型格の他に電源端子の位置によって専
用のテストボードを作成していた。
Ｉ側の電源用端子としては、従来はＬＳＩパッケージの
実装用外部リードを使用していた。ところが、ゲートア
レイ等のＡＳＩＣにおいては実装用外部リードの割付け
にはユーザの要求を無視することが出来ないから、実装
用外部リードにおける電源端子の位置が必ずしも一定し
ない。その結果、従来は、試験を行う際に使用するテス
トボードをパッケージの型格ごとに統一することが出来
ず、パッケージの型格の他に電源端子の位置によって専
用のテストボードを作成していた。
【０００３】
【発明が解決しようとする課題】ところが、テストボー
ドは高価なものであり、しかもゲートアレイ等のＡＳＩ
Ｃは一般的に多品種少量生産となるから、従来のように
パッケージの型格と電源端子の位置によって専用のテス
トボードを作成すると試験費用が高くなる、という問題
があった。
ドは高価なものであり、しかもゲートアレイ等のＡＳＩ
Ｃは一般的に多品種少量生産となるから、従来のように
パッケージの型格と電源端子の位置によって専用のテス
トボードを作成すると試験費用が高くなる、という問題
があった。
【０００４】本発明はこのような問題を解決して、テス
トボードを汎用化して試験費用を低減することが可能な
半導体装置の提供を目的とする。
トボードを汎用化して試験費用を低減することが可能な
半導体装置の提供を目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するた
め、本発明の半導体装置では、ＬＳＩパッケージの実装
用外部リードとは別に、ＬＳＩパッケージ裏面の、パッ
ケージの種類ごとに定められた共通位置にテスト用端子
を設け、ＬＳＩチップ内の電源配線を実装用外部リード
と共にテスト用端子にも接続する。
め、本発明の半導体装置では、ＬＳＩパッケージの実装
用外部リードとは別に、ＬＳＩパッケージ裏面の、パッ
ケージの種類ごとに定められた共通位置にテスト用端子
を設け、ＬＳＩチップ内の電源配線を実装用外部リード
と共にテスト用端子にも接続する。
【０００６】
【作用】本発明では、組立完了後のＬＳＩを試験する
際、ＬＳＩ側の電源端子としてテスト用端子を使用すれ
ばよく、実装用外部リードを使用する必要はない。この
テスト用端子の位置はＬＳＩパッケージの種類が同一な
らば同一であるから、たとえＬＳＩの品種により実装用
外部リードにおける電源端子の位置が異なっていても、
ＬＳＩパッケージの種類が同一ならば同一のテストボー
ドを使用して試験することが出来る。その結果、高価な
テストボードが汎用化され、多品種少量生産品の試験費
用が低減する。
際、ＬＳＩ側の電源端子としてテスト用端子を使用すれ
ばよく、実装用外部リードを使用する必要はない。この
テスト用端子の位置はＬＳＩパッケージの種類が同一な
らば同一であるから、たとえＬＳＩの品種により実装用
外部リードにおける電源端子の位置が異なっていても、
ＬＳＩパッケージの種類が同一ならば同一のテストボー
ドを使用して試験することが出来る。その結果、高価な
テストボードが汎用化され、多品種少量生産品の試験費
用が低減する。
【０００７】又、このテスト用端子はＬＳＩパッケージ
裏面の凹所内にもうけられているから、ユーザの使用に
は全く支障がない。
裏面の凹所内にもうけられているから、ユーザの使用に
は全く支障がない。
【０００８】
【実施例】本発明に係る半導体装置の実施例を図１を参
照しながら説明する。図１は本発明の実施例を示す模式
図である。同図において、１はＬＳＩチップであり、こ
の例ではＣＭＯＳゲートアレイのチップである。２はＬ
ＳＩパッケージであり、この例ではセラミックＱＦＰで
ある。３はボンディングワイヤである。
照しながら説明する。図１は本発明の実施例を示す模式
図である。同図において、１はＬＳＩチップであり、こ
の例ではＣＭＯＳゲートアレイのチップである。２はＬ
ＳＩパッケージであり、この例ではセラミックＱＦＰで
ある。３はボンディングワイヤである。
【０００９】ＬＳＩチップ１の表面周辺部には多数のボ
ンディングパッド１１が列設されており、その内、特定
位置の三個が電源用（ＧＮＤ用を含む）の予備パッド１
１Ａと定められている。この位置はＬＳＩチップの品種
とは関係なく、ＬＳＩパッケージの種類ごとに定められ
ている。チップ内部の配線の内、三種類の電源配線（こ
の例ではＶＤＤ1 ，ＶＤＤ2 ，ＶＳＳ用）は例えばそれ
ぞれリング状に設けられており、それぞれ上記の予備パ
ッド１１Ａの特定の一つ及び予備パッド１１Ａ以外のボ
ンディングパッド１１の一つ又は二つ以上と接続してい
る。もちろん、ＶＤＤが一電源ならば予備パッド１１Ａ
は一個が空きとなる。
ンディングパッド１１が列設されており、その内、特定
位置の三個が電源用（ＧＮＤ用を含む）の予備パッド１
１Ａと定められている。この位置はＬＳＩチップの品種
とは関係なく、ＬＳＩパッケージの種類ごとに定められ
ている。チップ内部の配線の内、三種類の電源配線（こ
の例ではＶＤＤ1 ，ＶＤＤ2 ，ＶＳＳ用）は例えばそれ
ぞれリング状に設けられており、それぞれ上記の予備パ
ッド１１Ａの特定の一つ及び予備パッド１１Ａ以外のボ
ンディングパッド１１の一つ又は二つ以上と接続してい
る。もちろん、ＶＤＤが一電源ならば予備パッド１１Ａ
は一個が空きとなる。
【００１０】ＬＳＩパッケージ２はパッケージ本体２
１、実装用外部リード２２、テスト用端子２３、内部リ
ード２４，２５、蓋２６等からなる。パッケージ本体２
１の裏面には三個の凹部２１ｂが設けられている。その
位置はＬＳＩパッケージの型格により統一されている。
パッケージ本体２１の上面中央部はＬＳＩチップ１を搭
載するためのステージ２１ａとなっており、このステー
ジ２１ａを包囲するように多数の導体パターンがステー
ジ２１ａ近傍からパッケージ本体２１の周辺部へ向けて
略放射状に形成されている。これらの導体パターンはス
テージ２１ａ近傍ではパッケージ２内部で露出して内部
リード２４，２５となっている。
１、実装用外部リード２２、テスト用端子２３、内部リ
ード２４，２５、蓋２６等からなる。パッケージ本体２
１の裏面には三個の凹部２１ｂが設けられている。その
位置はＬＳＩパッケージの型格により統一されている。
パッケージ本体２１の上面中央部はＬＳＩチップ１を搭
載するためのステージ２１ａとなっており、このステー
ジ２１ａを包囲するように多数の導体パターンがステー
ジ２１ａ近傍からパッケージ本体２１の周辺部へ向けて
略放射状に形成されている。これらの導体パターンはス
テージ２１ａ近傍ではパッケージ２内部で露出して内部
リード２４，２５となっている。
【００１１】この内、前記の予備パッド１１Ａに対向す
る三つが内部リード２５、他は総て内部リード２４であ
る。内部リード２４となる導体パターンはパッケージ本
体２１の周辺部まで延在してそこで実装用外部リード２
２と接続されている。内部リード２５となる導体パター
ンはパッケージ本体２１の周辺部までは延在してしてお
らず、前記のパッケージ本体２１の凹部２１ｂの位置で
途切れており、この凹部内に露出してテスト用端子２３
となっている。
る三つが内部リード２５、他は総て内部リード２４であ
る。内部リード２４となる導体パターンはパッケージ本
体２１の周辺部まで延在してそこで実装用外部リード２
２と接続されている。内部リード２５となる導体パター
ンはパッケージ本体２１の周辺部までは延在してしてお
らず、前記のパッケージ本体２１の凹部２１ｂの位置で
途切れており、この凹部内に露出してテスト用端子２３
となっている。
【００１２】ＬＳＩチップ１はパッケージ本体２１のス
テージ２１ａに固着され、各予備パッド１１Ａとそれら
に対向する内部リード２５、及び予備パッド１１Ａ以外
のボンディングパッド１１とそれらに対向する内部リー
ド２４とが、それぞれワイヤボンディングされている。
テージ２１ａに固着され、各予備パッド１１Ａとそれら
に対向する内部リード２５、及び予備パッド１１Ａ以外
のボンディングパッド１１とそれらに対向する内部リー
ド２４とが、それぞれワイヤボンディングされている。
【００１３】以上のようなＬＳＩを試験する際に使用す
るテストボードを図２に示す。図２は本発明のＬＳＩ試
験用テストボードの模式断面図である。同図において、
４は配線基板、５はソケット、６は接触子である。接触
子６は三個あり、それぞれＶＤＤ1 ，ＶＤＤ2 ，ＶＳＳ
の端子であり、上記ＬＳＩをこのソケット５に装着する
とこれらの接触子６がＬＳＩの三個のテスト用端子２３
に接触するように配置されている。本発明のＬＳＩの試
験にこのようなテストボードを使用することにより、Ｌ
ＳＩの品種が違っても（電源用の実装用外部リードがユ
ーザの要求により様々の位置に割付けられたとして
も）、ＬＳＩパッケージ２が同じなら、同一のテストボ
ードを使用することが出来る。
るテストボードを図２に示す。図２は本発明のＬＳＩ試
験用テストボードの模式断面図である。同図において、
４は配線基板、５はソケット、６は接触子である。接触
子６は三個あり、それぞれＶＤＤ1 ，ＶＤＤ2 ，ＶＳＳ
の端子であり、上記ＬＳＩをこのソケット５に装着する
とこれらの接触子６がＬＳＩの三個のテスト用端子２３
に接触するように配置されている。本発明のＬＳＩの試
験にこのようなテストボードを使用することにより、Ｌ
ＳＩの品種が違っても（電源用の実装用外部リードがユ
ーザの要求により様々の位置に割付けられたとして
も）、ＬＳＩパッケージ２が同じなら、同一のテストボ
ードを使用することが出来る。
【００１４】本発明は以上の実施例に限定されることな
く、更に種々変形して実施することが出来る。例えば、
ＬＳＩがＣＭＯＳゲートアレイ以外であっても、ＬＳＩ
パッケージがセラミックＱＦＰ以外であっても、本発明
は有効である。
く、更に種々変形して実施することが出来る。例えば、
ＬＳＩがＣＭＯＳゲートアレイ以外であっても、ＬＳＩ
パッケージがセラミックＱＦＰ以外であっても、本発明
は有効である。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
テストボードの汎用化が可能となり、ゲートアレイ等の
ＡＳＩＣの試験費用低減に寄与する。
テストボードの汎用化が可能となり、ゲートアレイ等の
ＡＳＩＣの試験費用低減に寄与する。
【図１】 本発明の実施例を示す模式図である。
【図２】 本発明のＬＳＩ試験用テストボードの模式断
面図である。
面図である。
１ ＬＳＩチップ（チップ） ２ 半導体パッケージ（パッケージ） ３ ボンディングワイヤ ４ 配線基板 ５ ソケット ６ 接触子 １１ ボンディングパッド １１Ａ 予備パッド ２１ パッケージ本体 ２１ａ ステージ ２１ｂ 凹部 ２２ 実装用外部リード ２３ テスト用端子 ２４，２５ 内部リード ２６ 蓋
Claims (1)
- 【請求項１】 チップ(1) をパッケージ(2) に搭載して
なる半導体装置において、 該パッケージ(2) は裏面の、パッケージの種類ごとに定
められた特定位置に凹部(21b) を持つパッケージ本体(2
1)と、該凹部(21b) 内で露出するテスト用端子(23)と、
該パッケージ本体(21)から突出する実装用外部リード(2
2)とを有し、 該チップ内(1) の電源配線が該実装用外部リード(22)と
該テスト用端子(23)の双方と電気的に接続されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17994A JPH07201937A (ja) | 1994-01-06 | 1994-01-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17994A JPH07201937A (ja) | 1994-01-06 | 1994-01-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201937A true JPH07201937A (ja) | 1995-08-04 |
Family
ID=11466785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17994A Withdrawn JPH07201937A (ja) | 1994-01-06 | 1994-01-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6131275A (en) * | 1996-12-20 | 2000-10-17 | Telefonaktiebolaget Lm Ericsson | Methods and devices relating to circuit board constructions |
-
1994
- 1994-01-06 JP JP17994A patent/JPH07201937A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6131275A (en) * | 1996-12-20 | 2000-10-17 | Telefonaktiebolaget Lm Ericsson | Methods and devices relating to circuit board constructions |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |