JPH07193441A - 増幅回路 - Google Patents
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- JPH07193441A JPH07193441A JP6296033A JP29603394A JPH07193441A JP H07193441 A JPH07193441 A JP H07193441A JP 6296033 A JP6296033 A JP 6296033A JP 29603394 A JP29603394 A JP 29603394A JP H07193441 A JPH07193441 A JP H07193441A
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【目的】 低ノイズ、低入力電圧オフセット、高電圧で
動作することが可能な演算増幅器を実現する。 【構成】 演算増幅器において、第２段は、バイポーラ
トランジスタカレントミラー増幅器（ＣＭＡ）によって
駆動され制御される高電圧電界効果トランジスタ（ＦＥ
Ｔ）を含む。このＣＭＡは、高電圧電界効果トランジス
タからなる差動入力段に接続される。第２段のＦＥＴは
高電圧駆動能力を有し、第２段を駆動するバイポーラＣ
ＭＡは低い等価入力ノイズおよび低い入力電圧オフセッ
トでの動作を可能にする。実施例では、第２段のＦＥＴ
はＮチャネル二重拡散金属酸化物半導体（ＤＭＯＳ）ト
ランジスタであり、ＣＭＡはＮＰＮバイポーラトランジ
スタからなる。ＣＭＡは、ＣＭＡ内のベース電流の効果
を大幅に縮小し、ＣＭＡの出力インピーダンスを非常に
高くする。
動作することが可能な演算増幅器を実現する。 【構成】 演算増幅器において、第２段は、バイポーラ
トランジスタカレントミラー増幅器（ＣＭＡ）によって
駆動され制御される高電圧電界効果トランジスタ（ＦＥ
Ｔ）を含む。このＣＭＡは、高電圧電界効果トランジス
タからなる差動入力段に接続される。第２段のＦＥＴは
高電圧駆動能力を有し、第２段を駆動するバイポーラＣ
ＭＡは低い等価入力ノイズおよび低い入力電圧オフセッ
トでの動作を可能にする。実施例では、第２段のＦＥＴ
はＮチャネル二重拡散金属酸化物半導体（ＤＭＯＳ）ト
ランジスタであり、ＣＭＡはＮＰＮバイポーラトランジ
スタからなる。ＣＭＡは、ＣＭＡ内のベース電流の効果
を大幅に縮小し、ＣＭＡの出力インピーダンスを非常に
高くする。
Description
【０００１】
【産業上の利用分野】本発明は、高電圧演算増幅器に関
し、特に、バイポーラおよび高電圧絶縁ゲート電界効果
トランジスタ（ＩＧＦＥＴ）を使用した高電圧演算増幅
器（ＯＰ−ＡＭＰ）に関する。
し、特に、バイポーラおよび高電圧絶縁ゲート電界効果
トランジスタ（ＩＧＦＥＴ）を使用した高電圧演算増幅
器（ＯＰ−ＡＭＰ）に関する。
【０００２】
【従来の技術】低入力電圧オフセットを有する高電圧、
低ノイズ、高周波の演算増幅器（ＯＰ−ＡＭＰ）を設計
し製造しようとするときには問題点が存在する。これは
図１を参照してよく説明される。図１には、ソースが共
通のノード１１に接続され、電流源１７を通じて動作電
位点１９に接続された、Ｐ型ＩＧＦＥＴトランジスタＴ
１およびＴ２からなる差動入力段（第１段）が示されて
いる。トランジスタＴ１およびＴ２のドレインはそれぞ
れ、Ｎチャネル二重拡散金属酸化物半導体（ＤＭＯＳ）
トランジスタ（Ｔ４，Ｔ５）からなるカレントミラー増
幅器（ＣＭＡ）８３の入力８１および出力８２に接続さ
れている。第１段の出力は、ＣＭＡ８３の出力に対応し
ており、ＮチャネルＤＭＯＳトランジスタ（Ｔ３）のゲ
ートに加えられる。このＮチャネルＤＭＯＳトランジス
タＴ３は演算増幅器の第２段として機能する。ＣＭＡト
ランジスタにＮチャネルＤＭＯＳトランジスタを使用す
ることは、それらの高電圧機能と、出力トランジスタＴ
３および入力差動トランジスタＴ１，Ｔ２を形成するの
に使用されるのと類似の製造プロセスとによって示唆さ
れる。しかし、この組合せのノイズ性能は非常に悪い。
試験結果の示すところによれば、等価入力ノイズは、ル
ートヘルツあたり数千ナノボルトの範囲にある。等価入
力ノイズがこのように高い値であることは、「低ノイ
ズ」、高品質ＯＰ−ＡＭＰには受け入れられないもので
あり、高品質ＯＰ−ＡＭＰの第１段にＤＭＯＳトランジ
スタを使用することを打ち消してしまう。
低ノイズ、高周波の演算増幅器（ＯＰ−ＡＭＰ）を設計
し製造しようとするときには問題点が存在する。これは
図１を参照してよく説明される。図１には、ソースが共
通のノード１１に接続され、電流源１７を通じて動作電
位点１９に接続された、Ｐ型ＩＧＦＥＴトランジスタＴ
１およびＴ２からなる差動入力段（第１段）が示されて
いる。トランジスタＴ１およびＴ２のドレインはそれぞ
れ、Ｎチャネル二重拡散金属酸化物半導体（ＤＭＯＳ）
トランジスタ（Ｔ４，Ｔ５）からなるカレントミラー増
幅器（ＣＭＡ）８３の入力８１および出力８２に接続さ
れている。第１段の出力は、ＣＭＡ８３の出力に対応し
ており、ＮチャネルＤＭＯＳトランジスタ（Ｔ３）のゲ
ートに加えられる。このＮチャネルＤＭＯＳトランジス
タＴ３は演算増幅器の第２段として機能する。ＣＭＡト
ランジスタにＮチャネルＤＭＯＳトランジスタを使用す
ることは、それらの高電圧機能と、出力トランジスタＴ
３および入力差動トランジスタＴ１，Ｔ２を形成するの
に使用されるのと類似の製造プロセスとによって示唆さ
れる。しかし、この組合せのノイズ性能は非常に悪い。
試験結果の示すところによれば、等価入力ノイズは、ル
ートヘルツあたり数千ナノボルトの範囲にある。等価入
力ノイズがこのように高い値であることは、「低ノイ
ズ」、高品質ＯＰ−ＡＭＰには受け入れられないもので
あり、高品質ＯＰ−ＡＭＰの第１段にＤＭＯＳトランジ
スタを使用することを打ち消してしまう。
【０００３】ＯＰ−ＡＭＰの前端に高電圧ＤＭＯＳトラ
ンジスタを使用することから生じるノイズ問題は、図２
に示したタイプの回路を使用することによって解決され
る可能性がある。図２の回路では、ＮチャネルＤＭＯＳ
トランジスタはＮＰＮバイポーラトランジスタで置換さ
れている。図２では、カレントミラー８４はバイポーラ
トランジスタＱ１，Ｑ２を含み、第２段（ＱＯＵＴ）も
またバイポーラトランジスタからなる。この組合せは十
分受け入れられるノイズ性能を有する。しかし、出力バ
イポーラトランジスタＱＯＵＴの高電圧機能は制限され
ており、これは、回路の動作電圧および出力電圧を制限
する。
ンジスタを使用することから生じるノイズ問題は、図２
に示したタイプの回路を使用することによって解決され
る可能性がある。図２の回路では、ＮチャネルＤＭＯＳ
トランジスタはＮＰＮバイポーラトランジスタで置換さ
れている。図２では、カレントミラー８４はバイポーラ
トランジスタＱ１，Ｑ２を含み、第２段（ＱＯＵＴ）も
またバイポーラトランジスタからなる。この組合せは十
分受け入れられるノイズ性能を有する。しかし、出力バ
イポーラトランジスタＱＯＵＴの高電圧機能は制限され
ており、これは、回路の動作電圧および出力電圧を制限
する。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、従来技術に存在する高ノイズ動作および高電圧に関
する限界を克服すること、および、低ノイズおよび低入
力電圧オフセットをも有し、高電圧で動作することが可
能なＯＰ−ＡＭＰを形成することである。
は、従来技術に存在する高ノイズ動作および高電圧に関
する限界を克服すること、および、低ノイズおよび低入
力電圧オフセットをも有し、高電圧で動作することが可
能なＯＰ−ＡＭＰを形成することである。
【０００５】
【課題を解決するための手段】本発明による演算増幅器
では、第２段は、バイポーラトランジスタカレントミラ
ー増幅器（ＣＭＡ）によって駆動され制御される高電圧
電界効果トランジスタ（ＦＥＴ）を含む。このＣＭＡ
は、高電圧電界効果トランジスタからなる差動入力段に
接続される。第２段のＦＥＴは高電圧駆動能力を有し、
第２段を駆動するバイポーラＣＭＡは低い等価入力ノイ
ズおよび低い入力電圧オフセットでの動作を可能にす
る。
では、第２段は、バイポーラトランジスタカレントミラ
ー増幅器（ＣＭＡ）によって駆動され制御される高電圧
電界効果トランジスタ（ＦＥＴ）を含む。このＣＭＡ
は、高電圧電界効果トランジスタからなる差動入力段に
接続される。第２段のＦＥＴは高電圧駆動能力を有し、
第２段を駆動するバイポーラＣＭＡは低い等価入力ノイ
ズおよび低い入力電圧オフセットでの動作を可能にす
る。
【０００６】実施例では、第２段のＦＥＴはＮチャネル
二重拡散金属酸化物半導体（ＤＭＯＳ）トランジスタで
あり、ＣＭＡはＮＰＮバイポーラトランジスタからな
る。
二重拡散金属酸化物半導体（ＤＭＯＳ）トランジスタで
あり、ＣＭＡはＮＰＮバイポーラトランジスタからな
る。
【０００７】本発明の１つの特徴によれば、ＣＭＡは、
ＣＭＡ内のベース電流の効果をたとえ除去はしなくても
大幅に縮小し、ＣＭＡの出力インピーダンスを非常に高
くして低い入力電圧オフセット、低ノイズ、および、第
２段の高電圧ＦＥＴの制御電極に対する適切な駆動を実
現する手段を有する。
ＣＭＡ内のベース電流の効果をたとえ除去はしなくても
大幅に縮小し、ＣＭＡの出力インピーダンスを非常に高
くして低い入力電圧オフセット、低ノイズ、および、第
２段の高電圧ＦＥＴの制御電極に対する適切な駆動を実
現する手段を有する。
【０００８】
【実施例】図３に、共通のノード１１に接続されたソー
ス電極を有する第１の絶縁ゲート電界効果トランジスタ
（ＩＧＦＥＴ）Ｔ１および第２のＩＧＦＥＴ（Ｔ２）を
示す。Ｔ１のゲートは入力端子１３に接続され、この入
力端子１３には入力電圧Ｖin−が加えられる。Ｔ２のゲ
ートは入力端子１５に接続され、この入力端子１５には
入力電圧Ｖin＋が加えられる。Ｔ１およびＴ２は高電圧
デバイスであるが、これらは比較的低い電流を扱うよう
に設計されるため、高電力デバイスである必要はない。
ス電極を有する第１の絶縁ゲート電界効果トランジスタ
（ＩＧＦＥＴ）Ｔ１および第２のＩＧＦＥＴ（Ｔ２）を
示す。Ｔ１のゲートは入力端子１３に接続され、この入
力端子１３には入力電圧Ｖin−が加えられる。Ｔ２のゲ
ートは入力端子１５に接続され、この入力端子１５には
入力電圧Ｖin＋が加えられる。Ｔ１およびＴ２は高電圧
デバイスであるが、これらは比較的低い電流を扱うよう
に設計されるため、高電力デバイスである必要はない。
【０００９】比較的一定の電流源１７がノード１１と正
レールすなわち動作電源端子１９との間に接続される。
動作電源端子１９には、＋Ｖsボルト（Ｖs＋）の固定動
作電位が加えられる。
レールすなわち動作電源端子１９との間に接続される。
動作電源端子１９には、＋Ｖsボルト（Ｖs＋）の固定動
作電位が加えられる。
【００１０】Ｔ１のドレインはノード２１に接続され
る。ノード２１は、ＣＭＡ８４の入力であり、そこに
は、ＮＰＮバイポーラトランジスタＱ１のコレクタおよ
びベースならびにＮＰＮバイポーラトランジスタＱ２の
ベースが接続される。Ｔ２のドレインはノード２５に接
続される。ノード２５はＣＭＡ８４の出力であり、そこ
には、Ｑ２のコレクタが接続される。注意すべき点であ
るが、ノード２１および２５はＯＰ−ＡＭＰの差動入力
段（第１段）の出力ノードでもある。Ｑ１およびＱ２の
エミッタは負レールすなわち電源端子２３に接続され、
そこには、−Ｖsボルト（Ｖs−）の固定動作電位が加え
られる。
る。ノード２１は、ＣＭＡ８４の入力であり、そこに
は、ＮＰＮバイポーラトランジスタＱ１のコレクタおよ
びベースならびにＮＰＮバイポーラトランジスタＱ２の
ベースが接続される。Ｔ２のドレインはノード２５に接
続される。ノード２５はＣＭＡ８４の出力であり、そこ
には、Ｑ２のコレクタが接続される。注意すべき点であ
るが、ノード２１および２５はＯＰ−ＡＭＰの差動入力
段（第１段）の出力ノードでもある。Ｑ１およびＱ２の
エミッタは負レールすなわち電源端子２３に接続され、
そこには、−Ｖsボルト（Ｖs−）の固定動作電位が加え
られる。
【００１１】本発明を実現する回路では、端子１９と２
３の間に加えられる動作電位（Ｖs＋およびＶs−）は、
数ボルト（例えば５ボルト）から数百ボルトの範囲にわ
たることが可能である。
３の間に加えられる動作電位（Ｖs＋およびＶs−）は、
数ボルト（例えば５ボルト）から数百ボルトの範囲にわ
たることが可能である。
【００１２】図３の回路では、ＤＭＯＳ Ｎチャネルト
ランジスタＴ３のゲートは端子２５に接続され、そのソ
ースは端子２３に接続され、そのドレインは出力端子２
９に接続される。出力端子２９は演算増幅器の第２段の
出力である。電流源３１は動作電源端子１９と出力端子
２９の間に接続される。
ランジスタＴ３のゲートは端子２５に接続され、そのソ
ースは端子２３に接続され、そのドレインは出力端子２
９に接続される。出力端子２９は演算増幅器の第２段の
出力である。電流源３１は動作電源端子１９と出力端子
２９の間に接続される。
【００１３】トランジスタＴ３は高電圧駆動トランジス
タであり、そのしきい値電圧は代表的には２〜４ボルト
の範囲にある。
タであり、そのしきい値電圧は代表的には２〜４ボルト
の範囲にある。
【００１４】端子１３と１５の間に加えられる差動信号
に応答して、電流はＴ１のソース・ドレイン経路を流れ
る。その信号の振幅および極性に依存して、ノード２１
への電流Ｉ1は増減する。電流Ｉ1はＱ１とＱ２のベース
とに流れ込み、ノード２５から比例する電流ＩC2を引き
出すＱ２を介して鏡映される。Ｑ１およびＱ２が同じ構
造を有するようにするため、ＩC2はＩ1とほぼ等しい。
Ｔ２によって生成される電流Ｉ2はノード２５に流れ込
む。ノード２５へのＩ2とノード２５からのＩC2との差
はノード２５における電圧の向きおよび変化率を決定す
る。ノード２５における電圧（Ｖ２５）がＴ３のしきい
値電圧（Ｖｔ）より高い場合、Ｔ３はオンになり導通す
る。Ｖ２５がＴ３のＶｔより低い場合、Ｔ３はオフにな
り非導通となる。
に応答して、電流はＴ１のソース・ドレイン経路を流れ
る。その信号の振幅および極性に依存して、ノード２１
への電流Ｉ1は増減する。電流Ｉ1はＱ１とＱ２のベース
とに流れ込み、ノード２５から比例する電流ＩC2を引き
出すＱ２を介して鏡映される。Ｑ１およびＱ２が同じ構
造を有するようにするため、ＩC2はＩ1とほぼ等しい。
Ｔ２によって生成される電流Ｉ2はノード２５に流れ込
む。ノード２５へのＩ2とノード２５からのＩC2との差
はノード２５における電圧の向きおよび変化率を決定す
る。ノード２５における電圧（Ｖ２５）がＴ３のしきい
値電圧（Ｖｔ）より高い場合、Ｔ３はオンになり導通す
る。Ｖ２５がＴ３のＶｔより低い場合、Ｔ３はオフにな
り非導通となる。
【００１５】動作時において、図３の回路は低ノイズの
適切な増幅を行う。しかし、図３の回路にはいくつかの
重要な問題点がある。図３の回路の問題点の１つは、カ
レントミラー構造におけるベース電流によってオフセッ
ト誤差が生じることである。すなわち、Ｖin−がＶin＋
に等しい状態では、電流Ｉ1はＩ2に正確に等しくはな
く、閉ループ条件では、信号すなわちオフセット電圧は
出力で生成される。ここで、入力オフセット電圧とは、
出力信号電圧が０になるように端子１５と１３の間に加
えなければならない差動入力として定義される（一般的
に、差動入力信号が０の場合、出力電圧は電源電圧の半
分に等しい）。もう１つの問題点は、Ｑ１およびＱ２の
両端に生成されるコレクタ電圧における差によるもので
ある。図３において、Ｑ１のコレクタ−エミッタ電圧
（ＶCE）は、動作範囲を通じて、ダイオードの前方電圧
降下（ＶF）にほぼ等しい（これは代表的には０．７ボ
ルト程度である）。しかし、閉ループ構造で動作させる
場合、Ｔ３およびＯＰ−ＡＭＰ第２段電流源の状態に依
存して、Ｑ２の両端のＶCEはＴ３のＶｔ（約３．０ボル
ト）から非常に高い電圧値まで変動する可能性がある。
Ｑ２のコレクタ電圧がＱ１のコレクタ電圧と非常に異な
る場合、２つのトランジスタの利得は大幅に変動する。
その結果、利得変動により入力における実効オフセット
が生成される。実際、このオフセットは、これらの動作
条件に対して比較的低い出力インピーダンスを有するＣ
ＭＡから生じる。
適切な増幅を行う。しかし、図３の回路にはいくつかの
重要な問題点がある。図３の回路の問題点の１つは、カ
レントミラー構造におけるベース電流によってオフセッ
ト誤差が生じることである。すなわち、Ｖin−がＶin＋
に等しい状態では、電流Ｉ1はＩ2に正確に等しくはな
く、閉ループ条件では、信号すなわちオフセット電圧は
出力で生成される。ここで、入力オフセット電圧とは、
出力信号電圧が０になるように端子１５と１３の間に加
えなければならない差動入力として定義される（一般的
に、差動入力信号が０の場合、出力電圧は電源電圧の半
分に等しい）。もう１つの問題点は、Ｑ１およびＱ２の
両端に生成されるコレクタ電圧における差によるもので
ある。図３において、Ｑ１のコレクタ−エミッタ電圧
（ＶCE）は、動作範囲を通じて、ダイオードの前方電圧
降下（ＶF）にほぼ等しい（これは代表的には０．７ボ
ルト程度である）。しかし、閉ループ構造で動作させる
場合、Ｔ３およびＯＰ−ＡＭＰ第２段電流源の状態に依
存して、Ｑ２の両端のＶCEはＴ３のＶｔ（約３．０ボル
ト）から非常に高い電圧値まで変動する可能性がある。
Ｑ２のコレクタ電圧がＱ１のコレクタ電圧と非常に異な
る場合、２つのトランジスタの利得は大幅に変動する。
その結果、利得変動により入力における実効オフセット
が生成される。実際、このオフセットは、これらの動作
条件に対して比較的低い出力インピーダンスを有するＣ
ＭＡから生じる。
【００１６】これらの問題点は図４の回路において大幅
に縮小される。図４の回路は、図３の回路と類似してい
るが、第１のＩＧＦＥＴ（Ｔ１）および第２のＩＧＦＥ
Ｔ（Ｔ２）を含み、これらは共通のノード１１に接続さ
れたソース電極を有し、Ｔ１およびＴ２のゲートはそれ
ぞれ入力端子１３および１５に接続される。入力端子１
３にはＶin−が加えられ、入力端子１５にはＶin＋が加
えられる。Ｔ１およびＴ２のドレインは、それぞれ、ノ
ード２１および２５に接続される。ノード２１および２
５は、差動入力段（第１段）の第１および第２の出力ノ
ードである。
に縮小される。図４の回路は、図３の回路と類似してい
るが、第１のＩＧＦＥＴ（Ｔ１）および第２のＩＧＦＥ
Ｔ（Ｔ２）を含み、これらは共通のノード１１に接続さ
れたソース電極を有し、Ｔ１およびＴ２のゲートはそれ
ぞれ入力端子１３および１５に接続される。入力端子１
３にはＶin−が加えられ、入力端子１５にはＶin＋が加
えられる。Ｔ１およびＴ２のドレインは、それぞれ、ノ
ード２１および２５に接続される。ノード２１および２
５は、差動入力段（第１段）の第１および第２の出力ノ
ードである。
【００１７】比較的一定の電流源１７がノード１１と電
源端子１９の間に接続され、負荷電流源３１が端子１９
と端子２９の間に接続される。端子２９は、演算増幅器
の第２段の出力である。図３の場合と同様に、トランジ
スタＴ３はＤＭＯＳ高電圧駆動デバイスであり、そのゲ
ートは端子２５に接続され、そのソースは端子２３に接
続され、そのドレインは端子２９に接続される。端子２
９には電流源３１が接続される。
源端子１９の間に接続され、負荷電流源３１が端子１９
と端子２９の間に接続される。端子２９は、演算増幅器
の第２段の出力である。図３の場合と同様に、トランジ
スタＴ３はＤＭＯＳ高電圧駆動デバイスであり、そのゲ
ートは端子２５に接続され、そのソースは端子２３に接
続され、そのドレインは端子２９に接続される。端子２
９には電流源３１が接続される。
【００１８】図３の回路と図４の回路の重要な相違点
は、カレントミラー増幅器の変更である。図４のＣＭＡ
８５では、ＮＰＮバイポーラトランジスタＱ２のベース
は、図３の場合のように、ノード２１に接続されてい
る。しかし、図４では、Ｑ１のエミッタはＮＰＮバイポ
ーラトランジスタＱ３のコレクタに接続され、Ｑ３のエ
ミッタは電源端子２３に接続されている。Ｑ２のエミッ
タはノード２７に接続され、そこにはＮＰＮバイポーラ
トランジスタＱ４のベースおよびコレクタと、Ｑ３のベ
ースとが接続される。Ｑ４のエミッタは端子２３に戻
る。
は、カレントミラー増幅器の変更である。図４のＣＭＡ
８５では、ＮＰＮバイポーラトランジスタＱ２のベース
は、図３の場合のように、ノード２１に接続されてい
る。しかし、図４では、Ｑ１のエミッタはＮＰＮバイポ
ーラトランジスタＱ３のコレクタに接続され、Ｑ３のエ
ミッタは電源端子２３に接続されている。Ｑ２のエミッ
タはノード２７に接続され、そこにはＮＰＮバイポーラ
トランジスタＱ４のベースおよびコレクタと、Ｑ３のベ
ースとが接続される。Ｑ４のエミッタは端子２３に戻
る。
【００１９】Ｑ１、Ｑ２、Ｑ３およびＱ４の組合せはカ
レントミラー増幅器（ＣＭＡ）として機能し、ベース電
流の効果は大幅に縮小される。バイポーラトランジスタ
が整合していると仮定すると、ノード２１への電流Ｉ1
に対して、Ｑ２に流入する電流Ｉ3はほぼＩ1に等しいこ
とが直ちに示される。従って、平衡状態では、Ｖin−が
Ｖin＋に等しいとき、ノード２５によって引き出される
（ノード２５から流出する）電流Ｉ3はノード２５に流
れ込む電流Ｉ2とほぼ等しい。回路解析の示すところに
よれば、ＩE1はＩ1−ＩB2に等しく、ＩE2はＩ3＋ＩB2に
等しい。バイポーラトランジスタがよく整合している場
合、Ｑ４を通る電流とＱ３を通る電流とは、それらのコ
レクタ電圧がほぼ等しいときには、ほぼ等しい。
レントミラー増幅器（ＣＭＡ）として機能し、ベース電
流の効果は大幅に縮小される。バイポーラトランジスタ
が整合していると仮定すると、ノード２１への電流Ｉ1
に対して、Ｑ２に流入する電流Ｉ3はほぼＩ1に等しいこ
とが直ちに示される。従って、平衡状態では、Ｖin−が
Ｖin＋に等しいとき、ノード２５によって引き出される
（ノード２５から流出する）電流Ｉ3はノード２５に流
れ込む電流Ｉ2とほぼ等しい。回路解析の示すところに
よれば、ＩE1はＩ1−ＩB2に等しく、ＩE2はＩ3＋ＩB2に
等しい。バイポーラトランジスタがよく整合している場
合、Ｑ４を通る電流とＱ３を通る電流とは、それらのコ
レクタ電圧がほぼ等しいときには、ほぼ等しい。
【００２０】図４のＣＭＡでは、トランジスタＱ４は、
ＣＭＡの出力インピーダンスを増加させるために負のフ
ィードバックを与えている。さらに、この構造ではベー
ス電流の１次の相殺が実現され、入力電流（Ｉ1）に対
する出力電流（Ｉ3）の比はトランジスタの前方電流利
得に敏感ではなくなる。Ｉ1とＩCQ3（すなわちＩE1）の
差はＱ２のベースに流れ込む。このベース電流はＱ２の
前方電流利得（β）＋１倍されてダイオード接続のＱ４
に流れ込む。Ｑ４はＱ３に同様の電流を生じる。Ｑ３に
おける電流はＱ１から電流を引き出し、これは、Ｉ3が
Ｉ1により等しくなるように駆動されるようにＩ3を制御
するフィードバック経路をなす。
ＣＭＡの出力インピーダンスを増加させるために負のフ
ィードバックを与えている。さらに、この構造ではベー
ス電流の１次の相殺が実現され、入力電流（Ｉ1）に対
する出力電流（Ｉ3）の比はトランジスタの前方電流利
得に敏感ではなくなる。Ｉ1とＩCQ3（すなわちＩE1）の
差はＱ２のベースに流れ込む。このベース電流はＱ２の
前方電流利得（β）＋１倍されてダイオード接続のＱ４
に流れ込む。Ｑ４はＱ３に同様の電流を生じる。Ｑ３に
おける電流はＱ１から電流を引き出し、これは、Ｉ3が
Ｉ1により等しくなるように駆動されるようにＩ3を制御
するフィードバック経路をなす。
【００２１】既に述べたように、図３では、Ｑ１および
Ｑ２は、動作範囲にわたって、非常に異なるコレクタ−
エミッタ電圧で動作する。図４では、トランジスタＱ３
およびＱ４は、全動作範囲にわたってほぼ等しいコレク
タ−エミッタ電圧で動作することが直ちに示される。注
意すべき点であるが、ダイオード接続トランジスタＱ４
のコレクタおよびベースは同じ電圧である。すなわち、
ＶBEQ4＝ＶCEQ4である。Ｑ３のベース−エミッタはＱ４
のベース−エミッタと同じ電圧である（すなわち、Ｖ
BEQ3＝ＶBEQ4＝ＶCEQ4）。Ｑ２のベースの電圧は、Ｑ４
のコレクタ電圧よりＶBEの降下分だけ上にある。Ｑ１の
エミッタ電圧に等しいＱ３のコレクタ電圧は、Ｑ２のベ
ースの電圧よりＶBEの降下分だけ下にある。従って、Ｑ
３のコレクタおよびベースの電圧は、動作範囲にわたっ
て、Ｑ４のコレクタおよびベースの電圧にほぼ等しい。
このようにして、Ｑ３およびＱ４の応答は動作範囲にわ
たってほぼ同一となり、Ｑ３およびＱ４のエミッタ電流
が等しいことが保証される。フィードバックは、ノード
２５における高出力インピーダンスを保証する。この高
出力インピーダンスは、出力ノード２５における電圧変
動からカレントミラー（８５）の動作を比較的独立に
し、バイポーラトランジスタ整合はその動作をバイポー
ラトランジスタのベース電流から比較的独立にする。
Ｑ２は、動作範囲にわたって、非常に異なるコレクタ−
エミッタ電圧で動作する。図４では、トランジスタＱ３
およびＱ４は、全動作範囲にわたってほぼ等しいコレク
タ−エミッタ電圧で動作することが直ちに示される。注
意すべき点であるが、ダイオード接続トランジスタＱ４
のコレクタおよびベースは同じ電圧である。すなわち、
ＶBEQ4＝ＶCEQ4である。Ｑ３のベース−エミッタはＱ４
のベース−エミッタと同じ電圧である（すなわち、Ｖ
BEQ3＝ＶBEQ4＝ＶCEQ4）。Ｑ２のベースの電圧は、Ｑ４
のコレクタ電圧よりＶBEの降下分だけ上にある。Ｑ１の
エミッタ電圧に等しいＱ３のコレクタ電圧は、Ｑ２のベ
ースの電圧よりＶBEの降下分だけ下にある。従って、Ｑ
３のコレクタおよびベースの電圧は、動作範囲にわたっ
て、Ｑ４のコレクタおよびベースの電圧にほぼ等しい。
このようにして、Ｑ３およびＱ４の応答は動作範囲にわ
たってほぼ同一となり、Ｑ３およびＱ４のエミッタ電流
が等しいことが保証される。フィードバックは、ノード
２５における高出力インピーダンスを保証する。この高
出力インピーダンスは、出力ノード２５における電圧変
動からカレントミラー（８５）の動作を比較的独立に
し、バイポーラトランジスタ整合はその動作をバイポー
ラトランジスタのベース電流から比較的独立にする。
【００２２】従って、ＣＭＡ８５では、ベース電流の降
下は大幅に縮小されることが示された。さらに、上方の
ミラートランジスタのセット（Ｑ１，Ｑ２）の使用によ
り、下方のＮＰＮトランジスタの対（Ｑ３，Ｑ４）のＮ
ＰＮコレクタ電圧が等しくなる。
下は大幅に縮小されることが示された。さらに、上方の
ミラートランジスタのセット（Ｑ１，Ｑ２）の使用によ
り、下方のＮＰＮトランジスタの対（Ｑ３，Ｑ４）のＮ
ＰＮコレクタ電圧が等しくなる。
【００２３】さらに、図４のカレントミラー８５の出力
インピーダンスは非常に高くなる。この特徴により、上
方のＮＰＮトランジスタの対（Ｑ１，Ｑ２）で異なるコ
レクタ電圧によって生じるオフセットが最小になる。
インピーダンスは非常に高くなる。この特徴により、上
方のＮＰＮトランジスタの対（Ｑ１，Ｑ２）で異なるコ
レクタ電圧によって生じるオフセットが最小になる。
【００２４】この特徴は、ＯＰ−ＡＭＰの正確な動作に
は重要である。その理由は、Ｔ３（ＤＭＯＳトランジス
タが選択される）のしきい値電圧は、２〜４ボルトの範
囲にあるためである。このことは、Ｑ２のコレクタ−エ
ミッタ電圧が１〜３ボルトの範囲にあり、他のバイポー
ラトランジスタのコレクタ−エミッタ電圧はおよそ０．
６〜０．７ボルトであることを要求する。
は重要である。その理由は、Ｔ３（ＤＭＯＳトランジス
タが選択される）のしきい値電圧は、２〜４ボルトの範
囲にあるためである。このことは、Ｑ２のコレクタ−エ
ミッタ電圧が１〜３ボルトの範囲にあり、他のバイポー
ラトランジスタのコレクタ−エミッタ電圧はおよそ０．
６〜０．７ボルトであることを要求する。
【００２５】上記の特徴の組合せによって、出力トラン
ジスタＴ３は、低い等価入力ノイズおよび低い入力オフ
セット電圧を保証するようにして駆動される。
ジスタＴ３は、低い等価入力ノイズおよび低い入力オフ
セット電圧を保証するようにして駆動される。
【００２６】図５に、図４の入力回路および入力段のバ
イアス回路への変更を示す。図５では、ＩＧＲＥＴ（Ｔ
４４）は、Ｔ１のドレインが接続されたノード１４と、
ノード２１との間に接続された導通路を有し、ＩＧＦＥ
Ｔ（Ｔ５５）は、Ｔ２のドレインが接続されたノード１
６と、ノード２５との間に接続された導通路を有する。
イアス回路への変更を示す。図５では、ＩＧＲＥＴ（Ｔ
４４）は、Ｔ１のドレインが接続されたノード１４と、
ノード２１との間に接続された導通路を有し、ＩＧＦＥ
Ｔ（Ｔ５５）は、Ｔ２のドレインが接続されたノード１
６と、ノード２５との間に接続された導通路を有する。
【００２７】Ｔ４４およびＴ５５のゲートは共通のバイ
アス点１８に接続される。ダイオードとしてノード１１
と１８の間に直列に接続された３つのＩＧＦＥＴ（Ｔ
６，Ｔ７，Ｔ８）は、ノード１８におけるバイアスレベ
ルを設定する。ノード１８と端子２３の間に接続された
電流源２０は、Ｔ４４およびＴ５５が通常は導通するよ
うにバイアスされることを保証する。図５の回路では、
電流源２０は２００マイクロアンペアを導通させるよう
に示されている。さらに、ＣＭＡは縮退抵抗Ｒ３および
Ｒ４を含む。これらの抵抗の使用はオプションである
が、等価入力ノイズおよび等価入力オフセット電圧を減
少させる傾向がある。図５では、Ｔ１はＴ１はＴ４４と
カスコード接続され、Ｔ２はＴ５５とカスコード接続さ
れる。この回路構造の重要な点は、トランジスタＴ４４
およびＴ５５の挿入によりＴ１およびＴ２を比較的低電
圧のトランジスタとすることが可能になることである。
この理由は、高い電源電圧のほとんどの部分は、共通ゲ
ートモードで導通するようにバイアスされているＴ４４
およびＴ５５の導通路の両端に現れるためである。Ｔ１
およびＴ２が比較的低電圧（例えば１５〜５０ボルト）
のデバイスとすることが可能であるときは、それらは比
較的低電圧の、高周波バイポーラトランジスタによって
置換することができる。図５の構造では、Ｔ１およびＴ
２を置換する場合、バイポーラトランジスタはＰＮＰト
ランジスタである。
アス点１８に接続される。ダイオードとしてノード１１
と１８の間に直列に接続された３つのＩＧＦＥＴ（Ｔ
６，Ｔ７，Ｔ８）は、ノード１８におけるバイアスレベ
ルを設定する。ノード１８と端子２３の間に接続された
電流源２０は、Ｔ４４およびＴ５５が通常は導通するよ
うにバイアスされることを保証する。図５の回路では、
電流源２０は２００マイクロアンペアを導通させるよう
に示されている。さらに、ＣＭＡは縮退抵抗Ｒ３および
Ｒ４を含む。これらの抵抗の使用はオプションである
が、等価入力ノイズおよび等価入力オフセット電圧を減
少させる傾向がある。図５では、Ｔ１はＴ１はＴ４４と
カスコード接続され、Ｔ２はＴ５５とカスコード接続さ
れる。この回路構造の重要な点は、トランジスタＴ４４
およびＴ５５の挿入によりＴ１およびＴ２を比較的低電
圧のトランジスタとすることが可能になることである。
この理由は、高い電源電圧のほとんどの部分は、共通ゲ
ートモードで導通するようにバイアスされているＴ４４
およびＴ５５の導通路の両端に現れるためである。Ｔ１
およびＴ２が比較的低電圧（例えば１５〜５０ボルト）
のデバイスとすることが可能であるときは、それらは比
較的低電圧の、高周波バイポーラトランジスタによって
置換することができる。図５の構造では、Ｔ１およびＴ
２を置換する場合、バイポーラトランジスタはＰＮＰト
ランジスタである。
【００２８】図５で注意すべき点であるが、Ｖsは＋１
００ボルトであり、−Ｖsは−１００ボルトであり、電
流源１７は１ミリアンペアの電流を供給し、負荷電流源
３１は２．２５ミリアンペアの電流を供給する。図５の
回路の残りの部分は図４の回路と類似または等価であ
り、その動作についてこれ以上説明する必要はない。
００ボルトであり、−Ｖsは−１００ボルトであり、電
流源１７は１ミリアンペアの電流を供給し、負荷電流源
３１は２．２５ミリアンペアの電流を供給する。図５の
回路の残りの部分は図４の回路と類似または等価であ
り、その動作についてこれ以上説明する必要はない。
【００２９】図６に、図４の回路の閉ループ動作を示
す。図６で、フィードバック抵抗Ｒ２は出力端子２９と
信号入力端子１３の間に接続され、入力抵抗Ｒ１は端子
１３とバイアス点１０の間に接続される。バイアス点１
０には、電源電圧（すなわち１００ボルト）の１／２に
等しいＤＣ電圧が加えられる。Ｒ１に対するＲ２の比
は、増幅器に電圧利得１００を与える（この比は例示の
目的で選択したものである）。例示のため、電流源１７
は１００マイクロアンペアの電流を供給するように示さ
れており、電源端子１９と出力ノード２９の間に接続さ
れた電流源３１は５００マイクロアンペアの電流を供給
する。１００ボルトのＤＣバイアスは端子１５にも加え
られ、ＡＣ信号がこのＤＣバイアスに重畳される。図６
では、＋２００ボルトの電源電圧（Ｖs）が正ライン
（レール）１９に加えられ、負レール（ライン）２３は
接地される。Ｖs／２のＤＣバイアス（すなわち１００
ボルト）が入力端子１３および１５に加えられる。ある
いは、正の電源電圧＋Ｖｓ（例えば１００ボルト）をレ
ール１９に加え、負の電源電圧（例えば−１００ボル
ト）を端子２３に加え、入力端子１３および１５を接地
に合わせることも可能である。
す。図６で、フィードバック抵抗Ｒ２は出力端子２９と
信号入力端子１３の間に接続され、入力抵抗Ｒ１は端子
１３とバイアス点１０の間に接続される。バイアス点１
０には、電源電圧（すなわち１００ボルト）の１／２に
等しいＤＣ電圧が加えられる。Ｒ１に対するＲ２の比
は、増幅器に電圧利得１００を与える（この比は例示の
目的で選択したものである）。例示のため、電流源１７
は１００マイクロアンペアの電流を供給するように示さ
れており、電源端子１９と出力ノード２９の間に接続さ
れた電流源３１は５００マイクロアンペアの電流を供給
する。１００ボルトのＤＣバイアスは端子１５にも加え
られ、ＡＣ信号がこのＤＣバイアスに重畳される。図６
では、＋２００ボルトの電源電圧（Ｖs）が正ライン
（レール）１９に加えられ、負レール（ライン）２３は
接地される。Ｖs／２のＤＣバイアス（すなわち１００
ボルト）が入力端子１３および１５に加えられる。ある
いは、正の電源電圧＋Ｖｓ（例えば１００ボルト）をレ
ール１９に加え、負の電源電圧（例えば−１００ボル
ト）を端子２３に加え、入力端子１３および１５を接地
に合わせることも可能である。
【００３０】９９０キロオームに等しいフィードバック
抵抗Ｒ２および１０キロオームに等しい抵抗Ｒ１を有す
る図６のＯＰ−ＡＭＰの動作は以下のように説明され
る。ノード２５およびＴ３のゲートが０ボルトに近づく
ことから回路動作が始まると仮定すると、Ｔ３はオフに
なり、出力ノード２９の電圧は、ライン１９上の正の電
圧（２００ボルト）になる（またはその電圧に向かって
動く）。ノード２９が１００ボルトよりもΔＶだけ超過
すると、端子１３にフィードバックされる電圧は、ノー
ド１３における１００ボルトのバイアス電圧を（１／１
００）ΔＶだけ超過する。これによって、端子１３の電
圧は端子１５の電圧より高くなる。Ｔ１およびＴ２はＰ
型ＩＧＦＥＴであるため、Ｔ１はＴ２より小さい電流を
導通させる。Ｔ１のドレイン電流はカレントミラー増幅
器の入力に流れ込み、ＣＭＡの出力電流を生成する。こ
れは、その入力電流にほぼ等しい。従って、ノード２５
から流出する電流Ｉ3は、Ｔ２からノード２５に流れ込
む電流Ｉ2より小さい。
抵抗Ｒ２および１０キロオームに等しい抵抗Ｒ１を有す
る図６のＯＰ−ＡＭＰの動作は以下のように説明され
る。ノード２５およびＴ３のゲートが０ボルトに近づく
ことから回路動作が始まると仮定すると、Ｔ３はオフに
なり、出力ノード２９の電圧は、ライン１９上の正の電
圧（２００ボルト）になる（またはその電圧に向かって
動く）。ノード２９が１００ボルトよりもΔＶだけ超過
すると、端子１３にフィードバックされる電圧は、ノー
ド１３における１００ボルトのバイアス電圧を（１／１
００）ΔＶだけ超過する。これによって、端子１３の電
圧は端子１５の電圧より高くなる。Ｔ１およびＴ２はＰ
型ＩＧＦＥＴであるため、Ｔ１はＴ２より小さい電流を
導通させる。Ｔ１のドレイン電流はカレントミラー増幅
器の入力に流れ込み、ＣＭＡの出力電流を生成する。こ
れは、その入力電流にほぼ等しい。従って、ノード２５
から流出する電流Ｉ3は、Ｔ２からノード２５に流れ込
む電流Ｉ2より小さい。
【００３１】このようにして、Ｑ２のコレクタ電流はＴ
２のドレイン電流より小さく、Ｔ３のゲートの電圧は増
大し、正の電源レールに向かって上昇する。ノード２５
の電圧の上昇は、Ｔ３のしきい値電圧（Ｖｔ）に到達す
るまで継続する。ＤＭＯＳトランジスタのＶｔは代表的
には２〜４ボルトの範囲にあるが、プロセス変動に依存
して、それより高い場合または低い場合もある。Ｔ３の
Ｖｔに到達する（およびやや超過する）と、Ｔ３はオン
になり、ノード２９からの電流を導通させる。Ｔ３のタ
ーンオンは、Ｔ３のドレイン電流が、負荷電流源３１に
よってノード２９に供給される５００マイクロアンペア
に等しくなるまで、増大し継続する。この電流状態で、
ノード２９の電圧は１００ボルト（すなわちＶs／２）
となり、フィードバック経路（Ｒ２，Ｒ１）の電流は０
になる。このようにして、回路の静的状態が確立され、
この静的状態を変えようとする摂動（例えばノイズ）
は、当業者には周知の負のフィードバック過程によって
急速に相殺される。
２のドレイン電流より小さく、Ｔ３のゲートの電圧は増
大し、正の電源レールに向かって上昇する。ノード２５
の電圧の上昇は、Ｔ３のしきい値電圧（Ｖｔ）に到達す
るまで継続する。ＤＭＯＳトランジスタのＶｔは代表的
には２〜４ボルトの範囲にあるが、プロセス変動に依存
して、それより高い場合または低い場合もある。Ｔ３の
Ｖｔに到達する（およびやや超過する）と、Ｔ３はオン
になり、ノード２９からの電流を導通させる。Ｔ３のタ
ーンオンは、Ｔ３のドレイン電流が、負荷電流源３１に
よってノード２９に供給される５００マイクロアンペア
に等しくなるまで、増大し継続する。この電流状態で、
ノード２９の電圧は１００ボルト（すなわちＶs／２）
となり、フィードバック経路（Ｒ２，Ｒ１）の電流は０
になる。このようにして、回路の静的状態が確立され、
この静的状態を変えようとする摂動（例えばノイズ）
は、当業者には周知の負のフィードバック過程によって
急速に相殺される。
【００３２】本発明を実現する回路で使用するカレント
ミラー増幅器は図７および図８に示す構造を含むことも
可能である。図７および図８の構造では、図３に示した
Ｑ１およびＱ２の基本カレントミラー構造は、ベース電
流を供給しＣＭＡの出力ノードにさらに高い出力インピ
ーダンスを与える縮退抵抗（Ｒ３，Ｒ４）およびもう１
つのトランジスタ（図７のＩＧＦＥＴ Ｔ７、および図
８のＮＰＮバイポーラトランジスタＱ８）によって改良
される。図７において、ＩＧＦＥＴ Ｔ７のゲート電極
はＴ１のドレイン（ノード２１）およびＱ１のコレクタ
に接続され、ソース電極はＱ１およびＱ２のベースに接
続される。代表的に１０〜３００ボルトの範囲にあるＤ
Ｃ電圧がＴ７のドレインに加えられる。図８において、
ＮＰＮバイポーラトランジスタのベースはノード２１に
おいてＴ１のドレインに、および、Ｑ１のコレクタに接
続され、エミッタはＱ１およびＱ２のベースに接続さ
れ、適当な正のＤＣ電圧がコレクタ電極に加えられる。
ミラー増幅器は図７および図８に示す構造を含むことも
可能である。図７および図８の構造では、図３に示した
Ｑ１およびＱ２の基本カレントミラー構造は、ベース電
流を供給しＣＭＡの出力ノードにさらに高い出力インピ
ーダンスを与える縮退抵抗（Ｒ３，Ｒ４）およびもう１
つのトランジスタ（図７のＩＧＦＥＴ Ｔ７、および図
８のＮＰＮバイポーラトランジスタＱ８）によって改良
される。図７において、ＩＧＦＥＴ Ｔ７のゲート電極
はＴ１のドレイン（ノード２１）およびＱ１のコレクタ
に接続され、ソース電極はＱ１およびＱ２のベースに接
続される。代表的に１０〜３００ボルトの範囲にあるＤ
Ｃ電圧がＴ７のドレインに加えられる。図８において、
ＮＰＮバイポーラトランジスタのベースはノード２１に
おいてＴ１のドレインに、および、Ｑ１のコレクタに接
続され、エミッタはＱ１およびＱ２のベースに接続さ
れ、適当な正のＤＣ電圧がコレクタ電極に加えられる。
【００３３】本発明は、Ｐ伝導型の入力トランジスタ、
ＮＰＮバイポーラトランジスタおよびＮ伝導型の出力Ｄ
ＭＯＳトランジスタＴ３を使用して開示した。理解され
るべきことであるが、説明したものに相補的なトランジ
スタから形成される回路は本発明の範囲に含まれる。ま
た、説明した以外の伝導型のトランジスタもまた、本発
明を実施するために使用可能である。トランジスタＴ３
はＤＭＯＳデバイスとして指定したが、明らかに、任意
の適当な高電圧電界効果トランジスタ（ＦＥＴ）が代わ
りに使用可能である。
ＮＰＮバイポーラトランジスタおよびＮ伝導型の出力Ｄ
ＭＯＳトランジスタＴ３を使用して開示した。理解され
るべきことであるが、説明したものに相補的なトランジ
スタから形成される回路は本発明の範囲に含まれる。ま
た、説明した以外の伝導型のトランジスタもまた、本発
明を実施するために使用可能である。トランジスタＴ３
はＤＭＯＳデバイスとして指定したが、明らかに、任意
の適当な高電圧電界効果トランジスタ（ＦＥＴ）が代わ
りに使用可能である。
【００３４】説明を簡単にするため、図３、図４および
図５には２つの増幅段のみを記載した。しかし、当業者
には周知のように、明らかに、Ｔ３からなるインバータ
段に追加の増幅段を縦続させ、さらに高い電力の駆動を
行うことが可能である。
図５には２つの増幅段のみを記載した。しかし、当業者
には周知のように、明らかに、Ｔ３からなるインバータ
段に追加の増幅段を縦続させ、さらに高い電力の駆動を
行うことが可能である。
【００３５】
【発明の効果】以上述べたごとく、本発明によれば、従
来技術に存在する高ノイズ動作および高電圧に関する限
界を克服される。すなわち、低ノイズおよび低入力電圧
オフセットを有し、高電圧で動作することが可能なＯＰ
−ＡＭＰが形成される。
来技術に存在する高ノイズ動作および高電圧に関する限
界を克服される。すなわち、低ノイズおよび低入力電圧
オフセットを有し、高電圧で動作することが可能なＯＰ
−ＡＭＰが形成される。
【図１】従来技術に従って、高電圧絶縁ゲート電界効果
トランジスタ（ＩＧＦＥＴ）を使用した高電圧演算増幅
器（ＯＰ−ＡＭＰ）の第１段および第２段の概略図であ
る。
トランジスタ（ＩＧＦＥＴ）を使用した高電圧演算増幅
器（ＯＰ−ＡＭＰ）の第１段および第２段の概略図であ
る。
【図２】従来技術による高電圧ＯＰ−ＡＭＰの第１段お
よび第２段の概略図である。
よび第２段の概略図である。
【図３】本発明による高電圧ＯＰ−ＡＭＰの第１段およ
び第２段の概略図である。
び第２段の概略図である。
【図４】低入力オフセット電圧を有する、本発明を実現
するＯＰ−ＡＭＰの第１段および第２段の概略図であ
る。
するＯＰ−ＡＭＰの第１段および第２段の概略図であ
る。
【図５】本発明を実現するＯＰ−ＡＭＰの第１段および
第２段のもう１つの概略図である。
第２段のもう１つの概略図である。
【図６】フィードバック接続を有する図４の回路の概略
図である。
図である。
【図７】本発明を実現する回路での使用に適するカレン
トミラー増幅器の概略図である。
トミラー増幅器の概略図である。
【図８】本発明を実現する回路での使用に適するカレン
トミラー増幅器の概略図である。
トミラー増幅器の概略図である。
１７ 電流源 １８ バイアス点 １９ 動作電源端子 ２０ 電流源 ２３ 電源端子 ２９ 出力端子 ３１ 負荷電流源 ８３ カレントミラー増幅器
Claims (12)
- 【請求項１】 動作電位を間に加えるための第１および
第２の電源端子と、 第１および第２の信号入力端子と、 主導電路の両端を定めるソース電極およびドレイン電極
と、加えられる電位がその導電路の導電性を決定する制
御電極とをそれぞれ有する第１および第２の絶縁ゲート
電界効果トランジスタ（ＩＧＦＥＴ）と、 定電流源と、 前記第１電源端子と前記第１および第２のＩＧＦＥＴの
ソース電極との間に前記定電流源を接続する手段と、 前記第１ＩＧＦＥＴの制御電極を前記第１信号入力端子
に接続し、前記第２ＩＧＦＥＴの制御電極を前記第２信
号入力端子に接続する手段と、 第１および第２のノードと、 前記第１ＩＧＦＥＴのドレインを前記第１ノードに接続
する手段と、 前記第２ＩＧＦＥＴのドレインを前記第２ノードに接続
する手段と、 主導電路の両端を定めるエミッタおよびコレクタならび
にベースをそれぞれ有する第１および第２のバイポーラ
トランジスタからなるカレントミラーと、 前記第１および第２のバイポーラトランジスタのベース
ならびに前記第１バイポーラトランジスタのコレクタを
前記第１ノードにおいて前記第１ＩＧＦＥＴのドレイン
に接続する手段と、 前記第２バイポーラトランジスタのコレクタを前記第２
ノードに接続する手段と、 前記第１および第２のバイポーラトランジスタのエミッ
タを前記第２電源端子に接続する手段と、 前記第２電源端子に接続されたソースと、前記第２ノー
ドに接続されたゲートと、出力負荷端子に接続されたド
レインとを有する高電圧電界効果トランジスタ（ＦＥ
Ｔ）とからなることを特徴とする増幅回路。 - 【請求項２】 前記第１および第２のバイポーラトラン
ジスタのエミッタを前記第２電源端子に接続する手段
が、 第３および第４のバイポーラトランジスタと、 前記第１バイポーラトランジスタのエミッタと前記第２
電源端子の間に前記第３バイポーラトランジスタのコレ
クタ−エミッタ経路を接続する手段と、 前記第２バイポーラトランジスタのエミッタと前記第２
電源端子の間に前記第４バイポーラトランジスタのコレ
クタ−エミッタ経路を接続する手段と、 前記第３および第４のバイポーラトランジスタを、前記
第２バイポーラトランジスタのエミッタにおいて、前記
第４バイポーラトランジスタのコレクタに接続する手段
とを有することを特徴とする請求項１の回路。 - 【請求項３】 前記第１、第２、第３および第４のバイ
ポーラトランジスタが同じ導電型であることを特徴とす
る請求項２の回路。 - 【請求項４】 前記第１および第２のＩＧＦＥＴが同じ
導電型であり、前記バイポーラトランジスタおよび前記
高電圧ＦＥＴが同じまたは類似の導電型であることを特
徴とする請求項３の回路。 - 【請求項５】 前記第１および第２のバイポーラトラン
ジスタのベースならびに前記第１バイポーラトランジス
タのコレクタを前記第１ＩＧＦＥＴのドレインに接続す
る手段が、前記第１バイポーラトランジスタのコレクタ
および前記第１ＩＧＦＥＴのドレインに接続されたベー
スと、前記第１および第２のバイポーラトランジスタの
ベースに接続されたエミッタとを有するもう１つのバイ
ポーラトランジスタを含むことを特徴とする請求項１の
回路。 - 【請求項６】 前記第１および第２のバイポーラトラン
ジスタのベースならびに前記第１バイポーラトランジス
タのコレクタを前記第１ＩＧＦＥＴのドレインに接続す
る手段が、前記第１バイポーラトランジスタのコレクタ
および前記第１ＩＧＦＥＴのドレインに接続されたゲー
トと、前記第１および第２のバイポーラトランジスタの
ベースに接続されたソースとを有するもう１つのＩＧＦ
ＥＴを含むことを特徴とする請求項１の回路。 - 【請求項７】 前記高電圧ＦＥＴはＮチャネル二重拡散
金属酸化物半導体トランジスタであることを特徴とする
請求項１の回路。 - 【請求項８】 前記第１ＩＧＦＥＴのドレインを前記第
１ノードに接続する手段が、前記第１ＩＧＦＥＴのドレ
インと前記第１ノードの間に接続された導電路を有する
第３のＩＧＦＥＴを含み、前記第２ＩＧＦＥＴのドレイ
ンを前記第２ノードに接続する手段が、前記第２ＩＧＦ
ＥＴのドレインと前記第２ノードの間に接続された導電
路を有する第４のＩＧＦＥＴを含むことを特徴とする請
求項１の回路。 - 【請求項９】 動作電位を間に加えるための第１および
第２の電源端子と、 第１および第２の信号入力端子と、 主導電路の両端を定める第１および第２の電極と、加え
られる電位がその導電路の導電性を決定する制御電極と
をそれぞれ有する第１および第２のトランジスタと、 定電流源と、 前記第１電源端子と前記第１および第２のトランジスタ
の第１電極との間に前記定電流源を接続する手段と、 前記第１トランジスタの制御電極を前記第１信号入力端
子に接続し、前記第２トランジスタの制御電極を前記第
２信号入力端子に接続する手段と、 第１および第２のノードと、 前記第１トランジスタの第２電極を前記第１ノードに接
続し、前記第２トランジスタの第２電極を前記第２ノー
ドに接続する手段と、 入力電流が加えられる電流入力端子および入力電流に比
例する出力電流を生成する電流出力端子を有するバイポ
ーラトランジスタと、Ｋを定数としＩを入力電流として
出力電流をＫＩに等しくしその出力電流をベース電流お
よび電流出力端子における電圧変動とは独立にする手段
とからなるカレントミラー増幅器（ＣＭＡ）と、 前記電流入力端子を前記第１ノードに接続し、前記電流
出力端子を前記第２ノードに接続する手段と、 前記第２電源端子に接続されたソースと、前記第２ノー
ドに接続されたゲートと、出力負荷端子に接続されたド
レインとを有する高電圧電界効果トランジスタ（ＦＥ
Ｔ）とからなることを特徴とする増幅回路。 - 【請求項１０】 前記第１および第２のトランジスタが
それぞれ絶縁ゲート電界効果トランジスタ（ＩＧＦＥ
Ｔ）であり、前記第１電極はこのトランジスタのソース
であり、前記第２電極はこのトランジスタのドレインで
あることを特徴とする請求項９の回路。 - 【請求項１１】 前記第１トランジスタの第２電極を前
記第１ノードに接続し前記第２トランジスタの第２電極
を前記第２ノードに接続する手段が第１および第２の絶
縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を有し、
各ＩＧＦＥＴは導電路の両端を定めるソース電極および
ドレイン電極と制御電極とを有し、前記第１ＩＧＦＥＴ
の導電路は前記第１トランジスタの第２電極と前記第１
ノードの間を接続し、前記第２ＩＧＦＥＴの導電路は前
記第２トランジスタの第２電極と前記第２ノードの間を
接続し、一定のバイアス電位が前記第１および第２のＩ
ＧＦＥＴの制御電極に加えられることを特徴とする請求
項９の回路。 - 【請求項１２】 動作電位を間に加えるための第１およ
び第２の電源端子と、 第１および第２の信号入力端子と、 主導電路の両端を定めるソース電極およびドレイン電極
と、加えられる電位がその導電路の導電性を決定する制
御電極とをそれぞれ有する第１および第２の絶縁ゲート
電界効果トランジスタ（ＩＧＦＥＴ）と、 定電流源と、 前記第１電源端子と前記第１および第２のＩＧＦＥＴの
ソース電極との間に前記定電流源を接続する手段と、 前記第１ＩＧＦＥＴの制御電極を前記第１信号入力端子
に接続し、前記第２ＩＧＦＥＴの制御電極を前記第２信
号入力端子に接続する手段と、 出力端子と、 前記第２ＩＧＦＥＴのドレインを前記出力端子に接続す
る手段と、 主導電路の両端を定めるエミッタおよびコレクタならび
にベースをそれぞれ有する第１、第２、第３および第４
のバイポーラトランジスタからなるカレントミラーと、 前記第１および第２のバイポーラトランジスタのベース
ならびに前記第１バイポーラトランジスタのコレクタを
前記第１ＩＧＦＥＴのドレインに接続する手段と、 前記第２バイポーラトランジスタのコレクタを前記出力
端子に接続する手段と、 前記第３バイポーラトランジスタのコレクタを前記第１
バイポーラトランジスタのエミッタに接続し、前記第３
バイポーラトランジスタのエミッタを前記第２電源端子
に接続する手段と、 前記第４バイポーラトランジスタのベースおよびコレク
タならびに前記第３バイポーラトランジスタのベースを
前記第２バイポーラトランジスタのエミッタに接続する
手段と、 前記第４バイポーラトランジスタのエミッタを前記第２
電源端子に接続する手段と、 前記第２電源端子に接続されたソースと、前記出力端子
に接続されたゲートと、出力負荷端子に接続されたドレ
インとを有する高電圧二重拡散ＭＯＳ出力トランジスタ
とからなることを特徴とする増幅回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/150,628 US5389892A (en) | 1993-11-09 | 1993-11-09 | Input stages for high voltage operational amplifier |
| US150628 | 1993-11-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193441A true JPH07193441A (ja) | 1995-07-28 |
Family
ID=22535361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6296033A Pending JPH07193441A (ja) | 1993-11-09 | 1994-11-07 | 増幅回路 |
Country Status (2)
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|---|---|
| US (1) | US5389892A (ja) |
| JP (1) | JPH07193441A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005508580A (ja) * | 2001-07-02 | 2005-03-31 | フェアチャイルド・セミコンダクター・コーポレーション | モノリシックマイクロ波集積回路用補助回路 |
| US7391269B2 (en) | 2004-09-29 | 2008-06-24 | Oki Electric Industry Co., Ltd. | Amplifying circuit |
| JP2013544060A (ja) * | 2010-12-16 | 2013-12-09 | ザイリンクス インコーポレイテッド | カレントミラーおよび高コンプライアンス単段増幅器 |
| JP2020184677A (ja) * | 2019-05-08 | 2020-11-12 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 差動アンプ |
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1993
- 1993-11-09 US US08/150,628 patent/US5389892A/en not_active Expired - Lifetime
-
1994
- 1994-11-07 JP JP6296033A patent/JPH07193441A/ja active Pending
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Also Published As
| Publication number | Publication date |
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| US5389892A (en) | 1995-02-14 |
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