JPH07191823A - 浮動小数点加減算装置とその制御方式 - Google Patents

Abstract

(57)【要約】 【目的】複数の種類の浮動小数点データ形式に対応でき
る高速な浮動小数点加減算装置を提供すること。 【構成】浮動小数点加減算処理の最初のステップであ
る、指数減算による桁合わせシフト量算出部が、ｙビッ
ト指数減算器と、前記ｙビット指数減算器の桁借り信号
と形式選択信号と入力とするＡＮＤゲートと、前記ＡＮ
Ｄゲートの出力を最下位桁への桁借り入力とするｘビッ
ト指数減算器と、前記ｘビット指数減算器のｘビット長
の出力と前記ｙビット指数減算器のｙビット長の出力と
を連接したデータを入力し、前記形式選択信号によって
制御される右シフタとから構成されることを特徴とする
浮動小数点加減算装置。指数減算と並列に右シフタの制
御を行うことが出来るので、右シフタ制御時間が全体の
処理の律速部分にならずにすみ、高速な処理が実現でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は浮動小数点加減算装置に
関する。

【０００２】

【従来の技術】浮動小数点データ形式には様々な形式が
存在する。例えば符号１ビット、指数部１５ビット、仮
数部４８ビット構成の形式や、符号１ビット、指数部１
１ビット、仮数部５２ビット構成の形式等が知られてい
る。以下では、このような複数のデータ形式に対応でき
る、従来構成の浮動小数点加減算器について説明する。

【０００３】浮動小数点加減算処理は次の４ステップで
実行される。指数減算、桁合わせ右シフト、仮数
加減算、演算結果の正規化。本発明の対象ステップは
、なので、この２つのステップについて説明する。

【０００４】浮動小数点加減算では、まず２つの入力オ
ペランドの指数の差を計算する。そしてその差をシフト
量として、小さい方のオペランドの仮数部を右シフトす
ることで、桁合わせを行う。次に、桁合わせされた小さ
い方のオペランドの仮数部と、大きい方のオペランドの
仮数部とが、加減算される。

【０００５】さて、従来構成の浮動小数点加減算装置で
は、２種類の浮動小数点データ形式に対応するために指
数減算器入力口にシフタを設けていた（特開平４−１０
７７３０号公報）。例として図２のような２種類の形式
に対応できる浮動小数点加減算装置の動作を説明する。
図２（ａ）は符号１ビット、指数部１１ビット、仮数部
５２ビット構成の第１の浮動小数点データ形式、図２
（ｂ）は符号１ビット、指数部１５ビット、仮数部４８
ビット構成の第２の浮動小数点データ形式である。図３
は２種類の形式に対応できる従来の浮動小数点加減算装
置の基本構成を示す図である。まず第１入力オペランド
の、符号を除いた上位１５ビットのデータ３１１と、第
２入力オペランドの、符号を除いた上位１５ビットのデ
ータ３１２とが、それぞれ第１の右シフタ３０１と、第
２の右シフタ３０２とに送出される。第１の右シフタ３
０１、第２の右シフタ３０２は形式選択信号３１０によ
って制御され、次のようなシフト動作を行う（図４）： 第１の浮動小数点データ形式で処理するとき（図４
（ａ））……４ビット右シフト 第２の浮動小数点データ形式で処理するとき（図４
（ｂ））……シフトせず単なるスルー動作 このようなシフト処理が必要となるのは２種類の形式で
その指数部のビット長が異なるからであり、第１のデー
タ形式は、第２のデータ形式に比べて、指数部が４ビッ
ト短いので、位置調節のために４ビット右シフトが必要
となる。

【０００６】第１の右シフタ３０１、第２の右シフタ３
０２の出力は１５ビット指数減算器３０３の入力とな
る。そして１５ビット指数減算器３０３は、２つの入力
の差を計算し出力する。この指数の差３１７は、桁合わ
せシフタ３０５のシフト量を与える入力となる。

【０００７】また第１、第２入力オペランド３１３，３
１４は比較選択回路３０４の入力になる。比較選択回路
３０４は、小さい方のオペランドの仮数部３１５を桁合
わせシフタ３０５に送出する。桁合わせシフタ３０５
は、指数の差３１７をシフト量として、小さい方のオペ
ランドの仮数部３１５を右シフトする。比較選択回路３
０４の、もうひとつの出力であるところの、大きい方の
オペランドの仮数部３１６と、桁合わせシフタ３０５の
出力とが、仮数加減算器３０６によって加減算される。

【０００８】浮動小数点演算では、この後に正規化処理
が必要であるが、それは本発明には直接関係しないの
で、図および説明は省略する。なお浮動小数点加減算方
式とその装置については「コンピュータの高速演算方
式」（近代科学者、ワン著）に詳しいので参照のこと。

【０００９】

【発明が解決しようとする課題】従来の浮動小数点加減
算装置では、まず指数減算におけるビット位置調節のた
めに形式制御信号が右シフタを制御しなければならない
が、この制御は負荷が重いために低速であり、全体の遅
延時間を長くしてしまうという欠点があった。

【００１０】

【課題を解決するための手段】本発明は第１入力オペラ
ンドと第２入力オペランドの指数の差を計算し、その値
をシフト量として、小さい方の入力オペランドの仮数部
をシフトして桁合わせを行い、仮数部を加減算する浮動
小数点加減算装置において、その桁合わせシフト量算出
部が、ｙビット指数減算器と、前記ｙビット指数減算器
の桁借り信号と形式選択信号とを入力とするＡＮＤゲー
トと、前記ＡＮＤゲートの出力を最下位桁への桁借り入
力とするｘビット指数減算器と、前記ｘビット指数減算
器のｘビット長の出力と前記ｙビット指数減算器のｙビ
ット長の出力とを連接したｘ＋ｙビット長のデータを入
力とし前記形式選択信号によって制御される右シフタと
から構成されることを特徴とする浮動小数点加減算装置
である。

【００１１】

【作用】本発明の浮動小数点加減算装置は、入力オペラ
ンドの指数部を右シフタを経由させずに直接に指数減算
器へデータを送出する。指数減算器の差計算と並列に右
シフタの制御を行うので、シフタの制御の遅延時間が直
接クリティカルにはならず、高速な処理が実現出来る。

【００１２】ただし単純に右シフタを取り除いただけで
は次のような誤った動作をしてしまう。つまり、指数部
が短い方の形式で指数計算をするときに、指数部の右側
に配列させれいる仮数部まで一緒に指数減算器の入力と
なってしまい、間違った減算結果が出力されてしまう。
そこで、このような不都合を避けるために指数減算器を
以下のように２つの減算器に分ける。一つの指数減算器
は、その入出力ビット長を、２種類の指数部のビット長
のうちの短いほうのビット長（これをｘとする）と同じ
にする。もう一つの指数減算器は、その入出力ビット長
を、２種類の指数部のビット長の差（これをｙとする）
と同じにする。つまりｘ＋ｙが大きい方の指数部ビット
長となる。さらにｙビット指数減算器で発生する桁借り
を、ｘビット指数減算器の最下位桁への桁借り入力とす
るか否かが、制御できるようにする。そして指数部の長
いほうの形式で処理をおこなうときには、ｙビット指数
減算器からの桁借り信号がｘビット指数減算器へ伝播す
るようにし、ｘビット指数減算器とｙビット指数減算器
とが連結されてｘ＋ｙビット長の指数減算を行うように
する。もう一つの形式で処理をおこなうときには、ｙビ
ット指数減算器からの桁借り信号がｘビット指数減算器
へ伝播しないようにして、ｘビット指数減算器とｙビッ
ト指数減算器とを切り放す。ｘビット指数減算器とｙビ
ット指数減算器の計算結果を連接してから右シフトを行
えば、求める指数差を得ることができる。

【００１３】

【実施例】次に図面を用いて本発明の浮動小数点加減算
装置について説明する。

【００１４】図１は本発明の一実施例を示す図である。

【００１５】図１においてｘは２種類の浮動小数点デー
タ形式において小さい方のビット長であり、ｙは２種類
の形式の指数部のビット長の差である。以下では例とし
て、図２の２つの形式を用いて説明する。よって以後の
説明では、ｘ＝１１（第１のデータ形式の指数部のビッ
ト長）、ｙ＝１５−１１＝４である。

【００１６】図１に示したように、ｘ（＝１１）ビット
指数減算器１０１には、第１入力オペランドの符号を除
いた上位ｘ（＝１１）ビットのデータ１１１と、第２入
力オペランドの符号を除いた上位ｘ（＝１１）ビットの
データ１１３とが、入力される。そしてｙ（＝４）ビッ
ト減算器には第１入力オペランドの符号を除いた上位第
ｘ＋１ビット目から第ｘ＋ｙビット目までのデータ１１
２と、第２入力オペランドの符号を除いた上位第ｘ＋１
ビット目から第ｘ＋ｙビット目までのデータ１１４とが
入力される。

【００１７】つまりｘビット指数減算器１０１の入力
は：第１の浮動小数点データ形式で処理するとき……指
数部１１ビット。

【００１８】第２の浮動小数点データ形式で処理すると
き……指数部上位１１ビット またｙビット指数減算器１０３の入力は：第１の浮動小
数点データ形式で処理するとき……仮数部上位４ビット 第２の浮動少数点データ形式で処理するとき……指数部
下位４ビット ｙビート減算器１０２は入力されたｙビット長のデータ
１１２、１１４の減算をおこなう。この減算で発生する
桁借りを、ｘビット減算器へ伝播させるか否かがＡＮＤ
ゲート１０７によって制御される。制御は次のように行
う：第１の浮動小数点データ形式で処理するとき……桁
借りは伝播させない。そこでＡＮＤゲートのもう一方の
入力端子１１０には値０を入力す。

【００１９】第２の浮動小数点データ形式で処理すると
き……桁借りを伝播させる。そこでＡＮＤゲートのもう
一方の入力端子１１０には値１を入力する。

【００２０】ｘビット減算器１０１の出力とｙビット減
算器１０２の出力とは連接されて右シフタ１０３の入力
となる。右シフタ１０３は以下のように制御される。

【００２１】第１の形式で処理するとき……４ビット右
シフト 第２の形式で処理するとき……シフトせず単なるスルー
動作 以上のように計算された指数の差１１７が従来構成で計
算したときの指数の差（図３の３１７）と等しいことは
明らかである。

【００２２】なお、第１，第２の入力オペランド１１
５，１１６は比較選択回路１０４の入力になる。比較選
択回路１０４は、小さい方のオペランドの仮数部１１８
を桁合わせシフタ１０５に送出する。桁合わせシフタ１
０５は指数の差１１７をシフト量として小さい方のオペ
ランドの仮数部１１８を右シフトする。比較選択回路１
０４のもうひとつの出力であるところの、大きい方のオ
ペランドの仮数部１１９と、桁合わせシフタ１０５の出
力とが仮数加減算器１０６によって加減算される。

【００２３】この後に正規化処理が必要であるが、それ
は本発明には直接関係しないので、従来構成説明時と同
じく省略する。

【００２４】以上の説明では、浮動小数点データ形式と
して図２を例としたが、その他の形式に対しても本発明
を同じ原理で適用することは容易である。

【００２５】

【発明の効果】複数の種類の浮動小数点データ形式に対
応した浮動小数点加減算装置において、従来構成の装置
では形式選択信号が駆動する右シフタの負荷が重いため
に低速であった。これに対し本発明では、指数減算器へ
直接データを送出しており、指数減算と並列に右シフタ
の制御を行うことが出来るので、右シフタ制御時間が全
体の処理の律速部分にならずにすむ。ただし指数減算器
を２個設けて、減算器間の桁借り伝播部にＡＮＤゲート
を挿入する必要が生じた。このＡＮＤゲート分の遅延が
増加してしまうが、通常は、右シフタ制御の時間の方が
大きいので差引分の高速化が実現できる。

【図面の簡単な説明】

【図１】本発明の浮動小数点加減算装置の一実施例を示
す図である。

【図２】（ａ），（ｂ）はそれぞれ第１，第２の浮動小
数点データ形式を示す図である。

【図３】従来の浮動小数点加減算装置の基本構成を示す
図である。

【図４】（ａ），（ｂ）はそれぞれ第１，第２の浮動小
数点データ形式時の従来処理方法を示す図である。

【符号の説明】

１０１ ｘビット指数減算器 １０２ ｙビット指数減算器 １０３，４０３ 右シフタ １０４，３０４ 比較選択回路 １０５，３０５ 桁合わせシフタ １０６，３０６ 仮数加減算器 １０７ ＡＮＤゲート １１０，３１０ 形式選択信号 １１１，１１３ 第１，第２の入力オペランドの符号
を除いた上位ｘビットのデータ １１２，１１４ 第１，第２の入力オペランドの符号
を除いた上位第ｘ＋１ビット目から上位第ｘ＋ｙビット
目までのデータ １１５，１１６，３１３，３１４ 第１，第２入力オ
ペランド １１７，３１７ 指数の差 １１８，３１５ 小さい方のオペランドの仮数部 １１９，３１６ 大きい方のオペランドの仮数部 １２０ 桁借り信号 ３０１，３０２ 第１，第２の右シフタ ３０３ １５ビット指数減算器 ３１１ 第１入力オペランドの符号を除いた上位１５
ビットのデータ ３１２ 第２入力オペランドの符号を除いた上位１５
ビットのデータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１入力オペランドと第２入力オペラン
   ドの指数の差を計算し、その値をシフト量として、小さ
   い方の入力オペランドの仮数部をシフトして桁合わせを
   行い、仮数部を加減算する浮動小数点加減算装置におい
   て、その桁合わせシフト量算出部が、ｙビット指数減算
   器と、前記ｙビット指数減算器の桁借り信号と形式選択
   信号とを入力とするＡＮＤゲートと、前記ＡＮＤゲート
   の出力を最下位桁への桁借り入力とするｘビット指数減
   算器と、前記ｘビット指数減算器のｘビット長の出力と
   前記ｙビット指数減算器のｙビット長の出力とを連接し
   たｘ＋ｙビット長のデータを入力とし前記形式選択信号
   によって制御される右シフタとから構成されることを特
   徴とする浮動小数点加減算装置。