JPH07182882A - 不揮発性半導体記憶回路 - Google Patents
不揮発性半導体記憶回路Info
- Publication number
- JPH07182882A JPH07182882A JP32836393A JP32836393A JPH07182882A JP H07182882 A JPH07182882 A JP H07182882A JP 32836393 A JP32836393 A JP 32836393A JP 32836393 A JP32836393 A JP 32836393A JP H07182882 A JPH07182882 A JP H07182882A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor memory
- data
- power supply
- nonvolatile semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】不揮発性半導体記憶素子とラッチ回路で構成さ
れる不揮発性半導体記憶回路に関し、電源電圧が低下し
ても出力される記憶データが破壊されることのないよう
にする。 【構成】高電圧を印加することによりデータを電気的に
書き込み可能な不揮発性半導体記憶素子１と、不揮発性
半導体記憶素子１のデータをラッチして出力するラッチ
回路と、不揮発性半導体記憶素子１と前記ラッチ回路と
の間に、ゲートが電源電圧端子に接続されるように設け
られ、データ書き込み時に不揮発性半導体記憶素子１に
高電圧が印加された時には遮断状態になり、データ書き
込み時以外の電源電圧が通常状態の時には導通状態にな
るＮチャンネル型トランスファトランジスタ２とを備
え、トランスファトランジスタ２は、電源電圧が所定値
以下に低下した時には遮断状態になるような閾値電圧を
有する。
れる不揮発性半導体記憶回路に関し、電源電圧が低下し
ても出力される記憶データが破壊されることのないよう
にする。 【構成】高電圧を印加することによりデータを電気的に
書き込み可能な不揮発性半導体記憶素子１と、不揮発性
半導体記憶素子１のデータをラッチして出力するラッチ
回路と、不揮発性半導体記憶素子１と前記ラッチ回路と
の間に、ゲートが電源電圧端子に接続されるように設け
られ、データ書き込み時に不揮発性半導体記憶素子１に
高電圧が印加された時には遮断状態になり、データ書き
込み時以外の電源電圧が通常状態の時には導通状態にな
るＮチャンネル型トランスファトランジスタ２とを備
え、トランスファトランジスタ２は、電源電圧が所定値
以下に低下した時には遮断状態になるような閾値電圧を
有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリの冗長ア
ドレス記憶回路のような不揮発性記憶素子とその記憶デ
ータをラッチして出力するラッチ回路を有する不揮発性
半導体記憶回路に関し、特に通常のメモリセルのデータ
を消去するために紫外線等の光を照射するＥＰＲＯＭの
冗長アドレス記憶回路に適した不揮発性半導体記憶回路
に関する。
ドレス記憶回路のような不揮発性記憶素子とその記憶デ
ータをラッチして出力するラッチ回路を有する不揮発性
半導体記憶回路に関し、特に通常のメモリセルのデータ
を消去するために紫外線等の光を照射するＥＰＲＯＭの
冗長アドレス記憶回路に適した不揮発性半導体記憶回路
に関する。
【０００２】
【従来の技術】近年、半導体記憶装置（メモリ）の高集
積化が進められており、歩留り向上のため不良メモリセ
ルを予備のメモリセルである冗長メモリセルに置き換え
る冗長回路の重要性が増している。図２は冗長回路を有
する半導体メモリの基本的な構成を示すブロック図であ
る。
積化が進められており、歩留り向上のため不良メモリセ
ルを予備のメモリセルである冗長メモリセルに置き換え
る冗長回路の重要性が増している。図２は冗長回路を有
する半導体メモリの基本的な構成を示すブロック図であ
る。
【０００３】図２において、参照番号５１はメモリセル
をマトリクス状に配列したメモリセルアレイであり、５
２は不良メモリセルを含むメモリセル列を置き換える冗
長用メモリセル列であり、複数のメモリセル列で構成さ
れるのが一般的である。５３は行アドレス信号をデコー
ドする行デコーダであり、５４は列アドレス信号をデコ
ードする列デコーダであり、５５は列デコーダ５４から
の列選択信号に応じて選択されたメモリセル列に接続さ
れるビット線を共通ビット線に接続する選択スイッチ列
であり、５６は冗長メモリセル列用の選択スイッチ列で
あり、５７は読出時には共通ビット線に電位を増幅して
出力し且つ書込時には共通ビット線が所定の電位になる
ように制御するセンスアンプ・ライトバッファであり、
５８は入出力回路である。６０は冗長制御部であり、置
き換えるメモリセル列の位置を記憶する冗長アドレス記
憶回路６２と、外部から印加される列アドレス信号が記
憶したアドレスに一致したことを検出した時に一致信号
を出力する一致検出回路６１で構成される。この一致信
号に応じて、列デコーダは列選択信号の出力を停止し、
冗長用選択スイッチ列５６のいずれかのスイッチが導通
する。
をマトリクス状に配列したメモリセルアレイであり、５
２は不良メモリセルを含むメモリセル列を置き換える冗
長用メモリセル列であり、複数のメモリセル列で構成さ
れるのが一般的である。５３は行アドレス信号をデコー
ドする行デコーダであり、５４は列アドレス信号をデコ
ードする列デコーダであり、５５は列デコーダ５４から
の列選択信号に応じて選択されたメモリセル列に接続さ
れるビット線を共通ビット線に接続する選択スイッチ列
であり、５６は冗長メモリセル列用の選択スイッチ列で
あり、５７は読出時には共通ビット線に電位を増幅して
出力し且つ書込時には共通ビット線が所定の電位になる
ように制御するセンスアンプ・ライトバッファであり、
５８は入出力回路である。６０は冗長制御部であり、置
き換えるメモリセル列の位置を記憶する冗長アドレス記
憶回路６２と、外部から印加される列アドレス信号が記
憶したアドレスに一致したことを検出した時に一致信号
を出力する一致検出回路６１で構成される。この一致信
号に応じて、列デコーダは列選択信号の出力を停止し、
冗長用選択スイッチ列５６のいずれかのスイッチが導通
する。
【０００４】図２では、不良メモリセルを含むメモリセ
ル列を置き換えるビット線冗長の例を示したが、不良メ
モリセルを含むメモリセル行を置き換えるワード線冗長
を行う場合もある。冗長回路を有する場合には、ＲＡ
Ｍ、ＳＲＡＭ、ＲＯＭ等のメモリの種類にかかわらず図
２に示す基本構成を有する。図２の冗長アドレス記憶回
路６２は、置き換えるメモリセルのアドレスを記憶する
ものであり、製造工程で一旦記憶された後は記憶内容が
書き換えることはない。そのため、従来はヒューズＲＯ
Ｍ等が使用されていたが、製造工程にレーザトリミング
等の工程が必要であるため工程が複雑になることや、溶
断時に蒸発した物質が周囲に悪影響を与える等の原因の
ため、近年はＥＰＲＯＭ等の電気的に書き込み可能なＲ
ＯＭを使用するのが一般的である。
ル列を置き換えるビット線冗長の例を示したが、不良メ
モリセルを含むメモリセル行を置き換えるワード線冗長
を行う場合もある。冗長回路を有する場合には、ＲＡ
Ｍ、ＳＲＡＭ、ＲＯＭ等のメモリの種類にかかわらず図
２に示す基本構成を有する。図２の冗長アドレス記憶回
路６２は、置き換えるメモリセルのアドレスを記憶する
ものであり、製造工程で一旦記憶された後は記憶内容が
書き換えることはない。そのため、従来はヒューズＲＯ
Ｍ等が使用されていたが、製造工程にレーザトリミング
等の工程が必要であるため工程が複雑になることや、溶
断時に蒸発した物質が周囲に悪影響を与える等の原因の
ため、近年はＥＰＲＯＭ等の電気的に書き込み可能なＲ
ＯＭを使用するのが一般的である。
【０００５】図３は従来の冗長アドレス記憶回路の構成
例を示す図である。図３において、参照番号１は冗長ア
ドレスの１ビットを記憶するＥＰＲＯＭセルであり、通
常のＥＰＲＯＭの１セルに類似したものである。２はト
ランスファトランジスタである。３はインバータ回路で
あり、４は第１Ｐチャンネルトランジスタである。第１
Ｐチャンネルトランジスタ４はインバータ回路３の帰還
回路を形成し、インバータ回路３と第１Ｐチャンネルト
ランジスタ４でＥＰＲＯＭセルのデータをラッチして出
力するラッチ回路が形成される。５はゲートにパワーオ
ンリセット信号ＩＮＩＴが供給される第２Ｐチャンネル
トランジスタであり、信号ＩＮＩＴは電源電圧の立ち上
がり時に電源電圧が一定電圧になるまで「低（Ｌ）」
で、その後「高（Ｈ）」になる。
例を示す図である。図３において、参照番号１は冗長ア
ドレスの１ビットを記憶するＥＰＲＯＭセルであり、通
常のＥＰＲＯＭの１セルに類似したものである。２はト
ランスファトランジスタである。３はインバータ回路で
あり、４は第１Ｐチャンネルトランジスタである。第１
Ｐチャンネルトランジスタ４はインバータ回路３の帰還
回路を形成し、インバータ回路３と第１Ｐチャンネルト
ランジスタ４でＥＰＲＯＭセルのデータをラッチして出
力するラッチ回路が形成される。５はゲートにパワーオ
ンリセット信号ＩＮＩＴが供給される第２Ｐチャンネル
トランジスタであり、信号ＩＮＩＴは電源電圧の立ち上
がり時に電源電圧が一定電圧になるまで「低（Ｌ）」
で、その後「高（Ｈ）」になる。
【０００６】ＥＰＲＯＭセル１はフローティングゲート
を有するトランジスタであり、フローティングゲートに
電子が注入されているかいないかで閾値電圧が変化す
る。そこで、例えば、フローティングゲートに電子が注
入されて閾値電圧が高く、読出時の条件を印加したので
はＥＰＲＯＭセル１は導通せず電流が流れない時にデー
タ「０」を対応させ、フローティングゲートに電子が注
入されていないため閾値電圧が低く、読出時の条件を印
加するとＥＰＲＯＭセル１が導通して電流が流れる時に
データ「１」を対応させる。電源電圧の立ち上がり時に
は、信号ＩＮＩＴは電源電圧が一定電圧になるまで「低
（Ｌ）」であるから、第２Ｐチャンネルトランジスタ５
は導通し、トランスファトランジスタ２も導通する。従
って、ＥＰＲＯＭセル１のドレインは電源電圧端子ＶＣ
Ｃに接続され、ＥＰＲＯＭセル１が「０」を記憶してい
る時には電流が流れないためノードＡの電位は「Ｈ」に
なり、「１」を記憶している時には電流が流れるためノ
ードＡの電位は「Ｌ」になる。インバータ３はノードＡ
の電位信号を反転してノードＢに出力する。ノードＢの
電位信号は第１Ｐチャンネルトランジスタ４のゲートに
帰還される。そのため、ノードＡの電位信号が「Ｈ」
で、ノードＢの電位信号が「Ｌ」であれば、第１Ｐチャ
ンネルトランジスタ４は導通して、ノードＡは電源電圧
端子ＶＣＣに接続され「Ｈ」のままである。またノード
Ａの電位信号が「Ｌ」で、ノードＢの電位信号が「Ｈ」
であれば、第１Ｐチャンネルトランジスタ４は非導通状
態になり、ノードＡは「Ｌ」のままである。すなわち、
ＥＰＲＯＭセル１に記憶されたデータがラッチされたこ
とになる。
を有するトランジスタであり、フローティングゲートに
電子が注入されているかいないかで閾値電圧が変化す
る。そこで、例えば、フローティングゲートに電子が注
入されて閾値電圧が高く、読出時の条件を印加したので
はＥＰＲＯＭセル１は導通せず電流が流れない時にデー
タ「０」を対応させ、フローティングゲートに電子が注
入されていないため閾値電圧が低く、読出時の条件を印
加するとＥＰＲＯＭセル１が導通して電流が流れる時に
データ「１」を対応させる。電源電圧の立ち上がり時に
は、信号ＩＮＩＴは電源電圧が一定電圧になるまで「低
（Ｌ）」であるから、第２Ｐチャンネルトランジスタ５
は導通し、トランスファトランジスタ２も導通する。従
って、ＥＰＲＯＭセル１のドレインは電源電圧端子ＶＣ
Ｃに接続され、ＥＰＲＯＭセル１が「０」を記憶してい
る時には電流が流れないためノードＡの電位は「Ｈ」に
なり、「１」を記憶している時には電流が流れるためノ
ードＡの電位は「Ｌ」になる。インバータ３はノードＡ
の電位信号を反転してノードＢに出力する。ノードＢの
電位信号は第１Ｐチャンネルトランジスタ４のゲートに
帰還される。そのため、ノードＡの電位信号が「Ｈ」
で、ノードＢの電位信号が「Ｌ」であれば、第１Ｐチャ
ンネルトランジスタ４は導通して、ノードＡは電源電圧
端子ＶＣＣに接続され「Ｈ」のままである。またノード
Ａの電位信号が「Ｌ」で、ノードＢの電位信号が「Ｈ」
であれば、第１Ｐチャンネルトランジスタ４は非導通状
態になり、ノードＡは「Ｌ」のままである。すなわち、
ＥＰＲＯＭセル１に記憶されたデータがラッチされたこ
とになる。
【０００７】トランジスタ１のフローティングゲートに
電子を注入する時には、トランジスタ１のドレインに接
続される高電圧端子ＶＰＰとトランジスタ１のゲートに
接続されている高電圧端子ＶＰＳに高電圧を印加する。
これに応じてトンネル現象により、電子がフローティン
グゲートに注入される。この時、トランスファトランジ
スタ２は非導通状態になり、ラッチ回路等を構成するト
ランジスタには高電圧は印加されない。このように、ト
ランスファトランジスタ２はＥＰＲＯＭセル１の書込時
に印加される高電圧を遮断するために設けられている。
電子を注入する時には、トランジスタ１のドレインに接
続される高電圧端子ＶＰＰとトランジスタ１のゲートに
接続されている高電圧端子ＶＰＳに高電圧を印加する。
これに応じてトンネル現象により、電子がフローティン
グゲートに注入される。この時、トランスファトランジ
スタ２は非導通状態になり、ラッチ回路等を構成するト
ランジスタには高電圧は印加されない。このように、ト
ランスファトランジスタ２はＥＰＲＯＭセル１の書込時
に印加される高電圧を遮断するために設けられている。
【０００８】半導体メモリにおいては、高集積化と共に
省電力化が図られている。省電力化を実現する方法の１
つに、非動作状態の時には電源電圧を低下させる方法が
ある。このような省電力化方法を行う半導体メモリにお
いては、電源電圧を低下させた後、再び通常の電源電圧
に戻した時に、元通り正常に動作することが必要であ
る。
省電力化が図られている。省電力化を実現する方法の１
つに、非動作状態の時には電源電圧を低下させる方法が
ある。このような省電力化方法を行う半導体メモリにお
いては、電源電圧を低下させた後、再び通常の電源電圧
に戻した時に、元通り正常に動作することが必要であ
る。
【０００９】
【発明が解決しようとする課題】図３のＥＰＲＯＭセル
１には、寄生容量等のためにジャンクション電流が流れ
る。ＥＰＲＯＭのような記憶データの消去を紫外線のよ
うな光を照射することにより行う半導体メモリでも冗長
アドレス記憶回路にはＥＰＲＯＭセルが使用される。特
に、ＥＰＲＯＭの場合には、冗長アドレス記憶回路にＥ
ＰＲＯＭセルを使用すると、通常のメモリセルと冗長ア
ドレス記憶回路用のセルが同一の工程で製造できるため
に工程上の利点が大きい。しかし、ＥＰＲＯＭでは光を
照射して記憶データを消去する必要があり、冗長アドレ
ス記憶回路のＥＰＲＯＭセルにも消去用の光は照射され
ることになるため、そのままでは冗長アドレスのデータ
も一緒に消去されるという問題がある。そのため、ＥＰ
ＲＯＭでは図４に示すように、冗長アドレス記憶回路の
ＥＰＲＯＭセルには光が照射されないように冗長アドレ
ス記憶回路のＥＰＲＯＭセルの部分を金属層で覆うこと
が行われる。
１には、寄生容量等のためにジャンクション電流が流れ
る。ＥＰＲＯＭのような記憶データの消去を紫外線のよ
うな光を照射することにより行う半導体メモリでも冗長
アドレス記憶回路にはＥＰＲＯＭセルが使用される。特
に、ＥＰＲＯＭの場合には、冗長アドレス記憶回路にＥ
ＰＲＯＭセルを使用すると、通常のメモリセルと冗長ア
ドレス記憶回路用のセルが同一の工程で製造できるため
に工程上の利点が大きい。しかし、ＥＰＲＯＭでは光を
照射して記憶データを消去する必要があり、冗長アドレ
ス記憶回路のＥＰＲＯＭセルにも消去用の光は照射され
ることになるため、そのままでは冗長アドレスのデータ
も一緒に消去されるという問題がある。そのため、ＥＰ
ＲＯＭでは図４に示すように、冗長アドレス記憶回路の
ＥＰＲＯＭセルには光が照射されないように冗長アドレ
ス記憶回路のＥＰＲＯＭセルの部分を金属層で覆うこと
が行われる。
【００１０】図４において、参照番号２００はＥＰＲＯ
Ｍ本体であり、２０１は光照射用の窓である。その一部
の冗長アドレス記憶回路のＥＰＲＯＭセルの部分は金属
層２０２で覆われている。金属層２０２が存在するた
め、冗長アドレス記憶回路のＥＰＲＯＭセルのドレイン
からの配線は拡散層で形成される。そのため、ＥＰＲＯ
Ｍの冗長アドレス記憶回路のＥＰＲＯＭセルのジャンク
ション電流は、他の半導体メモリの場合に比べて大きく
なる。
Ｍ本体であり、２０１は光照射用の窓である。その一部
の冗長アドレス記憶回路のＥＰＲＯＭセルの部分は金属
層２０２で覆われている。金属層２０２が存在するた
め、冗長アドレス記憶回路のＥＰＲＯＭセルのドレイン
からの配線は拡散層で形成される。そのため、ＥＰＲＯ
Ｍの冗長アドレス記憶回路のＥＰＲＯＭセルのジャンク
ション電流は、他の半導体メモリの場合に比べて大きく
なる。
【００１１】通常の電源電圧が５Ｖ程度の状態では、こ
のジャンクション電流は、図３の第１Ｐチャンネルトラ
ンジスタ４に流れる電流で打ち消されるため問題になら
ない。しかし、上記のように省電力のために電源電圧を
低減すると、第１Ｐチャンネルトランジスタ４の電流供
給能力も低下するため、このジャンクション電流が無視
できなくなり、最悪の場合にはラッチされたデータが破
壊され、冗長アドレスが変化してしまう。冗長アドレス
が変化すると、正常な読み出し動作が行えなくなり、誤
ったデータを出力することになるという問題が生じる。
この問題は、ジャンクション電流が大きなＥＰＲＯＭで
特に問題になる。
のジャンクション電流は、図３の第１Ｐチャンネルトラ
ンジスタ４に流れる電流で打ち消されるため問題になら
ない。しかし、上記のように省電力のために電源電圧を
低減すると、第１Ｐチャンネルトランジスタ４の電流供
給能力も低下するため、このジャンクション電流が無視
できなくなり、最悪の場合にはラッチされたデータが破
壊され、冗長アドレスが変化してしまう。冗長アドレス
が変化すると、正常な読み出し動作が行えなくなり、誤
ったデータを出力することになるという問題が生じる。
この問題は、ジャンクション電流が大きなＥＰＲＯＭで
特に問題になる。
【００１２】本発明は、上記問題点に鑑みてなされたも
のであり、半導体メモリの冗長アドレスを記憶するため
等に使用される、不揮発性半導体記憶素子とラッチ回路
で構成される不揮発性半導体記憶回路において、電源電
圧が低下しても出力される記憶データが破壊されること
のないようにすることを目的とする。
のであり、半導体メモリの冗長アドレスを記憶するため
等に使用される、不揮発性半導体記憶素子とラッチ回路
で構成される不揮発性半導体記憶回路において、電源電
圧が低下しても出力される記憶データが破壊されること
のないようにすることを目的とする。
【００１３】
【課題を解決するための手段】本発明の不揮発性半導体
記憶回路は、高電圧を印加することによりデータを電気
的に書き込み可能な不揮発性半導体記憶素子と、この不
揮発性半導体記憶素子のデータをラッチして出力するラ
ッチ回路と、不揮発性半導体記憶素子とラッチ回路との
間にゲートが電源電圧端子に接続されるように設けら
れ、データ書き込み時に前記不揮発性半導体記憶素子に
高電圧が印加された時には遮断状態になり、データ書き
込み時以外の電源電圧が通常状態の時には導通状態にな
るＮチャンネル型トランスファトランジスタとを備え、
トランスファトランジスタは、電源電圧が所定値以下に
低下した時には遮断状態になるような閾値電圧を有する
ことを特徴とする。
記憶回路は、高電圧を印加することによりデータを電気
的に書き込み可能な不揮発性半導体記憶素子と、この不
揮発性半導体記憶素子のデータをラッチして出力するラ
ッチ回路と、不揮発性半導体記憶素子とラッチ回路との
間にゲートが電源電圧端子に接続されるように設けら
れ、データ書き込み時に前記不揮発性半導体記憶素子に
高電圧が印加された時には遮断状態になり、データ書き
込み時以外の電源電圧が通常状態の時には導通状態にな
るＮチャンネル型トランスファトランジスタとを備え、
トランスファトランジスタは、電源電圧が所定値以下に
低下した時には遮断状態になるような閾値電圧を有する
ことを特徴とする。
【００１４】
【作用】本発明の不揮発性半導体記憶回路では、電源電
圧が所定値以下に低下した時にはトランスファトランジ
スタが遮断状態になって不揮発性半導体記憶素子とラッ
チ回路が切り離されるため、不揮発性半導体記憶素子の
ジャンクション電流はラッチ回路に影響しなくなる。従
って、ラッチ回路にラッチされたデータが破壊されるこ
ともなくなる。
圧が所定値以下に低下した時にはトランスファトランジ
スタが遮断状態になって不揮発性半導体記憶素子とラッ
チ回路が切り離されるため、不揮発性半導体記憶素子の
ジャンクション電流はラッチ回路に影響しなくなる。従
って、ラッチ回路にラッチされたデータが破壊されるこ
ともなくなる。
【００１５】
【実施例】図１は本発明をＥＰＲＯＭの冗長アドレス記
憶・一致回路に適用した実施例を示す回路図である。な
お、図３と同一の機能部分には同一の参照番号を付して
表し、異なる点についてのみ説明することとする。図１
において、参照番号１０１は冗長アドレスの０ビット目
を記憶し、入力されるアドレス信号の０ビット目が記憶
したデータと一致した時に「Ｈ」を出力するアドレス０
用冗長アドレス記憶・一致回路である。このような回路
が冗長アドレスのビット数分存在し、アドレス信号と冗
長アドレスのすべてのビットが一致した時に冗長信号が
出力される。１１１、１１２、１２１、１３１〜１３３
はそのためのゲート回路である。
憶・一致回路に適用した実施例を示す回路図である。な
お、図３と同一の機能部分には同一の参照番号を付して
表し、異なる点についてのみ説明することとする。図１
において、参照番号１０１は冗長アドレスの０ビット目
を記憶し、入力されるアドレス信号の０ビット目が記憶
したデータと一致した時に「Ｈ」を出力するアドレス０
用冗長アドレス記憶・一致回路である。このような回路
が冗長アドレスのビット数分存在し、アドレス信号と冗
長アドレスのすべてのビットが一致した時に冗長信号が
出力される。１１１、１１２、１２１、１３１〜１３３
はそのためのゲート回路である。
【００１６】各冗長アドレス記憶・一致回路には、ＥＰ
ＲＯＭセル１と、トランスファトランジスタ２と、イン
バータ３と、第１Ｐチャンネルトランジスタ４と、第２
Ｐチャンネルトランジスタ５と、Ｎチャンネルトランジ
スタ６と、Ｎチャンネルトランジスタ７とが設けられて
いる。トランスファトランジスタ２と第１Ｐチャンネル
トランジスタ４の閾値電圧については後述する。ＥＰＲ
ＯＭセル１に記憶されたデータがラッチされる動作は、
図３の説明と同様である。
ＲＯＭセル１と、トランスファトランジスタ２と、イン
バータ３と、第１Ｐチャンネルトランジスタ４と、第２
Ｐチャンネルトランジスタ５と、Ｎチャンネルトランジ
スタ６と、Ｎチャンネルトランジスタ７とが設けられて
いる。トランスファトランジスタ２と第１Ｐチャンネル
トランジスタ４の閾値電圧については後述する。ＥＰＲ
ＯＭセル１に記憶されたデータがラッチされる動作は、
図３の説明と同様である。
【００１７】Ｎチャンネルトランジスタ６は、第１Ｐチ
ャンネルトランジスタ４と共にインバータ回路３の出力
がゲートに入力され、この回路はトランジスタ４とトラ
ンジスタ６とインバータ３とでよく知られたラッチ回路
を形成する。Ｎチャンネルトランジスタ７は、ＥＰＲＯ
Ｍセル１のドレインを高電圧端子ＶＰＰに接続するかど
うかを切り換えるスイッチとして動作するもので、ＥＰ
ＲＯＭセル１に高電圧を印加してフローティングゲート
に電子を注入する時には、ＥＰＲＯＭセル１のドレイン
を高電圧端子ＶＰＰに接続する。デプリーション型トラ
ンジスタ８及びＮチャンネルトランジスタ９、１０は、
冗長イネーブル信号に応じてＮチャンネルトランジスタ
７を制御する回路である。Ｎチャンネルトランジスタ１
０のゲートにはアドレス信号が印加され、アドレス信号
が「Ｌ」であれば、Ｎチャンネルトランジスタ７のゲー
トには「Ｈ」が印加され、Ｎチャンネルトランジスタ７
が導通状態になってＥＰＲＯＭセル１のドレインは高電
圧端子ＶＰＰに接続される。これにより、フローティン
グゲートに電子が注入される。アドレス信号が「Ｈ」で
あれば、Ｎチャンネルトランジスタ７のゲートには
「Ｌ」が印加され、Ｎチャンネルトランジスタ７が非導
通状態になってＥＰＲＯＭセル１のドレインはフローテ
ィング状態になる。この場合、フローティングゲートに
は電子は注入されない。
ャンネルトランジスタ４と共にインバータ回路３の出力
がゲートに入力され、この回路はトランジスタ４とトラ
ンジスタ６とインバータ３とでよく知られたラッチ回路
を形成する。Ｎチャンネルトランジスタ７は、ＥＰＲＯ
Ｍセル１のドレインを高電圧端子ＶＰＰに接続するかど
うかを切り換えるスイッチとして動作するもので、ＥＰ
ＲＯＭセル１に高電圧を印加してフローティングゲート
に電子を注入する時には、ＥＰＲＯＭセル１のドレイン
を高電圧端子ＶＰＰに接続する。デプリーション型トラ
ンジスタ８及びＮチャンネルトランジスタ９、１０は、
冗長イネーブル信号に応じてＮチャンネルトランジスタ
７を制御する回路である。Ｎチャンネルトランジスタ１
０のゲートにはアドレス信号が印加され、アドレス信号
が「Ｌ」であれば、Ｎチャンネルトランジスタ７のゲー
トには「Ｈ」が印加され、Ｎチャンネルトランジスタ７
が導通状態になってＥＰＲＯＭセル１のドレインは高電
圧端子ＶＰＰに接続される。これにより、フローティン
グゲートに電子が注入される。アドレス信号が「Ｈ」で
あれば、Ｎチャンネルトランジスタ７のゲートには
「Ｌ」が印加され、Ｎチャンネルトランジスタ７が非導
通状態になってＥＰＲＯＭセル１のドレインはフローテ
ィング状態になる。この場合、フローティングゲートに
は電子は注入されない。
【００１８】トランジスタ１２乃至１９及びインバータ
１１、２０は、ラッチ回路から出力された冗長アドレス
と印加されるアドレス信号が一致するかを検出する排他
的論理和（ＥＸＯＲ）回路を形成する。この排他的論理
和は、広く知られた回路であり、詳しい説明は省略す
る。トランスファトランジスタ２の閾値電圧は、従来の
ものに比べて高くなっており、ゲートに印加されている
電源電圧が低下し、ＥＰＲＯＭセル１のジャンクション
電流が問題となる前に非導通状態になるような値に設定
されている。これにより、電源電圧が低下してもラッチ
回路にラッチされたデータが破壊されるのを防止でき
る。
１１、２０は、ラッチ回路から出力された冗長アドレス
と印加されるアドレス信号が一致するかを検出する排他
的論理和（ＥＸＯＲ）回路を形成する。この排他的論理
和は、広く知られた回路であり、詳しい説明は省略す
る。トランスファトランジスタ２の閾値電圧は、従来の
ものに比べて高くなっており、ゲートに印加されている
電源電圧が低下し、ＥＰＲＯＭセル１のジャンクション
電流が問題となる前に非導通状態になるような値に設定
されている。これにより、電源電圧が低下してもラッチ
回路にラッチされたデータが破壊されるのを防止でき
る。
【００１９】また第１Ｐチャンネルトランジスタ４の閾
値電圧は、従来のものに比べて低くなっており、電源電
圧が低下してもジャンクション電流を相殺する電流を十
分に流せるようになっている。これにより、データの保
持力の向上が図られる。
値電圧は、従来のものに比べて低くなっており、電源電
圧が低下してもジャンクション電流を相殺する電流を十
分に流せるようになっている。これにより、データの保
持力の向上が図られる。
【００２０】
【発明の効果】以上説明したように、回路を付加するこ
となしに、単にトランジスタの閾値電圧を変更するだけ
で、省電力化のために電源電圧を低下させてもラッチデ
ータの破壊が防止できる不揮発性半導体記憶回路が実現
できる。
となしに、単にトランジスタの閾値電圧を変更するだけ
で、省電力化のために電源電圧を低下させてもラッチデ
ータの破壊が防止できる不揮発性半導体記憶回路が実現
できる。
【図１】本発明をＥＰＲＯＭの冗長アドレス記憶・一致
回路に適用した実施例の回路図である。
回路に適用した実施例の回路図である。
【図２】冗長回路を有する半導体メモリの基本構成を示
すブロック図である。
すブロック図である。
【図３】従来の冗長アドレス記憶回路を示す回路図であ
る。
る。
【図４】ＥＰＲＯＭにおける冗長アドレス記憶回路の遮
光状況を示す図である。
光状況を示す図である。
１…ＥＰＲＯＭセル ２…トランスファトランジスタ ３…インバータ ４…第１Ｐチャンネルトランジスタ ５…第２Ｐチャンネルトランジスタ ６…Ｎチャンネルトランジスタ ７…Ｎチャンネルトランジスタ
Claims (3)
- 【請求項１】 電圧を印加することによりデータを電気
的に書き込み可能な不揮発性半導体記憶素子と、 該不揮発性半導体記憶素子のデータをラッチして出力す
るラッチ回路と、 前記不揮発性半導体記憶素子と前記ラッチ回路との間
に、ゲートが電源電圧端子に接続されるように設けら
れ、データ書き込み時に前記不揮発性半導体記憶素子に
高電圧が印加された時には遮断状態になり、データ書き
込み時以外の電源電圧が通常状態の時には導通状態にな
るＮチャンネル型トランスファトランジスタとを備え、 前記トランスファトランジスタは、電源電圧が所定値以
下に低下した時には遮断状態になるような閾値電圧を有
することを特徴とする不揮発性半導体記憶回路。 - 【請求項２】 前記ラッチ回路は、 前記不揮発性半導体記憶素子のデータが入力されるイン
バータ回路と、 該インバータ回路の出力を該インバータ回路の入力に負
帰還する帰還回路と、 前記インバータ回路の入力部を当該不揮発性半導体記憶
回路の電源投入後の所定期間のみ電源電圧端子に接続す
るスイッチ回路とを備え、電源投入後の所定期間に前記
不揮発性半導体記憶素子のデータに応じて前記ラッチ回
路のデータが定められ、その後は前記ラッチ回路のデー
タが維持されることを特徴とする請求項１に記載の不揮
発性半導体記憶回路。 - 【請求項３】 前記ラッチ回路の前記帰還回路はＰチャ
ンネルトランジスタで構成され、該Ｐチャンネルトラン
ジスタの閾値電圧は、前記電源電圧低下時にデータが変
化しない大きさに定めらていることを特徴とする請求項
１に記載の不揮発性半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32836393A JPH07182882A (ja) | 1993-12-24 | 1993-12-24 | 不揮発性半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32836393A JPH07182882A (ja) | 1993-12-24 | 1993-12-24 | 不揮発性半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182882A true JPH07182882A (ja) | 1995-07-21 |
Family
ID=18209415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32836393A Pending JPH07182882A (ja) | 1993-12-24 | 1993-12-24 | 不揮発性半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182882A (ja) |
-
1993
- 1993-12-24 JP JP32836393A patent/JPH07182882A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3119810B2 (ja) | 列冗長可能な不揮発性半導体メモリの消去検証回路 | |
| JP2914171B2 (ja) | 半導体メモリ装置およびその駆動方法 | |
| US5132928A (en) | Divided word line type non-volatile semiconductor memory device | |
| US5748527A (en) | Nonvolatile memory having transistor redundancy | |
| US4514830A (en) | Defect-remediable semiconductor integrated circuit memory and spare substitution method in the same | |
| US4807188A (en) | Nonvolatile memory device with a high number of cycle programming endurance | |
| US5329488A (en) | Nonvolatile semiconductor memory device with redundancy circuit | |
| US7359249B2 (en) | Nonvolatile semiconductor memory device and method of rewriting data thereof | |
| JP4413306B2 (ja) | 半導体記憶装置 | |
| US5847995A (en) | Nonvolatile semiconductor memory device having a plurality of blocks provided on a plurality of electrically isolated wells | |
| JP2002197883A (ja) | 不揮発性半導体メモリ装置 | |
| JPH06215592A (ja) | 不揮発性半導体記憶装置 | |
| US4870618A (en) | Semiconductor memory equipped with test circuit for testing data holding characteristic during data programming period | |
| JPS62279600A (ja) | 半導体メモリ装置用の冗長回路 | |
| US5684747A (en) | Method for erasing nonvolatile semiconductor memory device incorporating redundancy memory cells | |
| US6198659B1 (en) | Defective address data storage circuit for nonvolatile semiconductor memory device having redundant function and method of writing defective address data | |
| US7164602B2 (en) | Nonvolatile semiconductor memory device including high efficiency and low cost redundant structure | |
| JP2791285B2 (ja) | メモリセルプログラミング用集積回路 | |
| US5513137A (en) | Flash memory having transistor redundancy | |
| JPS593795A (ja) | 半導体記憶装置 | |
| JP2710237B2 (ja) | 半導体記憶装置およびその冗長メモリセル部の置換方法 | |
| JP2003187591A (ja) | 半導体記憶装置 | |
| US6115293A (en) | Non-volatile semiconductor memory device | |
| JPH07182882A (ja) | 不揮発性半導体記憶回路 | |
| WO1992016946A1 (fr) | Memoire a semi-conducteur dotee d'une cellule de memoire remanente a semi-conducteur |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051115 |