JPH07182166A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ライトバック方式のキャッシュでヒットアン
ダーミスを行っている情報処理装置において、キャッシ
ュミスしたオペランドと後続の命令のオペランドとの間
でキャッシュ上のロケーションが競合した場合にも、処
理性能を低下させることなく命令の処理を続けること。 【構成】 キャッシュ制御回路１０５は、キャッシュミ
スしたオペランドを主記憶から読み出し中、そのオペラ
ンドアドレスをラッチ１０６に保持し、後続命令のオペ
ランドアドレスとラッチ１０６のアドレスとを比較器１
１０により比較して、キャッシュ上でロケーションが競
合するか否かをチェックする。後続命令がストア命令
で、ロケーションの競合が検出された場合、キャッシュ
制御回路１０５は、後続のストア命令のストアオペラン
ドをキャッシュに書き込まず、直接主記憶に対して書き
込みを行うように制御する。これにより、キャッシュミ
スしたオペランドが読み出しが到着したときに、後続ス
トア命令の結果をキャッシュから追い出す処理を不要と
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュを有する情
報処理装置に係り、特に、ライトバック方式のキャッシ
ュを有し、命令により参照したオペランドが前記キャッ
シュに存在しない場合にも、後続命令の実行を継続する
ことのできる情報処理装置に関する。

【０００２】

【従来の技術】一般に、キャッシュを有する情報処理装
置は、命令により参照したオペランドがキャッシュに存
在せずキャッシュミスが発生した場合、前記オペランド
を主記憶から読み出す処理を行っている。通常、この読
み出しには、キャッシュアクセスの数倍から数十倍の時
間を要する。従って、この間、後続命令の実行を待たせ
ていたのでは命令の実行時間が長くなってしまい、情報
処理装置の性能が抑えられてしまうことになる。

【０００３】そこで、このような問題を解決するため
に、前述のキャッシュミスによる主記憶のアクセス期間
中にも、オペランドの参照を含む後続命令を実行し、キ
ャッシュミスのペナルティを低減することのできる従来
技術として、ヒットアンダーミスまたはノンブロッキン
グキャッシュと呼ばれる方式が知られている。

【０００４】図２はこの従来技術の方式によるヒットア
ンダーミスの動作を説明するタイミングチャートであ
り、以下、これにより従来技術を説明する。図２におい
て、命令は、ＩＦ（命令フェッチ）、Ｄ（デコード）、
Ｅ（実行）、Ａ（オペランドアクセス）、Ｗ（レジスタ
書き込み）の５段階のパイプラインステージで処理され
るものとする。

【０００５】図２（ａ）はヒットアンダーミスが行われ
ない場合の動作例を示している。ヒットアンダーミスが
行われない場合、命令１のオペランドアクセス時に、キ
ャッシュミスが起き、主記憶からこのオペランドを読み
出す処理が開始されたとする。この場合、図２（ａ）の
例においては、命令１のＷステージが待たされることに
なる。そして、これに伴い、命令２、３のＡ、Ｅステー
ジおよび以降の命令処理が全て待たされることになる。

【０００６】すなわち、ヒットアンダーミスを行ってい
ない情報処理装置は、キャッシュミスに要する時間の全
てがペナルティとして表れてしまう。

【０００７】図２（ｂ）はヒットアンダーミスが行われ
る場合の動作例を示している。この場合、命令１のオペ
ランドアクセス時に、キャッシュミスが起き、主記憶か
らこのオペランドを読み出す処理が開始されても、この
間に、後続の命令２、命令３及びそれ以降の命令が実行
される。

【０００８】このため、ヒットアンダーミスを行ってい
る情報処理装置は、キャッシュミスが生じても、そのペ
ナルティを隠すことができる。

【０００９】図３はヒットアンダーミスを行っている従
来技術による情報処理装置のライトバック方式のキャッ
シュ部の構成を示すブロック図である。図３において、
１０１、１０２、１０７はセレクタ、１０３はキャッシ
ュタグ部、１０４はキャッシュデータ部、１０５はキャ
ッシュ制御回路、１０６はラッチである。

【００１０】以下、図３を参照して、ヒットアンダーミ
スを行っている従来技術による情報処理装置のキャッシ
ュ部の動作を説明する。

【００１１】図３において、キャッシュは、キャッシュ
タグ部１０３とキャッシュデータ部１０４とにより構成
され、キャッシュタグ部１０３は、オペランドアドレス
とオペランド制御情報とにより構成されている。セレク
タ１０１は、キャッシュ制御回路１０５により制御さ
れ、命令によりオペランドが参照される場合、オペラン
ドアドレスを選択する。この結果、キャッシュタグ部１
０３及びキャッシュデータ部１０４は、セレクタ１０１
により選択されたオペランドアドレスにより参照され
る。

【００１２】キャッシュ制御回路１０５には、前述で参
照されたキャッシュタグ部１０３の出力及び参照オペラ
ンドタイプ、すなわち、キャッシュに対するアクセスが
読み出しアクセスか書き込みアクセスかがに入力され
る。キャッシュ制御回路１０５は、参照されたオペラン
ドがキャッシュに存在しない場合、主記憶制御装置に対
して、オペランドの読み出し要求を発行する。また、キ
ャッシュ制御回路１０５は、キャッシュを参照したオペ
ランドアドレスをラッチ１０６に保持し、前記オペラン
ド読み出し要求に対応するアドレスとしてラッチ１０６
から出力させる。

【００１３】図示しない主記憶制御装置は、前述でキャ
ッシュ制御回路１０５から発行されたオペランドの読み
出し要求と、ラッチ１０５からのオペランドアドレスと
により、図示しない主記憶からオペランドを読み出す処
理を実行する。

【００１４】前述した主記憶からのオペランドの読み出
し処理の実行により、前述のオペランド読み出し要求に
対する応答及びオペランドデータが到着すると、キャッ
シュ制御回路１０５は、セレクタ１０７を制御して読み
出されて到着したオペランドデータを選択させ、セレク
タ１０７の出力をレジスタ書き込みデータ、すなわち、
ロードオペランドデータとして、キャッシュにアクセス
を行った要求元に送出する。

【００１５】また、キャッシュ制御回路１０５は、セレ
クタ１０１にラッチ１０６の出力を選択させ、セレクタ
１０２に読み出しオペランドデータを選択させると共
に、キャッシュタグ部１０３の出力により、キャッシュ
データ部１０４への書き込みが可能であるか否かをチェ
ックし、可能であれば、セレクタ１０２の出力である読
み出しオペランドデータをキャッシュデータ部１０４
に、セレクタ１０１の出力である読み出しオペランドア
ドレス及び制御情報をキャッシュタグ部１０３に格納す
る。

【００１６】前述のような主記憶からのオペランド読み
出しの間、キャッシュ制御回路１０５は、セレクタ１０
１にオペランドアドレス入力を、セレクタ１０２にスト
アオペランドデータ入力を、セレクタ１０７にキャッシ
ュデータ部１０４の出力を選択させ、後続の命令による
オペランドの参照を可能にしている。

【００１７】前述の従来技術は、ヒットアンダーミスを
行っているとき、キャッシュミスしたオペランドと後続
のストア命令のオペランドとの間でキャッシュ上のロケ
ーションが競合すると、読み出しオペランドが到着した
ときに、キャッシュから後続のストア命令の結果を追い
出す処理が必要になるものである。このため、前述の従
来技術は、このキャッシュからの後続のストア命令の結
果の追い出しの間、後続の命令によるオペランドのキャ
ッシュ参照を行うことができないために、後続の命令の
処理が待たされ、情報処理装置の性能を低下させてしま
うという問題点を生じる。

【００１８】以下、前述した競合が発生した場合の動作
を図３を参照して説明する。

【００１９】キャッシュミスにより主記憶からのオペラ
ンドの読み出し中に後続のストア命令が実行されると、
キャッシュ制御回路１０５は、そのストア命令のストア
オペランドデータをセレクタ１０２を通じてキャッシュ
データ部１０４に書き込む。また、ライトバック方式の
キャッシュの場合、これと共に、キャッシュ制御回路１
０５は、キャッシュタグ部１０３に対して、ストアデー
タの書き込みが行われたことを示す制御情報を格納す
る。

【００２０】その後、前記オペランド読み出し要求に対
する応答及びオペランドデータが主記憶から到着する
と、キャッシュ制御回路１０５は、セレクタ１０１にラ
ッチ１０６の出力を選択させ、キャッシュタグ部１０３
の出力と主記憶からのオペランドデータの制御情報とを
比較することにより、主記憶からのオペランドデータの
キャッシュデータ部１０４への書き込みが可能であるか
否かをチェックする。

【００２１】前述のチェックで、読み出しオペランドを
格納するロケーションに、後続のストア命令の結果の書
き込みが行われていた場合、主記憶から到着したオペラ
ンドデータを直ちに格納することはできない。なぜな
ら、後続のストア命令の結果が失われてしまうからであ
る。

【００２２】そこで、キャッシュ制御回路１０５は、前
記後続のストア命令の結果をキャッシュから追い出し
て、主記憶に書き込むためオペランド書き込み要求を発
行し、これと共に、後続のストア命令の結果であるキャ
ッシュデータ部１０４の出力を、書き込みオペランドデ
ータとして主記憶に送る。その後、キャッシュ制御回路
１０５は、前記読み出し要求に対する主記憶からのオペ
ランドデータをキャッシュデータ部に格納する。

【００２３】なお、前述のようなキャッシュミスにより
主記憶からオペランドを読み出している間に、キャッシ
ュ参照を含む後続の命令の処理を実行することのできる
情報処理装置に関する従来技術として、例えば、COMPCO
N SPRING '92 Eric Delano他“A High Specd Superscal
ar PARiSC Processor”の“Cache Optimizations”項に
記載された技術が知られている。

【００２４】

【発明が解決しようとする課題】前述したように従来技
術は、ヒットアンダーミスを行っているとき、キャッシ
ュミスしたオペランドと後続のストア命令のオペランド
との間でキャッシュ上のロケーションが競合すると、読
み出しオペランドが到着したときに、キャッシュから後
続のストア命令の結果を追い出す処理が必要になるもの
である。

【００２５】そして、前述の従来技術は、このキャッシ
ュからの後続のストア命令の結果の追い出しの間、後続
の命令によるオペランドのキャッシュ参照を行うことが
できないために、後続の命令の処理が待たされ、情報処
理装置の性能を低下させてしまうという問題点を生じて
しまうものである。

【００２６】本発明の目的は、前述した従来技術の問題
点を解決し、ライトバック方式のキャッシュでヒットア
ンダーミスを行っている情報処理装置において、キャッ
シュミスしたオペランドと後続の命令のオペランドとの
間でキャッシュ上のロケーションが競合した場合にも、
処理性能を低下させることなく命令の処理を続けること
ができる情報処理装置を提供することにある。

【００２７】

【課題を解決するための手段】本発明によれば前記目的
は、ライトバック方式のキャッシュにおいて、キャッシ
ュミスしたオペランドと後続の命令のオペランドとのア
ドレス依存関係を検出し、キャッシュ上ロケーションが
競合していないか、または、競合していても後続の命令
の参照が読み出しである場合に、後続命令の参照をキャ
ッシュに対して行い、キャッシュ上のロケーションが競
合しており、かつ、後続の命令の参照が書き込みである
場合に、後続の命令の参照をキャッシュを介することな
く、直接主記憶に対して行うようにすることにより達成
される。

【００２８】

【作用】本発明は、キャッシュミスしたオペランドと後
続の命令のオペランドの間でキャッシュ上のロケーショ
ンが競合した場合、後続のストア命令の書き込みをキャ
ッシュを介さずに直接主記憶に対して行っている。この
ため、前記キャッシュミスしたオペランドが主記憶から
到着したとき、キャッシュには前記後続のストア命令の
結果が格納されていない。

【００２９】従って、本発明は、後続のストア命令の結
果をキャッシュから追い出す処理を不要とすることがで
き、前記キャッシュミスにより主記憶から到着したオペ
ランドを直ちにキャッシュに格納することができ、この
結果、後続命令によるキャッシュの参照を妨げることを
防止することができる。

【００３０】

【実施例】以下、本発明による情報処理装置の一実施例
を図面により詳細に説明する。

【００３１】図１は本発明の一実施例による情報処理装
置のライトバック方式のキャッシュ部の構成を示すブロ
ック図である。図１において、１０８はラッチ、１０９
はセレクタ、１１０はアドレス比較器であり、他の符号
は図３の場合と同一である。

【００３２】図１において、キャッシュは、従来技術の
場合と同様に、キャッシュタグ部１０３とキャッシュデ
ータ部１０４とにより構成され、キャッシュタグ部１０
３は、オペランドアドレスとオペランド制御情報とによ
り構成されている。セレクタ１０１は、キャッシュ制御
回路１０５により制御され、命令によりオペランドが参
照される場合、オペランドアドレスを選択する。この結
果、キャッシュタグ部１０３及びキャッシュデータ部１
０４は、セレクタ１０１により選択されたオペランドア
ドレスにより参照される。

【００３３】キャッシュ制御回路１０５には、前述で参
照されたキャッシュタグ部１０３の出力及び参照オペラ
ンドタイプ、すなわち、キャッシュに対するアクセスが
読み出しアクセスか書き込みアクセスかがに入力され
る。キャッシュ制御回路１０５は、参照されたオペラン
ドがキャッシュに存在しない場合、主記憶制御装置に対
して、オペランドの読み出し要求を発行する。また、キ
ャッシュ制御回路１０５は、キャッシュを参照したオペ
ランドアドレスをラッチ１０６に保持し、前記オペラン
ド読み出し要求に対応するアドレスとしてラッチ１０６
から出力させる。

【００３４】図示しない主記憶制御装置は、前述でキャ
ッシュ制御回路１０５から発行されたオペランドの読み
出し要求と、ラッチ１０５からのオペランドアドレスと
により、図示しない主記憶からオペランドを読み出す処
理を実行する。

【００３５】前述した主記憶からのオペランドの読み出
し処理の実行により、前述のオペランド読み出し要求に
対する応答及びオペランドデータが到着すると、キャッ
シュ制御回路１０５は、セレクタ１０７を制御して読み
出されて到着したオペランドデータを選択させ、セレク
タ１０７の出力をレジスタ書き込みデータ、すなわち、
ロードオペランドデータとして、キャッシュにアクセス
を行った要求元に送出する。

【００３６】また、キャッシュ制御回路１０５は、セレ
クタ１０１にラッチ１０６の出力を選択させ、セレクタ
１０２に読み出しオペランドデータを選択させると共
に、キャッシュタグ部１０３の出力により、キャッシュ
データ部１０４への書き込みが可能であるか否かをチェ
ックし、可能であれば、セレクタ１０２の出力である読
み出しオペランドデータをキャッシュデータ部１０４
に、セレクタ１０１の出力である読み出しオペランドア
ドレス及び制御情報をキャッシュタグ部１０３に格納す
る。

【００３７】前述のような主記憶からのオペランド読み
出しの間、キャッシュ制御回路１０５は、セレクタ１０
１にオペランドアドレス入力を、セレクタ１０２にスト
アオペランドデータ入力を、セレクタ１０７にキャッシ
ュデータ部１０４の出力を選択させ、後続の命令による
オペランドの参照を可能にしている。

【００３８】次に、このオペランド読み出しの間、後続
の命令によるオペランドの参照が実行された場合の動作
について説明する。

【００３９】前記オペランド読み出し中に後続の命令が
実行されると、後続の命令のオペランドアドレスがセレ
クタ１０１により選択され、このオペランドアドレスと
前記読み出し中のラッチ１０６内のオペランドアドレス
とがアドレス比較器１１０により比較される。アドレス
比較器１１０の出力は、両アドレスがキャッシュ上のロ
ケーションで競合しているか否かを示している。

【００４０】キャッシュ制御回路１０５は、ロケーショ
ンが競合していない場合、後続のオペランドが、ロード
であるかストアであるかに関わらず、通常通りにキャッ
シュの参照を行う。すなわち、この場合、キャッシュ制
御回路１０５は、後続の命令がストア命令である場合、
そのストアオペランドデータをセレクタ１０２を通じて
キャッシュデータ部１０４に書き込む。また、キャッシ
ュ制御回路１０５は、これと同時に、ストアデータの書
き込みが行われたことを示す制御情報をキャッシュタグ
部１０３に格納する。また、キャッシュ制御回路１０５
は、ロケーションが競合している場合でも、後続のオペ
ランドがストアであれば、通常通りにキャッシュの参照
を行う。

【００４１】キャッシュ制御回路１０５は、アドレス比
較器１１０の出力がロケーションの競合を示しており、
かつ、後続の命令がストア命令である場合、そのストア
オペランドデータをキャッシュデータ部１０４に書き込
まず、もし、ストアオペランドに対応するアドレスがす
でにキャッシュに存在していれば、これを無効化するた
め、キャッシュタグ部１０３に制御情報を書き込む。そ
して、キャッシュ制御部１０５は、オペランド書き込み
要求を直接主記憶に対して発行する。

【００４２】キャッシュ制御部１０５は、このとき、オ
ペランドアドレスをラッチ１０６に保持させ、ストアオ
ペランドをラッチ１０８に保持させ、セレクタ１０９に
ラッチ１０８を選択させ、ラッチ１０７の出力と共に、
それぞれ書き込みオペランドデータ、書き込みオペラン
ドアドレスとして主記憶制御装置へ送出する。

【００４３】前述したように本発明の一実施例は、キャ
ッシュミスしたオペランドと後続の命令のオペランドの
間でキャッシュ上のロケーションが競合した場合、後続
の命令がストア命令であれば、その書き込みをキャッシ
ュを介さずに直接主記憶に対して行っているので、後続
のストア命令の結果をキャッシュから追い出す処理を不
要とすることができる。

【００４４】これにより、本発明の一実施例は、前記キ
ャッシュミスにより主記憶から到着したオペランドを直
ちにキャッシュに格納することができ、この結果、後続
命令によるキャッシュの参照を妨げることを防止するこ
とができる。

【００４５】

【発明の効果】以上説明したように本発明によれば、ラ
イトバック方式のキャッシュにおいて、ヒットアンダー
ミスを行っている場合に、キャッシュミスしたオペラン
ドと後続のストア命令のオペランドとの間でキャッシュ
上のロケーションが競合した場合であっても、後続のス
トア命令のオペランドをキャッシュを介さずに直接主記
憶に対して書き込まむことができ、これによりキャッシ
ュミスしたオペランド読み出しが到着した後に、後続の
ストア命令の結果をキャッシュから追い出すという処理
を不要とすることができ、後続命令のキャッシュ参照を
続行できるため、情報処理装置の性能の低下を防止する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例による情報処理装置のライト
バック方式のキャッシュ部の構成を示すブロック図であ
る。

【図２】従来技術の方式による動作を説明するタイミン
グチャートである。

【図３】ヒットアンダーミスを行っている従来技術によ
る情報処理装置のキャッシュ部の構成を示すブロック図
である。

【符号の説明】

１０１、１０２、１０７、１０９ セレクタ １０３ キャッシュタグ部 １０４ キャッシュデータ部 １０５ キャッシュ制御回路 １０６、１０８ ラッチ １１０ アドレス比較器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ライトバック方式のキャッシュを有し、
   命令により参照したオペランドが前記キャッシュに存在
   しない場合、主記憶から前記オペランドを読み出し、前
   記主記憶からの読み出し期間中にオペランドの参照を含
   む後続の命令を実行する情報処理装置において、前記主
   記憶から読み出し中のオペランドと前記後続の命令の参
   照オペランドとのアドレスの依存関係を検出する手段を
   備え、該検出手段により前記両オペランドのロケーショ
   ンが競合することが検出され、かつ、前記後続の命令の
   参照が書き込みである場合、前記後続の命令の参照をキ
   ャッシュを介することなく直接主記憶に対して行うこと
   を特徴とする情報処理装置。
2. 【請求項２】 前記検出手段により前記両オペランドの
   ロケーションが競合しないことが検出された場合、また
   は、競合することが検出され、かつ、前記後続の命令の
   参照が読み出しである場合、前記後続の命令の参照をキ
   ャッシュに対して行うことを特徴とする請求項１記載の
   情報処理装置。