JPH07177037A

JPH07177037A - Ｄａ変換器

Info

Publication number: JPH07177037A
Application number: JP7740392A
Authority: JP
Inventors: Koichiro Genma; 宏一郎源馬; Masahiro Segami; 雅博瀬上
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1992-03-31
Filing date: 1992-03-31
Publication date: 1995-07-14

Abstract

(57)【要約】【目的】通常の工程によるモノリシックを用いて、動
作速度が速く、均一な温度特性を持つ利点を損なうこと
なく精度の良好なＤＡ変換器を実現することである。【構成】１８ビットの入力データを上位８ビットと下
位１０ビットに分離する。上位８ビットのデータはＤＡ
変換部Ａ１４でアナログ信号に変換されると共に、上位
ビットの補正データが格納されているＲＡＭＡ１５に読
み出しアドレスとして入力される。下位１０ビットは下
位ビットの補正データが格納されているＲＡＭＢ１６の
読み出しアドレスとして入力される。ＲＡＭＡ１５とＲ
ＡＭＢ１６のデータは全加算器１７で加算されＤＡ変換
部Ｂ１９でアナログ信号に変化されてＤＡ変換部Ａ１４
の出力と電流加算回路２０で加算されて出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速高分解能のＤＡ変換
器に関し、特に任意波形発生器等のＤＤＳ（Digital Di
rect Synthesizer）方式による波形発生に使用するＤＡ
変換器に関する。

【０００２】

【従来の技術】従来、正弦波を発生する発振器は、ＬＣ
型発振器、ＣＲ型発振器或いはＰＬＬ（Phase Locked L
oop ）等のアナログ方式による発振器が主流であった
が、近時、ディジタル方式の発振器が利用されるように
なってきた。その中に任意の周波数の信号を正確に発生
することのできる発振器として、ＤＤＳと呼ばれるディ
ジタル直接合成方式の発振器がある。このＤＤＳは、オ
ペレータが任意の周波数の正弦波信号を得るために、所
望の周波数に対応するディジタルの周波数設定データを
入力すると、所望の周波数の信号が出力される。又、Ｄ
ＤＳ方式を採用した場合、構成方法によって、正弦波だ
けでなく任意の波形を持つ複雑な波形をも発生できる任
意波形発生器としても構成できる利点がある。ＤＤＳを
図面を用いて説明する。

【０００３】図８はＤＤＳのブロック図である。図にお
いて、１は周波数設定データＤ_sがＡ端子に入力され、
その加算出力がＢ端子に入力されて、クロック入力毎に
Ｄ_s，２Ｄ_s，３Ｄ_s…を出力するディジタル加算器、
２は各アドレス順に正弦波を構成する振幅のデータが書
き込まれているＲＡＭである。ＲＡＭ２の出力はＤＡ変
換器３においてアナログ信号に変換され、ＬＰＦ４で瀘
波されて、図９のような正弦波を出力する。周波数設定
データと出力周波数との関係を図１０を参照して説明す
る。図において、横軸にＲＡＭ２のアドレスを取り、縦
軸にＲＡＭ２の各アドレスに格納されている振幅データ
を取ってある。

【０００４】今、周波数設定データをＤ_sとすると、デ
ィジタル加算器１から公差Ｄ_sの等差級数から成る数列
がＲＡＭ２に入力されて、図１０で黒丸で示されるデー
タがＤＡ変換器３に出力される。この時、出力される信
号の周波数はＤＤＳを動作させるクロックの周波数と周
波数設定データによって決まる。例えば、ＤＤＳをクロ
ック周波数ｆ_ｃで動作させれば、周波数設定データＤ_s
はクロックの周期１／ｆ_ｃでＤ_s，２Ｄ_s，３Ｄ_s…の
順にＲＡＭ２にアドレスを指定していくので（１／
ｆ_ｃ）×ｎ_D（ｎ_Dは１周期分のデータ数、図１０の例
では１０個）で表せる周期の周波数の信号が出力され
る。ここで、ＤＤＳを動作させるクロックの周波数は一
定なので、ｎ_Dを変化させて周波数を変化させるわけで
あるが、ｎ_Dを変化させるのは周波数設定データＤ_sを
変化させることによって行う。

【０００５】このＤＤＳの出力波形は、ＲＡＭ２から出
力されたディジタル波形がＤＡ変換器３においてアナロ
グ信号に変換された波形であって、その波形の品質はＤ
Ａ変換器３に入力されるクロックのレートに支配され
る。

【０００６】一般にディジタル信号による波形をアナロ
グ信号に変換する場合、良好な波形の出力信号を得るた
めには、クロックレートは出力信号の周波数の少なくと
も１０〜２０倍は必要とされている。従って、例えば、
３ＭＨ_zの出力信号を得ようとすれば、ＤＡ変換器３を
少なくとも３０ＭＨ_zのクロックレートで動作させる必
要があるが、現在３０ＭＨ_zのＤＡ変換器は１４ビット
程度が精々である。

【０００７】

【発明が解決しようとする課題】ところで、３０ＭＨ_z
のクロックで動作し、１８ビットの分解能を有するＤＡ
変換器を実現するには、速度の面からモノリシック化す
る必要があるが、高分解能と高精度を得るのが困難にな
る。これは、チップ上に拡散抵抗を精度良く作ることが
極めて困難なためである。ただし、同一チップ上に近接
して作るために抵抗の相対的な温度特性の揃ったものが
得られる利点はある。

【０００８】又、薄膜抵抗を蒸着してエッチングで切り
取って必要な値の抵抗を得る方法があるが、この方法は
面積が必要で伝達時間がかかって動作速度が遅くなる
他、エッチング工程が困難な作業であるためコストがア
ップする原因となる。

【０００９】更に、拡散抵抗を多く作っておき、レーザ
トリミングによりトリミングして抵抗値を１個１個測定
しながら作る方法もあるが、これも工程が多くてコスト
がかかる欠点がある。

【００１０】本発明は上記の点に鑑がみてなされたもの
で、その目的は、通常の工程によるモノリシックＩＣプ
ロセスを用いて、動作速度が速く、均一な温度特性を持
つ利点を損なうことなく、精度の良好なＤＡ変換器を実
現することである。

【００１１】

【課題を解決するための手段】前記の課題を解決する本
発明は、多ビットの入力データを上位，下位の２組のデ
ータに分割してアナログ信号に変換し、変換された２信
号を加算することにより多ビットの高分解能ＤＡ変換を
行う、１つのチップ上に構成されたＤＡ変換器であっ
て、上位ｍビットのディジタル信号をアナログ信号に変
換する定電流セグメント方式の第１のＤＡ変換部と、上
位ｍビットのデータをアドレス入力として、その内容が
別経路から入力される１語が（ｎ＋１）ビットの２^ｍ語
の補正データを書き込む第１のＲＡＭと、下位ｎビット
のデータをアドレス入力として、その内容が別経路から
入力される１語がｎビットの２^ｎ語の補正データを書き
込む第２のＲＡＭと、前記第１のＲＡＭから読み出され
たｎ＋１ビットのデータと、前記第２のＲＡＭから読み
出されたｎビットのデータとを加算するｎ＋１ビットの
片側のＭＳＢを正負の符号とする全加算器と、該全加算
器の出力のｎ＋１ビットのデータをアナログ信号に変換
する第２のＤＡ変換部と、前記第１のＤＡ変換部の出力
電流と、前記第２のＤＡ変換部の出力電流とを加算する
電流加算回路とを具備し、チップの製造後、前記第１の
ＤＡ変換部及び前記第２のＤＡ変換部をそれぞれ独立に
校正し、その校正データを基に前記第１のＲＡＭ及び前
記第２のＲＡＭに書き込む補正データを一定の手順に従
って演算し、実使用の開始時にはこの補正データを前記
第１のＲＡＭ及び前記第２のＲＡＭに書き込むことを特
徴とするものである。

【００１２】

【作用】ＩＣチップ上に構成されるＤＡ変換器の製造工
程において、ＩＣチップ製造後、第１のＤＡ変換部及び
第２のＤＡ変換部をそれぞれ独立に校正して補正データ
を作成し、フロッピーディスク等の記憶媒体に記録す
る。この記録された補正データはＩＣチップと共に出荷
される。出荷先の機器メーカはＩＣチップを所要の機器
に組み立てた後、補正データを第１のＲＡＭ及び第２の
ＲＡＭに書き込んで精度チェックを行い、回路の調整を
する。

【００１３】最終使用者は、補正データを新たに第１の
ＲＡＭ及び第２のＲＡＭに書き込んで使用する。製造工
程における校正及び補正データの作成方法の例を述べ
る。第１のＤＡ変換部の校正第１及び第２のＲＡＭの全番地の内容を零とする。これ
により入力データのいかなる組み合わせにおいても第２
のＤＡ変換部の入力データは常に零となり、第２のＤＡ
変換部の出力はほぼ零となる。

【００１４】続いて、入力データの上位ｍビットの値を
零から最大値（２^ｍ−１）まで順次増加させながら動作
させ、出力を高精度で測定し、２^ｍ個の第１のＤＡ変換
部の校正値を得る。この時、出力は、第２のＤＡ変換部
の出力（ほぼ零）と、第１のＤＡ変換部の出力を電流加
算回路で加算したものであるので、ほぼ第１のＤＡ変換
部の静特性となっている。第２のＤＡ変換部の校正第１のＲＡＭの全番地の内容に零を書き込んでおき、
又、第２のＲＡＭの全番地にその内容が番地に等しい値
を書き込んでおく（例えば１０００番地の内容は１００
０）。このように設定しておくと、入力データの上位ｍ
ビットの値に無関係に第１のＲＡＭの読出しデータは常
に零となり、又、第２のＲＡＭの読み出しデータは入力
データの下位ｎビットの値に等しくなる。従って、全加
算器の片側の入力は常に零であり、もう一方のデータ
は、入力データの下位ｎビットに等しくなる。

【００１５】続いて、入力データの上位ｍビットを常に
零とし、且つ、下位ｎビットの値を零から最大値（２^ｎ
−１）まで順次１ずつ増加させながら動作させ、出力を
高精度で測定し、２^ｎ個の第２のＤＡ変換部の校正値を
得る。この時、出力は、第１のＤＡ変換部の入力が零の
場合の出力（１／２^ｍ＋ｎのＤＡ変換の分解能に比べて
かなり大きい誤差を含む）と第２のＤＡ変換部の出力を
電流加算したものであり、固定的な第１のＤＡ変換部誤
差と第２のＤＡ変換部の出力の和となっている。補正データの作成前記の校正手順で得られた第１及び第２のＤＡ変換部の
校正値に基づき、第１及び第２のＲＡＭに使用時に書き
込むべき補正データを演算処理により作成する。

【００１６】最も単純な補正データの作成方法は、第１
のＲＡＭに書き込む補正データとしては、第１のＤＡ変
換部の誤差（校正値）を打ち消すような値を発生するよ
うに、第２のＤＡ変換部の校正値を参照して、最も近い
値を発生する第２のＤＡ変換部の入力データを選択す
る。

【００１７】第２のＲＡＭに書き込む補正データとして
は、第２のＤＡ変換部の誤差を第１のＤＡ変換部の校正
値の中から第１のＤＡ変換部の入力データが零の場合の
値を取り出し、この値が固定的に含まれているとして第
２のＤＡ変換部の校正データから差し引いて求め、この
得られた誤差を打ち消すように補正データを定める。

【００１８】このチップを使用する機器メーカは組み立
て後この補正データを第１のＲＡＭと第２のＲＡＭにそ
れぞれ書き込んで精度チェックを行ない、回路調整を実
施する。

【００１９】機器を使用する最終使用者は、使用時に記
憶媒体に格納されている補正データを第１のＲＡＭと第
２のＲＡＭにそれぞれ格納する。使用に当たって、ＤＡ
変換器にアナログ変換すべきデータが入力されると、上
位ｍビットのデータは第１のＤＡ変換部でアナログデー
タに変換されると共に、第１のＲＡＭの読み出しアドレ
スとして第１のＲＡＭから補正データを読み出す。下位
ｎビットのデータは第２のＲＡＭの読み出しアドレスと
して第２のＲＡＭから補正データを読み出す。

【００２０】第１のＲＡＭから読み出されたｎ＋１ビッ
トのデータと、第２のＲＡＭから読み出されたｎビット
のデータは全加算器で加算され、第２のＤＡ変換部でア
ナログ信号に変換され、入力データの上位ビットが第１
のＤＡ変換部で変換されたアナログ信号と電流加算され
て、ＤＡ変換器の変換誤差の補正されたアナログ信号が
出力される。

【００２１】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の一実施例の装置のブロック
図である。本実施例において行おうとするのは、１８ビ
ットのモノリシック製作において、拡散抵抗を用いる場
合に起こる精度上の問題についてはこれを認めて、精度
をモノリシック製造時に向上させるのではなく、１８ビ
ットを分割して少ないビット数でデータの測定を行って
ＤＡ変換器の誤差を求め、補正データとして用いること
により多ビット数のＤＡ変換を精度良く行うものであ
る。

【００２２】図において、１１は分割したビットの上位
の８ビットのデータを一時的に保持するレジスタＡ、１
２は分割したビットの下位１０ビットを一時的に保持す
るレジスタＢである。

【００２３】１３はレジスタＡ１１に保持されているデ
ータが入力されてクロック２に同期して保持するレジス
タＣ、１４は入力されたデータの上位８ビットのディジ
タルデータをアナログ信号に変換するＤＡ変換部Ａであ
る。

【００２４】１５は後述する上位８ビットのデータをア
ナログ変換するＤＡ変換部Ａ１４の誤差データから演算
した補正データを格納するＲＡＭＡで、１１ビットのデ
ータを出力する。１６は下位１０ビットを受け持つ後述
のＤＡ変換部の補正データを格納するＲＡＭＢである。

【００２５】１７はＲＡＭＡ１５に格納されている補正
データと、ＲＡＭＢ１６に格納されている補正データと
を加算する全加算器で、その出力はレジスタＤ１８にク
ロック２に同期して格納される。レジスタＣ１３は上位
ビットと下位ビットのタイミングを合わせるために設け
られている。

【００２６】１９は下位１１ビットのデータをアナログ
信号に変換するＤＡ変換部である。ＤＡ変換部Ａ１４
と、ＤＡ変換部Ｂ１９の出力データは電流加算回路２０
で加算されて１８ビットのディジタルデータによるアナ
ログ信号として出力される。

【００２７】本実施例はこれらの各部分をすべて同一の
チップ上に構成するものである。ここで、上記実施例に
おける主要構成部の回路例を以下に示す。図２は上位の
ＤＡ変換部Ａ１４の構成例のブロック図である。図にお
いて、１４１は８ビットの入力データＤ_u-inから２⁸−
１個のデータに変換するエンコーダで、このデータはド
ライバ１４２を動作させて、入力データに対応した数の
定電流スイッチ１４３を出力側に接続し、各定電流スイ
ッチ１４３に対応する量の電流を流すことによりアナロ
グ信号に変換する。これはセグメント定電流方式と呼ば
れるＤＡ変換器である。

【００２８】図３は図２のＤＡ変換部Ａ１４の具体的な
回路例で、図２と同等の部分には同一の符号を用いてあ
る。１４４はトランジスタと抵抗Ｒとで構成された定電
流源で、ドライバ１４２，定電流スイッチ１４３及び定
電流源１４４が２^m−１個備えられている。

【００２９】図４は下位ビットのＤＡ変換部Ｂ１９に用
いられる一例のラダー抵抗を用いた重み電流型のＤＡ変
換器の回路図である。この回路は抵抗がＲと２Ｒの２種
類しか必要ないというラダー抵抗回路網の利点と、スイ
ッチに使用する素子のオン時の抵抗の値や、オフセット
電圧及びそれらの温度ドリフトが全く性能に悪影響を与
えないという定電流回路の利点とを生かしている。この
回路は一般的なので説明を省略する。

【００３０】図５は電流加算回路２０の回路例である。
上位ビットのＤＡ変換部Ａ１４の出力電流が抵抗Ｒ_１の
回路に入力され、下位ビットのＤＡ変換部Ｂ１９の出力
電流が抵抗Ｒ_２の回路に流れ、オペアンプＡ２０１は両
者を加算した定電流値に比例する電圧を出力する。

【００３１】図６は上位ビットと下位ビットの分割の方
法の一例を示す図である。図において、（イ）は１８ビ
ットの入力データを示す図、（ロ）はＤＡ変換部Ａ１４
で変換される上位ビットのデータの図で、８ビットのデ
ータを変換する。（ハ）はＤＡ変換部Ｂ１９で変換され
る下位ビットのデータの図で、１１ビットのデータが変
換され、そのＭＳＢはＤＡ変換部Ａ１４のＬＳＢと重な
っている。

【００３２】このようにＤＡ変換部Ａ１４のデータのＬ
ＳＢとＤＡ変換部Ｂ１９のデータのＭＳＢとを１ビット
分重ねることにより、上位ビットのＬＳＢの誤差が大き
い場合にも下位ビットで対応できるようになる。

【００３３】製作時の校正及び補正データの作成につい
ては、作用の項に詳述したので説明を省略する。但し、
前述の説明は最も単純な例であり、チップの回路設計及
び製造プロセスの特性に応じて細部は異なったものとな
る。

【００３４】得られた補正データは、それぞれフロッピ
ーディスク等の記憶媒体に記録され、チップに添付され
て出荷される。機器メーカはＤＡ変換器を装置に組み込
んで所定の装置を製造する。この製造工程において、前
記フロッピーディスクに格納された補正データのうちＤ
Ａ変換部Ａ１４の補正データである補正データＡをＲＡ
ＭＡ１５に、ＤＡ変換部Ｂ１９の補正データである補正
データＢをＲＡＭＢ１６に書き込み、装置を動作させて
回路の調整を行う。調整後の機器は最終の使用者に出荷
される。

【００３５】最終使用者は装置の使用に当たって、補正
データの格納されたフロッピーディスクを用いて、補正
データＡをＲＡＭＡ１５に、補正データＢをＲＡＭＢ１
６に書き込んでおき、装置を動作させて使用する。

【００３６】次に、装置の使用時におけるＤＡ変換器の
動作を説明する。この動作は、機器メーカの回路調整時
の動作と同じである。使用に先立って補正データを前記
のフロッピーディスク等のメモリからＣ_in端子に入力す
る。これによって補正データＡはＲＡＭＡ１５に、補正
データＢはＲＡＭＢ１６に格納される。

【００３７】次に、アナログ信号に変換すべき１８ビッ
トのディジタルデータをＤ_in端子に入力する。このデー
タの上位８ビットはレジスタＡ１１に下位１０ビットは
レジスタＢ１２に入力される。レジスタＡに入力された
データはクロック１のタイミングで読み出されて、レジ
スタＣ１３に格納されると共に、ＲＡＭＡ１５に格納さ
れている補正データＡの読み出しアドレスとして入力さ
れる。レジスタＢ１２に入力された下位１０ビットのデ
ータはＲＡＭＢ１６に格納されている補正データの読み
出しアドレスとして入力される。

【００３８】ＲＡＭＡ１５とＲＡＭＢ１６から読み出さ
れた補正データは全加算器１７で加算され、クロック２
に同期してレジスタＤ１８に格納される。レジスタＣ１
３に格納されている上位ビットのデータと、レジスタＤ
１８に格納されている下位ビットのデータはクロック２
によって確定されて、それぞれＤＡ変換部Ａ１４とＤＡ
変換部Ｂ１９でアナログ信号に変換されて電流加算回路
２０で加算され、出力データＶ_outが得られる。

【００３９】図７はクロック１とクロック２及び出力電
圧Ｖ_outのタイミングを示すタイムチャートである。図
において、（イ）図はクロック１のパルス波形の図、
（ロ）図はクロック２のパルス波形の図、（ハ）は出力
電圧Ｖout の波形図である。クロック１とクロック２と
の立ち上がりにおける時間差ｔ₁は、ＲＡＭＡ１５及び
ＲＡＭＢ１６へのメモリアクセスタイムと、全加算器１
７の演算時間及びその他の若干の遅延時間の合計時間で
あり、ｔ₂はＤＡ変換部Ａ１４とＤＡ変換部Ｂ１９の処
理時間と電流加算回路２０の演算時間の合計時間であ
る。

【００４０】以上説明したように本実施例によれば、半
導体プロセスによって上位ビットのためのＤＡ変換部と
下位ビットのためのＤＡ変換部とに分離したＤＡ変換器
を１チップの上に作ることができる。チップ上に形成し
たＤＡ変換器のための抵抗はばらつきが大きく、良好な
高抵抗を得ることはできないが、抵抗の相対値は比較的
良く揃っている。このような半導体プロセスの制約の中
でＤＡ変換部を上位ビット用と下位ビット用に分けて、
それぞれの補正を行うことにより、チップ上に構成する
ＤＡ変換器の精度上の欠点を補うことができて、高速，
高分解能のＤＡ変換器が実現できるようになる。

【００４１】

【発明の効果】以上詳細に説明したように本発明によれ
ば、通常の工程により製造されたモノリシックを用い
て、動作速度が速く、均一な温度特性を持つＤＡ変換器
が得られるという利点を損なわないで、高分解能のＤＡ
変換器を得ることができるようになり、実用上の効果は
大きい。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】上位ビットのＤＡ変換部の回路例の定電流セグ
メント方式ＤＡ変換器のブロック図である。

【図３】図２の定電流セグメント方式ＤＡ変換器の詳細
な回路図である。

【図４】下位ビットのＤＡ変換部の回路例のラダー抵抗
を用いた８ビットの重み電流型ＤＡ変換器の回路図であ
る。

【図５】電流加算回路の一例の回路図である。

【図６】本実施例の上位ビットと下位ビットの分割の方
法の一例を示す図である。

【図７】レジスタＡ，レジスタＢに与えるクロック１
と，レジスタＣ，レジスタＤに与えるクロック２と、電
流加算回路の出力のＶ_outとのタイミングを示すタイム
チャートである。

【図８】ＤＤＳのブロック図である。

【図９】図８のＤＤＳの出力波形の図である。

【図１０】ＤＤＳにおいて、周波数設定データと出力周
波数の関係の説明図である。

【符号の説明】

１１，１２，１３，１８レジスタ１４ＤＡ変換部Ａ１５ＲＡＭＡ１６ＲＡＭＢ１７全加算器１９ＤＡ変換部Ｂ２０全電流加算回路

Claims

【特許請求の範囲】

【請求項１】多ビットの入力データを上位，下位の２
組のデータに分割してアナログ信号に変換し、変換され
た２信号を加算することにより多ビットの高分解能ＤＡ
変換を行う，１つのチップ上に構成されたＤＡ変換器で
あって、上位ｍビットのディジタル信号をアナログ信号に変換す
る定電流セグメント方式の第１のＤＡ変換部（１４）
と、上位ｍビットのデータをアドレス入力として、その内容
が別経路から入力される１語が（ｎ＋１）ビットの２^ｍ
語の補正データを書き込む第１のＲＡＭ（１５）と、下位ｎビットのデータをアドレス入力として、その内容
が別経路から入力される１語がｎビットの２^ｎ語の補正
データを書き込む第２のＲＡＭ（１６）と、前記第１のＲＡＭ（１５）から読み出されたｎ＋１ビッ
トのデータと、前記第２のＲＡＭ（１６）から読み出さ
れたｎビットのデータとを加算するｎ＋１ビットの片側
のＭＳＢを正負の符号とする全加算器（１７）と、該全加算器（１７）の出力のｎ＋１ビットのデータをア
ナログ信号に変換する第２のＤＡ変換部（１９）と、前記第１のＤＡ変換部（１４）の出力電流と、前記第２
のＤＡ変換部（１９）の出力電流とを加算する電流加算
回路（２０）とを具備し、チップの製造後、前記第１のＤＡ変換部（１４）及び前
記第２のＤＡ変換部（１９）をそれぞれ独立に校正し、
その校正データを基に前記第１のＲＡＭ（１５）及び前
記第２のＲＡＭ（１６）に書き込む補正データを一定の
手順に従って演算し、実使用の開始時にはこの補正デー
タを前記第１のＲＡＭ（１５）及び前記第２のＲＡＭ
（１６）に書き込むことを特徴とするＤＡ変換器。