JPH07177026A - 高速低ドリフトチャージポンプ回路 - Google Patents
高速低ドリフトチャージポンプ回路Info
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- JPH07177026A JPH07177026A JP6005458A JP545894A JPH07177026A JP H07177026 A JPH07177026 A JP H07177026A JP 6005458 A JP6005458 A JP 6005458A JP 545894 A JP545894 A JP 545894A JP H07177026 A JPH07177026 A JP H07177026A
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- 230000000295 complement effect Effects 0.000 claims description 4
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- 230000010354 integration Effects 0.000 claims 1
- 230000010355 oscillation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 1
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
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- Control Of The Air-Fuel Ratio Of Carburetors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 二値論理パルスを極性を正と負に切り換え自
在な出力電流に変換する高速、低ドリフトでモノリシッ
ク集積回路に適した回路とする。 【構成】 チャージポンプ回路１８は、アップ論理パル
ス入力段２０、ダウン論理パルス入力段２２、整流段２
４、バッファー段２６、クランプ回路２８、電流駆動段
３０、ループフィルター出力端子３２、ＶＣＯ入力端子
３４で構成されている。前記論理パルス入力段２０はエ
ミッタ結合されたトランジスタＱ1 とＱ2 で、入力段２
２はトランジスタＱ3 とＱ4 で構成されている。また、
二値論理信号パルスに応じて各入力段に電流を出力する
ため電流ソースＩ1 ，Ｉ3 と電流シンクＩ2 ，Ｉ4 が接
続されている。整流段２４はアイドル状態でのリーク電
流および出力電流を制御し、また、クランプ回路２８は
前記整流段２４の両端の電圧の振れを制限する。このた
め、応答時間が早く、二値論理パルスに対称応答でき
る。
在な出力電流に変換する高速、低ドリフトでモノリシッ
ク集積回路に適した回路とする。 【構成】 チャージポンプ回路１８は、アップ論理パル
ス入力段２０、ダウン論理パルス入力段２２、整流段２
４、バッファー段２６、クランプ回路２８、電流駆動段
３０、ループフィルター出力端子３２、ＶＣＯ入力端子
３４で構成されている。前記論理パルス入力段２０はエ
ミッタ結合されたトランジスタＱ1 とＱ2 で、入力段２
２はトランジスタＱ3 とＱ4 で構成されている。また、
二値論理信号パルスに応じて各入力段に電流を出力する
ため電流ソースＩ1 ，Ｉ3 と電流シンクＩ2 ，Ｉ4 が接
続されている。整流段２４はアイドル状態でのリーク電
流および出力電流を制御し、また、クランプ回路２８は
前記整流段２４の両端の電圧の振れを制限する。このた
め、応答時間が早く、二値論理パルスに対称応答でき
る。
Description
【０００１】
【産業上の利用分野】本発明はフェーズロックループ回
路（以下、ＰＬＬと称す）に一般的に使用されているチ
ャージポンプ回路に関するものであり、特に、相補バイ
ポーラー処理を利用した集積回路の実現(implementatio
n)に適したチャージポンプトポロジ(charge pump topol
ogy)に関するものである。
路（以下、ＰＬＬと称す）に一般的に使用されているチ
ャージポンプ回路に関するものであり、特に、相補バイ
ポーラー処理を利用した集積回路の実現(implementatio
n)に適したチャージポンプトポロジ(charge pump topol
ogy)に関するものである。
【０００２】
【従来の技術】チャージポンプとは、ＰＬＬ回路に一般
に使用されている電子回路ブロックである。ＰＬＬは周
波数選択装置であり、位相検出器、ループフィルター、
増幅器、電圧制御発振器（以下、ＶＣＯと称す）からな
る。これらは周知の方法で互いに接続されて一種のフィ
ードバックシステムを形成している。チャージポンプ
は、位相検出器で生成された論理レベルパルスを電流パ
ルスに変換し、この電流パルスはさらにループフィルタ
ーに出力される。ループフィルターでは前記電流パルス
を積分してＶＣＯに制御電圧を出力する。
に使用されている電子回路ブロックである。ＰＬＬは周
波数選択装置であり、位相検出器、ループフィルター、
増幅器、電圧制御発振器（以下、ＶＣＯと称す）からな
る。これらは周知の方法で互いに接続されて一種のフィ
ードバックシステムを形成している。チャージポンプ
は、位相検出器で生成された論理レベルパルスを電流パ
ルスに変換し、この電流パルスはさらにループフィルタ
ーに出力される。ループフィルターでは前記電流パルス
を積分してＶＣＯに制御電圧を出力する。
【０００３】チャージポンプで使用している論理レベル
パルスは、通常「ポンプアップ(pump up) 」または「ア
ップ(up)」パルス及び「ポンプダウン(pump down) 」ま
たは「ダウン(down)」パルスと称している。これらのパ
ルスに応じて、チャージポンプでは電流ＩO を出力す
る。前記出力電流ＩO は、「ポンプアップ」および「ポ
ンプダウン」論理パルスからなる論理真理値表に従って
周知な方法で生成される。
パルスは、通常「ポンプアップ(pump up) 」または「ア
ップ(up)」パルス及び「ポンプダウン(pump down) 」ま
たは「ダウン(down)」パルスと称している。これらのパ
ルスに応じて、チャージポンプでは電流ＩO を出力す
る。前記出力電流ＩO は、「ポンプアップ」および「ポ
ンプダウン」論理パルスからなる論理真理値表に従って
周知な方法で生成される。
【０００４】論理パルスと出力電流ＩO との静的関係に
加えて、チャージポンプがループフィルターに供給する
電荷の全体量は前記アップおよびダウン論理信号のパル
ス幅を正確に反映したものでなくてはならないといった
要件もある。時間幅ＴUPのアップパルスの場合、チャー
ジポンプで生成する電荷はＩ×ＴUPクーロンとなる。ま
た、時間幅ＴDOWNのダウンパルスの場合、チャージポン
プで出力する電荷はＩ×ＴDOWNクーロンとなる。
加えて、チャージポンプがループフィルターに供給する
電荷の全体量は前記アップおよびダウン論理信号のパル
ス幅を正確に反映したものでなくてはならないといった
要件もある。時間幅ＴUPのアップパルスの場合、チャー
ジポンプで生成する電荷はＩ×ＴUPクーロンとなる。ま
た、時間幅ＴDOWNのダウンパルスの場合、チャージポン
プで出力する電荷はＩ×ＴDOWNクーロンとなる。
【０００５】
【発明が解決しようとする課題】しかしながら、実際の
チャージポンプの実現では、立ち上がりおよび立ち下が
りに時間がかかるため出力電流ＩO のパルスは完全な矩
形にすることはできない。このようにチャージポンプか
らループフィルターに供給される実際の電荷は上記理想
量よりも少なくなるといった問題がある。従って、この
ように理想の形とならないアップおよびダウンチャージ
パルスを前記アップおよびダウン信号と同じにして幅が
同じアップおよびダウン論理入力パルスをネットチャー
ジまたはゼロ電流にすることが重要となる。このことは
アップおよびダウンパルスが重複したりまたは時間的に
一致する場合にも当てはまる。
チャージポンプの実現では、立ち上がりおよび立ち下が
りに時間がかかるため出力電流ＩO のパルスは完全な矩
形にすることはできない。このようにチャージポンプか
らループフィルターに供給される実際の電荷は上記理想
量よりも少なくなるといった問題がある。従って、この
ように理想の形とならないアップおよびダウンチャージ
パルスを前記アップおよびダウン信号と同じにして幅が
同じアップおよびダウン論理入力パルスをネットチャー
ジまたはゼロ電流にすることが重要となる。このことは
アップおよびダウンパルスが重複したりまたは時間的に
一致する場合にも当てはまる。
【０００６】チャージポンプの実現におけるその他の問
題としては、ゼロ出力電流を必要とする場合の出力リー
ク電流、すなわち、非ゼロ出力電流がある。チャージポ
ンプ用論理レベル真理値表ではゼロ出力電流を要求する
状態が二つある、つまり、アップ＝ダウン＝論理０およ
びアップ＝ダウン＝論理１の場合である。これら二つの
状態のうち、最初の状態であるアップ＝ダウン＝論理０
はアイドル状態であるため最も重要である。アイドル状
態ではどのようなリーク電流であってもループフィルタ
ーからの制御電圧出力を変化させてしまい、このため、
ＶＣＯの周波数がドリフトしてしまう。ＰＬＬを利用し
たシステムによっては、アイドル状態で比較的長い時間
を要することもあり、この結果、リーク電流のわずかな
レベルでＰＬＬにジッターが発生したり、あるいは、周
波数ロックができなくなるといった問題が生じてしま
う。
題としては、ゼロ出力電流を必要とする場合の出力リー
ク電流、すなわち、非ゼロ出力電流がある。チャージポ
ンプ用論理レベル真理値表ではゼロ出力電流を要求する
状態が二つある、つまり、アップ＝ダウン＝論理０およ
びアップ＝ダウン＝論理１の場合である。これら二つの
状態のうち、最初の状態であるアップ＝ダウン＝論理０
はアイドル状態であるため最も重要である。アイドル状
態ではどのようなリーク電流であってもループフィルタ
ーからの制御電圧出力を変化させてしまい、このため、
ＶＣＯの周波数がドリフトしてしまう。ＰＬＬを利用し
たシステムによっては、アイドル状態で比較的長い時間
を要することもあり、この結果、リーク電流のわずかな
レベルでＰＬＬにジッターが発生したり、あるいは、周
波数ロックができなくなるといった問題が生じてしま
う。
【０００７】つまり、実際のチャージポンプでは高速応
答時間、入力論理レベルパルスへの対称応答(symmetric
al response)、アイドル状態での出力リーク電流が略ゼ
ロとなる必要がある。
答時間、入力論理レベルパルスへの対称応答(symmetric
al response)、アイドル状態での出力リーク電流が略ゼ
ロとなる必要がある。
【０００８】本発明は上記従来技術の有する課題に鑑み
なされたものであり、その目的は応答時間が早く、入力
論理パルスに対称応答でき、アイドル状態での遺漏電流
が略ゼロとなるチャージポンプ回路を提供することにあ
る。
なされたものであり、その目的は応答時間が早く、入力
論理パルスに対称応答でき、アイドル状態での遺漏電流
が略ゼロとなるチャージポンプ回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る装置は二値論理パルスを正および負の
極性に切り換え自在な出力電流に変換する装置であっ
て、（ａ）出力端と第１の二値論理パルスに応じて該出
力端に第一電流成分を生成する手段を有し、前記第１の
二値論理パルスを入力するための第一入力段と、（ｂ）
出力端と第２の二値論理パルスに応じて該出力端に第二
電流を生成する手段とを有し、前記第２の二値論理パル
スを入力するための第二入力段と、（ｃ）前記第一入力
段の前記出力端に接続され、第三電流成分を生成および
制御する電流駆動手段と、（ｄ）相互に接続され、ま
た、前記第一入力段の前記出力端と前記第二入力段の前
記出力端に接続された第一および第二スィッチで構成さ
れ、前記第一、第二、第三電流成分から出力電流を生成
するものであり、前記出力電流を出力する前記スィッチ
に接続された出力ポートと、前記出力電流の流れを制御
するため前記スィッチを動作する手段を備えている整流
手段とから構成されていることを特徴とする。
め、本発明に係る装置は二値論理パルスを正および負の
極性に切り換え自在な出力電流に変換する装置であっ
て、（ａ）出力端と第１の二値論理パルスに応じて該出
力端に第一電流成分を生成する手段を有し、前記第１の
二値論理パルスを入力するための第一入力段と、（ｂ）
出力端と第２の二値論理パルスに応じて該出力端に第二
電流を生成する手段とを有し、前記第２の二値論理パル
スを入力するための第二入力段と、（ｃ）前記第一入力
段の前記出力端に接続され、第三電流成分を生成および
制御する電流駆動手段と、（ｄ）相互に接続され、ま
た、前記第一入力段の前記出力端と前記第二入力段の前
記出力端に接続された第一および第二スィッチで構成さ
れ、前記第一、第二、第三電流成分から出力電流を生成
するものであり、前記出力電流を出力する前記スィッチ
に接続された出力ポートと、前記出力電流の流れを制御
するため前記スィッチを動作する手段を備えている整流
手段とから構成されていることを特徴とする。
【００１０】
【実施例】以下、図面を参照しながら本発明の好適実施
例を説明する。
例を説明する。
【００１１】図１には標準的なＰＬＬ回路が示されてい
る。フェーズロックループ（ＰＬＬ）は通信システムの
基本回路ブロックの一つである。ＰＬＬは周波数選択回
路であり、位相検出器１０、ループフィルター１２、増
幅器１４、電圧制御発振器（ＶＣＯ）１６で構成されて
いる。図１に示すように、位相検出器１０、ループフィ
ルター１２、増幅器１４はＶＣＯ１６に接続されてフィ
ードバックシステムを構成している。本発明のチャージ
ポンプ１８は位相検出器１０に内蔵されており、位相検
出器１０で生成した論理レベルパルスを出力電流Ｉ
O （電流パルス）に変換し、これをループフィルター１
２に出力する。
る。フェーズロックループ（ＰＬＬ）は通信システムの
基本回路ブロックの一つである。ＰＬＬは周波数選択回
路であり、位相検出器１０、ループフィルター１２、増
幅器１４、電圧制御発振器（ＶＣＯ）１６で構成されて
いる。図１に示すように、位相検出器１０、ループフィ
ルター１２、増幅器１４はＶＣＯ１６に接続されてフィ
ードバックシステムを構成している。本発明のチャージ
ポンプ１８は位相検出器１０に内蔵されており、位相検
出器１０で生成した論理レベルパルスを出力電流Ｉ
O （電流パルス）に変換し、これをループフィルター１
２に出力する。
【００１２】次に図２を参照する。この図には本発明の
チャージポンプトポロジ(charge pump topology)１８が
詳細に示されている。チャージポンプ接続形態１８には
電流切換え用ＮＰＮデバイスだけが使用されており、こ
のため、モノリシック集積回路には良く適している。図
２に示すように、本発明のチャージポンプトポロジ１８
は、アップ論理パルス入力段２０、ダウン論理パルス入
力段２２、整流段(commutating stage) ２４、バッファ
ー段２６、クランプ回路２８、電流駆動段３０、ループ
フィルター出力端子３２、ＶＣＯ入力端子３４で構成さ
れている。出力端子３２によってチャージポンプ１８
（及び出力電流ＩO ）をループフィルター１２に接続す
る。通常、ループフィルター１２には積分コンデンサＣ
が内蔵されている。このコンデンサはチャージポンプ１
８からの出力電流ＩO をＶＣＯ段１６制御用電圧信号に
変換する。
チャージポンプトポロジ(charge pump topology)１８が
詳細に示されている。チャージポンプ接続形態１８には
電流切換え用ＮＰＮデバイスだけが使用されており、こ
のため、モノリシック集積回路には良く適している。図
２に示すように、本発明のチャージポンプトポロジ１８
は、アップ論理パルス入力段２０、ダウン論理パルス入
力段２２、整流段(commutating stage) ２４、バッファ
ー段２６、クランプ回路２８、電流駆動段３０、ループ
フィルター出力端子３２、ＶＣＯ入力端子３４で構成さ
れている。出力端子３２によってチャージポンプ１８
（及び出力電流ＩO ）をループフィルター１２に接続す
る。通常、ループフィルター１２には積分コンデンサＣ
が内蔵されている。このコンデンサはチャージポンプ１
８からの出力電流ＩO をＶＣＯ段１６制御用電圧信号に
変換する。
【００１３】まず、図２のアップ論理パルス入力段２０
を説明する。この入力段２０は一対のＮＰＮトランジス
タＱ1 とＱ2 で構成されており、これらのトランジスタ
はエミッタ結合されて差動電流スィッチ対を形成してい
る。従来から良く知られているように、トランジスタは
飽和領域では差動しないためエミッタ結合トランジスタ
トポロジでは高速動作を行うことができる。第一トラン
ジスタＱ1 のベースは非反転アップ論理パルス入力端子
３６になっており、第二トランジスタＱ2 のベースは反
転アップ（アップ* ）論理パルス入力用入力端子３８と
なっている。入力段２０は電流ソースＩ1 と電流シンク
(current sink)Ｉ2 から周知の方法で構成されている。
電流ソースＩ1 はトランジスタＱ2 のコレクタに接続さ
れており、内部電流Ｉを生成する。電流シンクＩ2 はト
ランジスタＱ1 とＱ2 の連結エミッタに接続されてお
り、トランジスタＱ1 とＱ2 がＯＮされた時にこれらの
トランジスタのエミッタへ電流量２Ｉで流入する。トラ
ンジスタＱ2 のコレクタからアップパルス入力段２０へ
出力がなされる。
を説明する。この入力段２０は一対のＮＰＮトランジス
タＱ1 とＱ2 で構成されており、これらのトランジスタ
はエミッタ結合されて差動電流スィッチ対を形成してい
る。従来から良く知られているように、トランジスタは
飽和領域では差動しないためエミッタ結合トランジスタ
トポロジでは高速動作を行うことができる。第一トラン
ジスタＱ1 のベースは非反転アップ論理パルス入力端子
３６になっており、第二トランジスタＱ2 のベースは反
転アップ（アップ* ）論理パルス入力用入力端子３８と
なっている。入力段２０は電流ソースＩ1 と電流シンク
(current sink)Ｉ2 から周知の方法で構成されている。
電流ソースＩ1 はトランジスタＱ2 のコレクタに接続さ
れており、内部電流Ｉを生成する。電流シンクＩ2 はト
ランジスタＱ1 とＱ2 の連結エミッタに接続されてお
り、トランジスタＱ1 とＱ2 がＯＮされた時にこれらの
トランジスタのエミッタへ電流量２Ｉで流入する。トラ
ンジスタＱ2 のコレクタからアップパルス入力段２０へ
出力がなされる。
【００１４】さらに図２において、ダウンパルス入力段
２２は上記アップパルス入力段２０に大変類似してい
る。ダウンパルス入力段２２は二個のトランジスタＱ3
とＱ4から構成されており、これらのトランジスタはエ
ミッタ結合されて差動電流スィッチ対を形成している。
トランジスタＱ3 のベースは非反転ダウンパルス用入力
端４０となっており、トランジスタＱ4 のベースは反転
ダウンパルス用入力端４２になっている。また、ダウン
入力段２２は電流ソースＩ3 と電流シンクＩ4 から構成
されている。電流ソースＩ3 はトランジスタＱ3 のコレ
クタに周知の方法で接続されており、トランジスタＱ3
のコレクタに流れ込む内部電流Ｉを生成する。電流シン
クＩ4 はトランジスタＱ3 とＱ4 の結合エミッタに接続
されており、トランジスタＱ3 とＱ4 のエミッタから電
流２Ｉとして流入する。トランジスタＱ3 のコレクタは
ダウンパルス入力段２２の出力となっている。
２２は上記アップパルス入力段２０に大変類似してい
る。ダウンパルス入力段２２は二個のトランジスタＱ3
とＱ4から構成されており、これらのトランジスタはエ
ミッタ結合されて差動電流スィッチ対を形成している。
トランジスタＱ3 のベースは非反転ダウンパルス用入力
端４０となっており、トランジスタＱ4 のベースは反転
ダウンパルス用入力端４２になっている。また、ダウン
入力段２２は電流ソースＩ3 と電流シンクＩ4 から構成
されている。電流ソースＩ3 はトランジスタＱ3 のコレ
クタに周知の方法で接続されており、トランジスタＱ3
のコレクタに流れ込む内部電流Ｉを生成する。電流シン
クＩ4 はトランジスタＱ3 とＱ4 の結合エミッタに接続
されており、トランジスタＱ3 とＱ4 のエミッタから電
流２Ｉとして流入する。トランジスタＱ3 のコレクタは
ダウンパルス入力段２２の出力となっている。
【００１５】整流段２４は２個のダイオードで構成され
ており、これらのダイオードはダイオード接続トランジ
スタＱ5 とＱ6 で形成することができる。整流段２４の
ダイオードＱ5 とＱ6 （ダイオード接続トランジスタ）
の機能は、チャージポンプが２つのアイドル状態（つま
り、アップ＝ダウン＝論理０またはアップ＝ダウン＝論
理１）のうちいずれか一方のアイドル状態にある場合に
遺漏またはドリフト電流を補正することである。ダイオ
ード接続トランジスタＱ5 とＱ6 はトランジスタＱ2 の
コレクタとトランジスタＱ3 のコレクタの間に接続され
ている。ダイオードＱ5 のアノードはトランジスタＱ2
のコレクタに接続されており、また、ダイオードＱ5 の
カソードはダイオードＱ6 のアノードに接続されてい
る。ダイオードＱ6 のカソードはトランジスタＱ3 のコ
レクタに接続されている。ダイオードＱ5 のカソードと
ダイオードＱ6 のアノードの接続点であるノードにルー
プフィルターの出力端子３２は接続されている。
ており、これらのダイオードはダイオード接続トランジ
スタＱ5 とＱ6 で形成することができる。整流段２４の
ダイオードＱ5 とＱ6 （ダイオード接続トランジスタ）
の機能は、チャージポンプが２つのアイドル状態（つま
り、アップ＝ダウン＝論理０またはアップ＝ダウン＝論
理１）のうちいずれか一方のアイドル状態にある場合に
遺漏またはドリフト電流を補正することである。ダイオ
ード接続トランジスタＱ5 とＱ6 はトランジスタＱ2 の
コレクタとトランジスタＱ3 のコレクタの間に接続され
ている。ダイオードＱ5 のアノードはトランジスタＱ2
のコレクタに接続されており、また、ダイオードＱ5 の
カソードはダイオードＱ6 のアノードに接続されてい
る。ダイオードＱ6 のカソードはトランジスタＱ3 のコ
レクタに接続されている。ダイオードＱ5 のカソードと
ダイオードＱ6 のアノードの接続点であるノードにルー
プフィルターの出力端子３２は接続されている。
【００１６】図２において、電流駆動段３０は駆動トラ
ンジスタＱ10、電流ソースＩ6 、ダイオード接続トラン
ジスタＱ9 （ダイオードＱ9 ）から構成されている。駆
動トランジスタＱ10のエミッタはトランジスタＱ2 のコ
レクタおよびダイオードＱ5のアノードに接続されてお
り、また、トランジスタＱ10のコレクタは正の電源ライ
ンＶccに接続されている。トランジスタＱ10のベースは
ダイオードＱ9 のアノードと電流ソースＩ6 の出力端に
接続されている。電流ソースＩ6 は電流Ｉを出力するも
のであり、この電流は後で説明するように出力電流ＩO
の生成に使用される。ダイオードＱ9 のカソードはＶＣ
Ｏ端子３４とバッファー段２６の出力に接続されてい
る。
ンジスタＱ10、電流ソースＩ6 、ダイオード接続トラン
ジスタＱ9 （ダイオードＱ9 ）から構成されている。駆
動トランジスタＱ10のエミッタはトランジスタＱ2 のコ
レクタおよびダイオードＱ5のアノードに接続されてお
り、また、トランジスタＱ10のコレクタは正の電源ライ
ンＶccに接続されている。トランジスタＱ10のベースは
ダイオードＱ9 のアノードと電流ソースＩ6 の出力端に
接続されている。電流ソースＩ6 は電流Ｉを出力するも
のであり、この電流は後で説明するように出力電流ＩO
の生成に使用される。ダイオードＱ9 のカソードはＶＣ
Ｏ端子３４とバッファー段２６の出力に接続されてい
る。
【００１７】図２に示すように、バッファー段２６はル
ープフィルター出力３２とＶＣＯ端子３４の間に接続さ
れている。好適実施態様において、バッファー段２６は
大変高い入力インピーダンスを有したユニティー利得増
幅器４４から構成されている。バッファー段２６は、駆
動段３０とクランプ回路２８に使用するフィルタ出力３
２の電圧レベルをバッファー処理して整流段２４のダイ
オードＱ5 とＱ6 の両端の電圧スィング(voltage swin
g) を制限する。
ープフィルター出力３２とＶＣＯ端子３４の間に接続さ
れている。好適実施態様において、バッファー段２６は
大変高い入力インピーダンスを有したユニティー利得増
幅器４４から構成されている。バッファー段２６は、駆
動段３０とクランプ回路２８に使用するフィルタ出力３
２の電圧レベルをバッファー処理して整流段２４のダイ
オードＱ5 とＱ6 の両端の電圧スィング(voltage swin
g) を制限する。
【００１８】図２のように、クランプ回路２８はトラン
ジスタＱ3 のコレクタ（つまり、ダウンパルス入力段の
出力）とバッファー段２６の出力の間に接続されてい
る。クランプ回路２８はダイオードＱ5 とＱ6 の両端の
電圧スィングをＶBEの電圧に制限する。前記ＶBEはベー
ス・エミッタ接合の両端のフォワード電圧降下である。
クランプ回路２８はダイオード接続トランジスタＱ7 、
トランジスタＱ8 、電流シンクＩ5 から構成されてい
る。ダイオードＱ7 のアノードはダイオードＱ6 のカソ
ードに接続されており、また、ダイオードＱ7 のカソー
ドはトランジスタＱ8 のエミッタに接続されている。ト
ランジスタＱ8 のコレクタは正の電源線ＶCCに接続され
ており、また、ベースはＶＣＯ端子３４（およびダイオ
ードＱ9 のカソード）に接続されている。電流シンクＩ
5 はトランジスタＱ7 とＱ8 のエミッタに接続されてお
り、２Ｉの大きさの電流として流入するよう設計されて
いる。
ジスタＱ3 のコレクタ（つまり、ダウンパルス入力段の
出力）とバッファー段２６の出力の間に接続されてい
る。クランプ回路２８はダイオードＱ5 とＱ6 の両端の
電圧スィングをＶBEの電圧に制限する。前記ＶBEはベー
ス・エミッタ接合の両端のフォワード電圧降下である。
クランプ回路２８はダイオード接続トランジスタＱ7 、
トランジスタＱ8 、電流シンクＩ5 から構成されてい
る。ダイオードＱ7 のアノードはダイオードＱ6 のカソ
ードに接続されており、また、ダイオードＱ7 のカソー
ドはトランジスタＱ8 のエミッタに接続されている。ト
ランジスタＱ8 のコレクタは正の電源線ＶCCに接続され
ており、また、ベースはＶＣＯ端子３４（およびダイオ
ードＱ9 のカソード）に接続されている。電流シンクＩ
5 はトランジスタＱ7 とＱ8 のエミッタに接続されてお
り、２Ｉの大きさの電流として流入するよう設計されて
いる。
【００１９】一般的なチャージポンプは、次の真理値表
に従ってアップおよびダウン論理パルスに応じて所定極
性の電流ＩO を出力する。
に従ってアップおよびダウン論理パルスに応じて所定極
性の電流ＩO を出力する。
【００２０】 アップ ダウン ＩO ０ ０ ０ ０ １ −ＩO １ ０ ＋ＩO １ １ ０ 上記真理値表に示すように、チャージポンプは二つの状
態の電流ＩO （ループフィルターへ出力される）を出力
する。アップパルスが０でダウンパルスが１の場合に第
一状態となる。この状態はポンプダウン状態であり、チ
ャージポンプからは負の電流−ＩO が出力される。もう
一つの状態はポンプアップ状態で、アップパルスが１で
ダウンパルスが０の時にこの状態になる。ポンプアップ
状態では、チャージポンプからは正の電流ＩO が出力さ
れる。残りの二つの状態はアイドル状態であり、理論的
にはこの状態では出力電流ＩO はゼロとなる。しかしな
がら、実際のインプリメンテーションの時には、出力端
子３２を流れるリーク電流が存在する。真理値表に示す
４つの状態のそれぞれにおける本発明のチャージポンプ
１８の動作を以下に説明する。
態の電流ＩO （ループフィルターへ出力される）を出力
する。アップパルスが０でダウンパルスが１の場合に第
一状態となる。この状態はポンプダウン状態であり、チ
ャージポンプからは負の電流−ＩO が出力される。もう
一つの状態はポンプアップ状態で、アップパルスが１で
ダウンパルスが０の時にこの状態になる。ポンプアップ
状態では、チャージポンプからは正の電流ＩO が出力さ
れる。残りの二つの状態はアイドル状態であり、理論的
にはこの状態では出力電流ＩO はゼロとなる。しかしな
がら、実際のインプリメンテーションの時には、出力端
子３２を流れるリーク電流が存在する。真理値表に示す
４つの状態のそれぞれにおける本発明のチャージポンプ
１８の動作を以下に説明する。
【００２１】まず、図３を参照する。この図にはアイド
ル状態でのチャージポンプ１８の動作が示されている
（つまり、アップ＝ダウン＝０）。アップ入力３６が０
の時、トランジスタＱ1 はオフ、トランジスタＱ2 はオ
ンとなる。この結果、大きさ２Ｉの電流（ここで、Ｉと
は所望出力電流パルス振幅）がトランジスタＱ2 のコレ
クタに流れ込む。電流ソースＩ1 はトランジスタＱ2 用
コレクタ電流２Ｉの半分の大きさの電流を出力する。ト
ランジスタＱ2 のコレクタ電流の残りの半分（つまり
Ｉ）をトランジスタＱ10から出力する必要がある。周知
のキルヒホッフの電圧の法則から分かるように、トラン
ジスタＱ10のエミッタの電圧レベルが電圧ＶC （ＶC は
バッファー段２６の出力端での電圧）であるためトラン
ジスタはオンになる。従って、トランジスタＱ10のベー
ス電圧は常にＶC ＋ＶBEとなる。この結果、ダイオード
Ｑ5 の両端のバイアス電圧は極めて０に近くなる（つま
り、ＶC ＋ＶBE9 −ＶBE10＝ＶC ）。したがって、ダイ
オードＱ5 を流れる電流は実際にはゼロとなる。この状
態でのダウン４０入力点の論理レベルはゼロであるた
め、トランジスタＱ3 もオフであり、このため、電流ソ
ースＩ3 が出力する電流ＩはダイオードＱ7 （整流ダイ
オードＱ6 のカソードには電流を入力することはできな
い）に流れ込む。クランプ回路２８の動作によって大き
さＩの電流がダイオードＱ7 に流れ込み、また同じ大き
さの電流ＩがトランジスタＱ8 のコレクタに流れ込む。
ダイオードＱ7 とトランジスタＱ8 のコレクタ電流がこ
のように均等に分割されることにより電圧ＶC に等しい
ベース電圧が生成され、この結果、ダイオードＱ5 とＱ
6 の両端の電圧バイアスは略ゼロとなる。このためダイ
オードＱ5 とＱ6 は非導通状態となる。この非導通状態
では、ダイオードＱ5 とＱ6はループフィルタ３２への
出力電流ＩO の流れを遮断し、このため出力電流ＩOに
かかわらずアイドル状態でのリーク電流は極めて小さな
ものとなる。
ル状態でのチャージポンプ１８の動作が示されている
（つまり、アップ＝ダウン＝０）。アップ入力３６が０
の時、トランジスタＱ1 はオフ、トランジスタＱ2 はオ
ンとなる。この結果、大きさ２Ｉの電流（ここで、Ｉと
は所望出力電流パルス振幅）がトランジスタＱ2 のコレ
クタに流れ込む。電流ソースＩ1 はトランジスタＱ2 用
コレクタ電流２Ｉの半分の大きさの電流を出力する。ト
ランジスタＱ2 のコレクタ電流の残りの半分（つまり
Ｉ）をトランジスタＱ10から出力する必要がある。周知
のキルヒホッフの電圧の法則から分かるように、トラン
ジスタＱ10のエミッタの電圧レベルが電圧ＶC （ＶC は
バッファー段２６の出力端での電圧）であるためトラン
ジスタはオンになる。従って、トランジスタＱ10のベー
ス電圧は常にＶC ＋ＶBEとなる。この結果、ダイオード
Ｑ5 の両端のバイアス電圧は極めて０に近くなる（つま
り、ＶC ＋ＶBE9 −ＶBE10＝ＶC ）。したがって、ダイ
オードＱ5 を流れる電流は実際にはゼロとなる。この状
態でのダウン４０入力点の論理レベルはゼロであるた
め、トランジスタＱ3 もオフであり、このため、電流ソ
ースＩ3 が出力する電流ＩはダイオードＱ7 （整流ダイ
オードＱ6 のカソードには電流を入力することはできな
い）に流れ込む。クランプ回路２８の動作によって大き
さＩの電流がダイオードＱ7 に流れ込み、また同じ大き
さの電流ＩがトランジスタＱ8 のコレクタに流れ込む。
ダイオードＱ7 とトランジスタＱ8 のコレクタ電流がこ
のように均等に分割されることにより電圧ＶC に等しい
ベース電圧が生成され、この結果、ダイオードＱ5 とＱ
6 の両端の電圧バイアスは略ゼロとなる。このためダイ
オードＱ5 とＱ6 は非導通状態となる。この非導通状態
では、ダイオードＱ5 とＱ6はループフィルタ３２への
出力電流ＩO の流れを遮断し、このため出力電流ＩOに
かかわらずアイドル状態でのリーク電流は極めて小さな
ものとなる。
【００２２】次に図４を参照する。この図ではポンプア
ップ状態、つまり、アップ＝１およびダウン＝０の場合
のチャージポンプ１８の動作を示している。ダウン入力
４０は０であるため上記アイドル状態の場合と同様にダ
イオードＱ6 もゼロバイアス状態となる。しかしなが
ら、アップ入力３６の論理レベルが１であれば、トラン
ジスタＱ2 がオフとなり、従って、トランジスタＱ10の
エミッタが電流ソースＩ1 からの電流の流れる方向と反
対であるため電流ソースＩ1 からダイオードＱ5へ電流
Ｉが流れ込む。これにより、トランジスタＱ10のエミッ
タの電圧レベルはＶC ＋ＶBEとなる。このように、トラ
ンジスタＱ10はゼロバイアス（つまりオフ）となり、こ
のためダイオードＱ5 へはほとんど電流が流れなくな
る。ダイオードＱ6 はオフであるため、大きさＩの出力
電流ＩO はダイオードＱ5 を介してループフィルター出
力３２へ流れ、ループフィルタ１２に供給される。電圧
レベル１のＶBEの方向を変えてダイオードＱ5 をオンに
するにはトランジスタＱ2のコレクタ電圧が必要であ
り、このコレクタ電圧によって出力電流ＩO が導通させ
ることができる。ポンプアップ状態では、ダイオードＱ
6 には電圧ＶC の逆バイアスがかけられているためダイ
オードＱ6 はオフのままである。
ップ状態、つまり、アップ＝１およびダウン＝０の場合
のチャージポンプ１８の動作を示している。ダウン入力
４０は０であるため上記アイドル状態の場合と同様にダ
イオードＱ6 もゼロバイアス状態となる。しかしなが
ら、アップ入力３６の論理レベルが１であれば、トラン
ジスタＱ2 がオフとなり、従って、トランジスタＱ10の
エミッタが電流ソースＩ1 からの電流の流れる方向と反
対であるため電流ソースＩ1 からダイオードＱ5へ電流
Ｉが流れ込む。これにより、トランジスタＱ10のエミッ
タの電圧レベルはＶC ＋ＶBEとなる。このように、トラ
ンジスタＱ10はゼロバイアス（つまりオフ）となり、こ
のためダイオードＱ5 へはほとんど電流が流れなくな
る。ダイオードＱ6 はオフであるため、大きさＩの出力
電流ＩO はダイオードＱ5 を介してループフィルター出
力３２へ流れ、ループフィルタ１２に供給される。電圧
レベル１のＶBEの方向を変えてダイオードＱ5 をオンに
するにはトランジスタＱ2のコレクタ電圧が必要であ
り、このコレクタ電圧によって出力電流ＩO が導通させ
ることができる。ポンプアップ状態では、ダイオードＱ
6 には電圧ＶC の逆バイアスがかけられているためダイ
オードＱ6 はオフのままである。
【００２３】次に図５を参照する。この図にはポンプダ
ウン状態でのチャージポンプ１８の動作が示されてい
る。このポンプダウン状態では、アップ入力３６の論理
レベルは０であり、ダウン入力４０の論理レベルは１で
ある。アップ＊３６の入力端での論理レベルは１である
ため、トランジスタＱ2 はオンとなり、電流シンクＩ2
は電流２Ｉの大きさで入力される（つまり、電流ソース
Ｉ1 がＩを、またＱ10がＩを出力する）。上記のアイド
ル状態の場合と同様にダイオードＱ5 はゼロフォワード
バイアス状態となる。ダウン＊入力４２の論理レベルが
０であるため、トランジスタＱ4 はオフのままとなり、
このため、電流シンクＩ4 に流入した電流はトランジス
タＱ3 を流れなくてはならない。電流ソースＩ3 からは
この大きさの半分の電流、つまり、Ｉが出力され、ダイ
オードＱ6 からは残りの電流つまりＩが出力され、電流
２Ｉが生成される。これはダイオードＱ7 がそのアノー
ドに電流を供給することができないためである。
ウン状態でのチャージポンプ１８の動作が示されてい
る。このポンプダウン状態では、アップ入力３６の論理
レベルは０であり、ダウン入力４０の論理レベルは１で
ある。アップ＊３６の入力端での論理レベルは１である
ため、トランジスタＱ2 はオンとなり、電流シンクＩ2
は電流２Ｉの大きさで入力される（つまり、電流ソース
Ｉ1 がＩを、またＱ10がＩを出力する）。上記のアイド
ル状態の場合と同様にダイオードＱ5 はゼロフォワード
バイアス状態となる。ダウン＊入力４２の論理レベルが
０であるため、トランジスタＱ4 はオフのままとなり、
このため、電流シンクＩ4 に流入した電流はトランジス
タＱ3 を流れなくてはならない。電流ソースＩ3 からは
この大きさの半分の電流、つまり、Ｉが出力され、ダイ
オードＱ6 からは残りの電流つまりＩが出力され、電流
２Ｉが生成される。これはダイオードＱ7 がそのアノー
ドに電流を供給することができないためである。
【００２４】図５において、ダイオードＱ6 がオンにな
るとこのダイオードのエミッタの電圧はＶC −ＶBEとな
る。ここで、ＶBEはダイオード接続トランジスタＱ6 の
ベース・エミッタ結合の両端での電圧降下である。この
電圧によってダイオードＱ7には略ゼロのバイアスがか
かる。従って、ダイオードＱ7 はオフのままとなり、電
流を流す導通路がなくなる。ダイオードＱ5 がオフ、ま
た、ダイオードＱ6 がオンであるため、出力電流ＩO は
ダイオードＱ6 に流れ込み、この結果、負の出力電流−
ＩO がループフィルター１２に供給される。（上記ポン
プアップ状態でのトランジスタＱ2 の場合と同様に）Ｖ
BEの電圧でスルー(slew)してダイオードＱ6 を導通状態
にするにはトランジスタＱ3 のコレクタ電圧が必要であ
る。
るとこのダイオードのエミッタの電圧はＶC −ＶBEとな
る。ここで、ＶBEはダイオード接続トランジスタＱ6 の
ベース・エミッタ結合の両端での電圧降下である。この
電圧によってダイオードＱ7には略ゼロのバイアスがか
かる。従って、ダイオードＱ7 はオフのままとなり、電
流を流す導通路がなくなる。ダイオードＱ5 がオフ、ま
た、ダイオードＱ6 がオンであるため、出力電流ＩO は
ダイオードＱ6 に流れ込み、この結果、負の出力電流−
ＩO がループフィルター１２に供給される。（上記ポン
プアップ状態でのトランジスタＱ2 の場合と同様に）Ｖ
BEの電圧でスルー(slew)してダイオードＱ6 を導通状態
にするにはトランジスタＱ3 のコレクタ電圧が必要であ
る。
【００２５】トランジスタＱ2 とＱ3 の各コレクタの接
点をチャージするのに利用できるネット電流(net curre
nt) は電流Ｉである。従って、アップおよびダウンパル
スの両方に対して対称応答を維持するためには、これら
の接点での寄生負荷はいずれの接点の場合も略同じでな
くてはならない。図５において、トランジスタＱ2 のコ
レクタ接点には、コレクタ２個（Ｑ2 とＱ5 の）、エミ
ッタ１個（Ｑ10の）、大きさＩの電流を出力する電流ソ
ース１個（Ｉ1 ）が接続されている。トランジスタＱ3
のコレクタ接点には、コレクタ２個（Ｑ3 とＱ7 の）、
エミッタ１個（Ｑ6 の）、電流ソース１個（Ｉ3 ）が接
続されている。
点をチャージするのに利用できるネット電流(net curre
nt) は電流Ｉである。従って、アップおよびダウンパル
スの両方に対して対称応答を維持するためには、これら
の接点での寄生負荷はいずれの接点の場合も略同じでな
くてはならない。図５において、トランジスタＱ2 のコ
レクタ接点には、コレクタ２個（Ｑ2 とＱ5 の）、エミ
ッタ１個（Ｑ10の）、大きさＩの電流を出力する電流ソ
ース１個（Ｉ1 ）が接続されている。トランジスタＱ3
のコレクタ接点には、コレクタ２個（Ｑ3 とＱ7 の）、
エミッタ１個（Ｑ6 の）、電流ソース１個（Ｉ3 ）が接
続されている。
【００２６】図６は、アップおよびダウンパルスが共に
ハイの時の状態を示している。この状態は「交番アイド
ル（ＡＬＴ ＩＤＬＥ）」（ａｌｔｅｒｎａｔｅ ｉｄ
ｌｅ）と称している。論理パルスは両方とも能動ハイ(a
ctive high) の状態であるが、チャージポンプは電流Ｉ
O を出力しない。この状態は位相／周波数検出器が一定
のインプリメンテーションにある場合にだけ発生するも
のであり、出力リーク動作の点では上述した本当のアイ
ドル状態（アップ＝ダウン＝０）ほど重要ではない。交
番アイドル状態では、出力電流ＩO はダイオードＱ5 と
Ｑ6 の中を流れる電流の差分であり、従って、出力電流
ＩO は上記のアイドル状態ほど低くはならない。しかし
ながら、このリーク電流が問題になるような分野はほと
んどない。
ハイの時の状態を示している。この状態は「交番アイド
ル（ＡＬＴ ＩＤＬＥ）」（ａｌｔｅｒｎａｔｅ ｉｄ
ｌｅ）と称している。論理パルスは両方とも能動ハイ(a
ctive high) の状態であるが、チャージポンプは電流Ｉ
O を出力しない。この状態は位相／周波数検出器が一定
のインプリメンテーションにある場合にだけ発生するも
のであり、出力リーク動作の点では上述した本当のアイ
ドル状態（アップ＝ダウン＝０）ほど重要ではない。交
番アイドル状態では、出力電流ＩO はダイオードＱ5 と
Ｑ6 の中を流れる電流の差分であり、従って、出力電流
ＩO は上記のアイドル状態ほど低くはならない。しかし
ながら、このリーク電流が問題になるような分野はほと
んどない。
【図１】本発明のチャージポンプを利用した従来のＰＬ
Ｌループを示す回路図
Ｌループを示す回路図
【図２】全てＮＰＮで構成した高速低ドリフトの本発明
に係るチャージポンプの回路図
に係るチャージポンプの回路図
【図３】アイドル状態でのチャージポンプの動作を示す
回路図
回路図
【図４】ポンプアップ状態でのチャージポンプの動作を
示す回路図
示す回路図
【図５】ポンプダウン状態でのチャージポンプの動作を
示す回路図
示す回路図
【図６】交番アイドル状態(alternate idle state)での
チャージポンプの動作を示す回路図
チャージポンプの動作を示す回路図
１０ 位相検出器 １２ ループフィルター １４ 増幅器 １６ ＶＣＯ １８ チャージポンプ ２０ アップ論理パルス入力段 ２２ ダウン論理パルス入力段 ２４ 整流段 ２６ バッファー段 ２８ クランプ回路 ３０ 電流駆動段 ３２ ループフィルター出力端子 ３４ ＶＣＯ入力端子
Claims (10)
- 【請求項１】 （ａ）出力端と第１の二値論理パルスに
応じて該出力端に第一電流成分を生成する手段を有し、
前記第１の二値論理パルスを入力するための第一入力段
と、 （ｂ）出力端と第２の二値論理パルスに応じて該出力端
に第二電流を生成する手段とを有し、前記第２の二値論
理パルスを入力するための第二入力段と、 （ｃ）前記第一入力段の前記出力端に接続され、第三電
流成分の生成および制御を行う電流駆動手段と、 （ｄ）相互に接続され、また、前記第一入力段の前記出
力端と前記第二入力段の前記出力端に接続された第一お
よび第二スィッチで構成され、前記第一、第二、第三電
流成分から出力電流を生成するものであり、前記出力電
流を出力する前記スィッチに接続された出力ポートと、
前記出力電流の流れを制御するため前記スィッチを動作
する手段を備えている整流手段とから構成されているこ
とを特徴とする極性を正および負に自在に切り換えるこ
とができる出力電流に二値論理パルスを変換する変換す
る装置。 - 【請求項２】 前記整流手段は前記第一および第二スィ
ッチの両端の電圧スィング(voltage swing) を制限する
クランプ手段を備えており、当該クランプ手段は前記第
二入力段の前記出力端および前記電流駆動手段に接続さ
れていることを特徴とする請求項１記載の変換装置。 - 【請求項３】 前記第一入力段は差動スィッチ手段から
構成されており、該スィッチ手段は前記第一の二値論理
パルスが入力される第一入力ポート、前記第一の論理パ
ルスの補数(complement)が入力される第二入力ポート、
制御ポート、前記第一入力段の前記出力端を構成すると
共に前記第一スィッチに接続されている出力ポートを備
えていることを特徴とする請求項２記載の変換装置。 - 【請求項４】 前記第二入力段は差動スィッチ手段で構
成されており、該スィッチ手段は前記第二の論理パルス
が入力される第一入力ポート、前記第二論理パルスの補
数が入力される第二入力ポート、制御ポート、前記第二
入力段の前記出力端を構成すると共に前記第二スィッチ
に接続された入力ポートを備えていることを特徴とする
請求項２記載の変換装置。 - 【請求項５】 前記クランプ手段はカレントミラー手段
で構成されており、該カレントミラー手段は第一および
第二入力ポートと制御ポートを具備しており、前記第一
入力ポートは前記第二入力段の前記出力端および前記第
二スィッチに接続され、また、前記第二入力ポートは前
記電流駆動手段と電圧制御入力ポートに接続されている
ことを特徴とする請求項２記載の変換装置。 - 【請求項６】 前記カレントミラー手段は第一および第
二トランジスタ、電流シンク、バッファーから構成され
ており、前記第一および第二トランジスタはコレクタ、
ベース、エミッタを備えており、また、前記第一トラン
ジスタの前記コレクタおよび前記ベースは前記第二スィ
ッチと前記第二入力段に接続されており、さらに、前記
第一および第二トランジスタの前記エミッタは前記電流
シンクに接続されており、また、前記第二トランジスタ
の前記ベースは前記バッファーに接続されている、従っ
て、前記クランプ手段は前記装置の前記出力ポートの電
圧レベルを参照しており、このため前記第一および第二
ダイオードの両端の前記電圧スィングが制限されている
ことを特徴とする請求項５記載の変換装置。 - 【請求項７】 前記第一入力段は電流ソースから、ま
た、前記差動スィッチ手段は第一および第二トランジス
タ、電流シンクから構成されており、前記第一および第
二トランジスタはそれぞれコレクタ出力端、ベース入力
端、エミッタ出力端を具備しており、前記第一および第
二トランジスタの前記エミッタ出力は相互に接続される
と共に前記電流シンクにも接続されており、前記第二ト
ランジスタの前記コレクタは前記電流ソースに接続され
て前記第一電流成分用前記出力を生成し、前記第一およ
び第二トランジスタの前記ベース入力端は前記第一の二
値論理パルスが入力される前記第一および第二入力ポー
トとしてそれぞれ機能することを特徴とする請求項３記
載の変換装置。 - 【請求項８】 ループフィルター段へ接続する手段をさ
らに具備しており、該ループフィルター段はＰＬＬ回路
の一部であって前記出力電流を電圧信号に変換する手段
を有していることを特徴とする請求項１、２、３、４の
うちいずれか一項記載の変換装置。 - 【請求項９】 前記変換手段は積分コンデンサから構成
されており、該積分コンデンサは前記出力ポートに接続
され、また、前記出力電流に応じて前記電圧信号を出力
することを特徴とする請求項８記載の変換装置。 - 【請求項１０】 （ａ）出力端と第１の論理パルスに応
じて該出力端に第一電流成分を生成する手段を有し、前
記第１論理パルス入力を入力するための第一入力段と、 （ｂ）出力端と第２の論理パルスに応じて該出力端に第
二電流を生成する手段とを有し、前記第２論理パルスを
入力するための第二入力段と、 （ｃ）前記第一入力段の前記第一出力端に接続されてお
り、第三電流成分の生成および制御を行う電流駆動手段
と、 （ｄ）相互に接続され、また、前記第一入力段の前記出
力端と前記第二入力段の前記出力端に接続された第一お
よび第二スィッチで構成され、前記第一、第二、第三電
流成分から出力電流を生成するものであり、前記出力電
流を出力する前記スィッチに接続された出力ポートと、
前記出力電流の流れとその方向を制御するため前記スィ
ッチを動作する手段を備えている整流手段とから構成さ
れていることを特徴とするチャージポンプに接続された
積分器を備えたループフィルターからなるＰＬＬ回路の
位相検出手段内での積分に適したチャージポンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US006396 | 1993-01-21 | ||
| US08/006,396 US5359299A (en) | 1993-01-21 | 1993-01-21 | High speed and low drift charge pump circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07177026A true JPH07177026A (ja) | 1995-07-14 |
| JP2983823B2 JP2983823B2 (ja) | 1999-11-29 |
Family
ID=21720660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6005458A Expired - Fee Related JP2983823B2 (ja) | 1993-01-21 | 1994-01-21 | 高速低ドリフトチャージポンプ回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5359299A (ja) |
| EP (1) | EP0608151B1 (ja) |
| JP (1) | JP2983823B2 (ja) |
| AT (1) | ATE192613T1 (ja) |
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