JPH07176984A - 電子減衰回路 - Google Patents
電子減衰回路Info
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- JPH07176984A JPH07176984A JP31824693A JP31824693A JPH07176984A JP H07176984 A JPH07176984 A JP H07176984A JP 31824693 A JP31824693 A JP 31824693A JP 31824693 A JP31824693 A JP 31824693A JP H07176984 A JPH07176984 A JP H07176984A
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Abstract
(57)【要約】
【目的】 １５ｄＢ以上減衰させることができ、なおか
つ、どの減衰量においても入力インピーダンスを５０Ω
に整合させることができる電子減衰回路を提供する。 【構成】 ３個のＰＩＮダイオード６、８、９のカソー
ドを共通接続したＴ型回路とＡＧＣ制御端子を入力とす
る２個のＰＮＰトランジスタ２０、２１で構成した差動
増幅器からなり、入出力側のＰＩＮダイオードのアノー
ドを抵抗３、１１を経てトランジスタ２０に接続し、接
地側のＰＩＮダイオード８のアノードを抵抗１９を経て
トランジスタに接続され、ＰＩＮダイオード６と並列に
接続された抵抗４がインピーダンス整合の効果を果た
す。
つ、どの減衰量においても入力インピーダンスを５０Ω
に整合させることができる電子減衰回路を提供する。 【構成】 ３個のＰＩＮダイオード６、８、９のカソー
ドを共通接続したＴ型回路とＡＧＣ制御端子を入力とす
る２個のＰＮＰトランジスタ２０、２１で構成した差動
増幅器からなり、入出力側のＰＩＮダイオードのアノー
ドを抵抗３、１１を経てトランジスタ２０に接続し、接
地側のＰＩＮダイオード８のアノードを抵抗１９を経て
トランジスタに接続され、ＰＩＮダイオード６と並列に
接続された抵抗４がインピーダンス整合の効果を果た
す。
Description
【０００１】
【産業上の利用分野】本考案は、ＰＩＮダイオードを用
いた、電子減衰回路、特に、ＢＳ及びＣＳ放送受信機の
第１中間周波数帯高周波信号の減衰制御に好適な電子減
衰回路に関する。
いた、電子減衰回路、特に、ＢＳ及びＣＳ放送受信機の
第１中間周波数帯高周波信号の減衰制御に好適な電子減
衰回路に関する。
【０００２】
【従来の技術】ＢＳチューナおよびＣＳチューナにおい
ては、入力レベルが、−２８ｄＢｍから−６１ｄＢｍま
でと広範囲にわたって、変動するため、増幅器等の非線
形素子の歪むのを防止するため、利得制御回路が用いら
れている。以下、図面を参照しながら従来のＰＩＮダイ
オードを用いた電子減衰回路について説明する。図４
は、従来のＰＩＮダイオードを用いた電子減衰回路の回
路図である。
ては、入力レベルが、−２８ｄＢｍから−６１ｄＢｍま
でと広範囲にわたって、変動するため、増幅器等の非線
形素子の歪むのを防止するため、利得制御回路が用いら
れている。以下、図面を参照しながら従来のＰＩＮダイ
オードを用いた電子減衰回路について説明する。図４
は、従来のＰＩＮダイオードを用いた電子減衰回路の回
路図である。
【０００３】図４において、２２は、入力端子である。
２３、２９は、コンデンサーである。２５、２７は、Ｐ
ＩＮダイオードである。２４、２６、２８、３２、３
５、３６は、抵抗である。３０は、出力端子である。３
４は、電源である。３１は、ＡＧＣ端子である。３３
は、ＰＮＰトランジスタである。
２３、２９は、コンデンサーである。２５、２７は、Ｐ
ＩＮダイオードである。２４、２６、２８、３２、３
５、３６は、抵抗である。３０は、出力端子である。３
４は、電源である。３１は、ＡＧＣ端子である。３３
は、ＰＮＰトランジスタである。
【０００４】図５は、従来のＰＩＮダイオードを用い
た、電子減衰回路のＳパラメーターＳ２１とＳ１１の周
波数特性を示す図である。図５に於て、Ａの状態はゲイ
ン最大の状態を、またＢの状態はゲイン最小の状態を示
す。
た、電子減衰回路のＳパラメーターＳ２１とＳ１１の周
波数特性を示す図である。図５に於て、Ａの状態はゲイ
ン最大の状態を、またＢの状態はゲイン最小の状態を示
す。
【０００５】尚、Ｓ２１は出力端を整合させたときの順
方向伝達係数で、その値は負に大きい程、減衰量が大き
いことを示す。又、Ｓ１１は出力端を整合させたときの
入力端に於ける進行波と反射波の比即ちリターンロス
で、その値は負に大きい程入力端の整合が良いことを示
す。また、Ｓ１１は整合条件として−１０ｄＢ以上であ
ることが要求される。
方向伝達係数で、その値は負に大きい程、減衰量が大き
いことを示す。又、Ｓ１１は出力端を整合させたときの
入力端に於ける進行波と反射波の比即ちリターンロス
で、その値は負に大きい程入力端の整合が良いことを示
す。また、Ｓ１１は整合条件として−１０ｄＢ以上であ
ることが要求される。
【０００６】図４の如く構成された電子減衰回路の動作
について図４、図５を用いて説明する。まずＡＧＣ制御
端子３１に、ローレベルが入力された場合、トランジス
タ３３はオンする。トランジスタ３３がオンすると、Ｐ
ＩＮダイオード２５、２７に電流が流れ、ＰＩＮダイオ
ード２５、２７はオンし、Ｓ２１は、あまり減衰しない
状態つまりロスの少ない状態になる。つまり図５のＡの
状態になる。
について図４、図５を用いて説明する。まずＡＧＣ制御
端子３１に、ローレベルが入力された場合、トランジス
タ３３はオンする。トランジスタ３３がオンすると、Ｐ
ＩＮダイオード２５、２７に電流が流れ、ＰＩＮダイオ
ード２５、２７はオンし、Ｓ２１は、あまり減衰しない
状態つまりロスの少ない状態になる。つまり図５のＡの
状態になる。
【０００７】次に、ＡＧＣ制御端子にハイレベルが入力
された場合、トランジスタ３３はオフする。トランジス
タ３３がオフすると、ＰＩＮダイオード２５、２７には
電流が流れず、ＰＩＮダイオード２５、２７はオフし、
Ｓ２１は、減衰していく状態になる。つまり図５のＢの
状態になる。このように、ＢＳチューナ及びＣＳチュー
ナに入力される、入力レベルに応じてＡＧＣ制御端子３
１に、適当な、電圧が入力されて利得が制御される。
された場合、トランジスタ３３はオフする。トランジス
タ３３がオフすると、ＰＩＮダイオード２５、２７には
電流が流れず、ＰＩＮダイオード２５、２７はオフし、
Ｓ２１は、減衰していく状態になる。つまり図５のＢの
状態になる。このように、ＢＳチューナ及びＣＳチュー
ナに入力される、入力レベルに応じてＡＧＣ制御端子３
１に、適当な、電圧が入力されて利得が制御される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
構成では、ＡＧＣ制御端子に、ローレベルが入力された
場合、ＰＩＮダイオードに電流が流れ、ＰＩＮダイオー
ドはオンする。ＰＩＮダイオードはオンすると、Ｓ２１
が、図５のＡの状態の時には、Ｓ１１即ちリターンロス
が−１０ｄＢ以上つまり５０Ωに整合された状態である
が、ハイレベルが入力された場合、ＰＩＮダイオードに
は電流が流れず、ＰＩＮダイオードはオフする。ＰＩＮ
ダイオードはオフすると、ＰＩＮダイオードはオープン
状態になり、Ｓ２１が図５のＢの状態の時には、Ｓ１１
は小さく、５０Ωに整合されてない状態になるため、電
子減衰回路の前段にある回路動作が、不安定になる。
構成では、ＡＧＣ制御端子に、ローレベルが入力された
場合、ＰＩＮダイオードに電流が流れ、ＰＩＮダイオー
ドはオンする。ＰＩＮダイオードはオンすると、Ｓ２１
が、図５のＡの状態の時には、Ｓ１１即ちリターンロス
が−１０ｄＢ以上つまり５０Ωに整合された状態である
が、ハイレベルが入力された場合、ＰＩＮダイオードに
は電流が流れず、ＰＩＮダイオードはオフする。ＰＩＮ
ダイオードはオフすると、ＰＩＮダイオードはオープン
状態になり、Ｓ２１が図５のＢの状態の時には、Ｓ１１
は小さく、５０Ωに整合されてない状態になるため、電
子減衰回路の前段にある回路動作が、不安定になる。
【０００９】本発明は上記課題に鑑み、どの減衰量にお
いてもＳ１１を大きくして５０Ωに整合させることがで
き、なおかつ、１５ｄＢ以上減衰させることができる電
子減衰回路を提供する。
いてもＳ１１を大きくして５０Ωに整合させることがで
き、なおかつ、１５ｄＢ以上減衰させることができる電
子減衰回路を提供する。
【００１０】
【課題を解決するための手段】上記課題を解決するため
の本発明の電子減衰回路は、入力端子に第１のコンデン
サーの一端を接続し、第１のコンデンサーの他端に第１
のＰＩＮダイオードのアノードを接続し、第１のＰＩＮ
ダイオードのカソードに第３のＰＩＮダイオードのカソ
ードを接続し、第１のＰＩＮダイオードのカソードに第
２のＰＩＮダイオードのカソードを接続し、第１のＰＩ
Ｎダイオードのカソードに第１の抵抗の一端を接続し、
第１の抵抗の他端を接地し、第１のＰＩＮダイオードの
アノードに第２の抵抗の一端を接続し、第２の抵抗の他
端に第２のコンデンサーの一端を接続し、第２のコンデ
ンサーの他端を第１のＰＩＮダイオードのカソードに接
続し、第３のＰＩＮダイオードのアノードに第３のコン
デンサーの一端を接続し、第３のコンデンサーの他端を
接地し、第２のＰＩＮダイオードのアノードに第４のコ
ンデンサーの一端を接続し、第４のコンデンサーの他端
を出力端子とする四端子回路と、第１と第２のＰＮＰト
ランジスタのエミッタ同士を接続し、その共通エミッタ
に第３の抵抗を介して電源と接続し、第２のトランジス
タのベースから第４の抵抗を介して電源と接続し、第２
のトランジスタのベースから第５の抵抗を介して接地
し、第１のトランジスタのベースから第６の抵抗を介し
てＡＧＣ電圧を供給し、また第１のトランジスタのコレ
クタから第７及び第８の抵抗を介して、第１のＰＩＮダ
イオードのアノードと第２のＰＩＮダイオードのアノー
ドへ制御電圧を供給し、また第２のトランジスタのコレ
クタから第９の抵抗を介して、第３のＰＩＮダイオード
のアノードと第３のコンデンサーの接続点へ制御電圧を
供給する制御電圧供給回路とからなる。
の本発明の電子減衰回路は、入力端子に第１のコンデン
サーの一端を接続し、第１のコンデンサーの他端に第１
のＰＩＮダイオードのアノードを接続し、第１のＰＩＮ
ダイオードのカソードに第３のＰＩＮダイオードのカソ
ードを接続し、第１のＰＩＮダイオードのカソードに第
２のＰＩＮダイオードのカソードを接続し、第１のＰＩ
Ｎダイオードのカソードに第１の抵抗の一端を接続し、
第１の抵抗の他端を接地し、第１のＰＩＮダイオードの
アノードに第２の抵抗の一端を接続し、第２の抵抗の他
端に第２のコンデンサーの一端を接続し、第２のコンデ
ンサーの他端を第１のＰＩＮダイオードのカソードに接
続し、第３のＰＩＮダイオードのアノードに第３のコン
デンサーの一端を接続し、第３のコンデンサーの他端を
接地し、第２のＰＩＮダイオードのアノードに第４のコ
ンデンサーの一端を接続し、第４のコンデンサーの他端
を出力端子とする四端子回路と、第１と第２のＰＮＰト
ランジスタのエミッタ同士を接続し、その共通エミッタ
に第３の抵抗を介して電源と接続し、第２のトランジス
タのベースから第４の抵抗を介して電源と接続し、第２
のトランジスタのベースから第５の抵抗を介して接地
し、第１のトランジスタのベースから第６の抵抗を介し
てＡＧＣ電圧を供給し、また第１のトランジスタのコレ
クタから第７及び第８の抵抗を介して、第１のＰＩＮダ
イオードのアノードと第２のＰＩＮダイオードのアノー
ドへ制御電圧を供給し、また第２のトランジスタのコレ
クタから第９の抵抗を介して、第３のＰＩＮダイオード
のアノードと第３のコンデンサーの接続点へ制御電圧を
供給する制御電圧供給回路とからなる。
【００１１】
【作用】本発明は上記した構成によって、ＢＳチューナ
およびＣＳチューナに低レベルの信号が入力された場
合、ＡＧＣ制御端子はローレベルになる。すると、信号
ラインとグランド間に挿入されているＰＩＮダイオード
を駆動するトランジスタはオフしてＰＩＮダイオードは
オープン状態になる。また信号ラインに挿入されている
ＰＩＮダイオードを駆動するトランジスタはオンしてＰ
ＩＮダイオードはショート状態になる。よって信号は減
衰せずに伝送される。またこの場合のＳ１１は、本発明
の電子減衰器の出力に接続されている素子のＳ１１に依
存する。
およびＣＳチューナに低レベルの信号が入力された場
合、ＡＧＣ制御端子はローレベルになる。すると、信号
ラインとグランド間に挿入されているＰＩＮダイオード
を駆動するトランジスタはオフしてＰＩＮダイオードは
オープン状態になる。また信号ラインに挿入されている
ＰＩＮダイオードを駆動するトランジスタはオンしてＰ
ＩＮダイオードはショート状態になる。よって信号は減
衰せずに伝送される。またこの場合のＳ１１は、本発明
の電子減衰器の出力に接続されている素子のＳ１１に依
存する。
【００１２】又、ＢＳチューナおよびＣＳチューナに強
レベルの信号が入力された場合、ＡＧＣ制御端子はハイ
レベルになる。すると信号ラインとグランド間に挿入さ
れているＰＩＮダイオードを駆動するトランジスタはオ
ンしてＰＩＮダイオードはショート状態になる。また信
号ラインに挿入されているＰＩＮダイオードを駆動する
トランジスタはオフしてＰＩＮダイオードはオープン状
態になる。よって信号は減衰されて伝送される。またこ
の本発明の電子減衰器が、減衰しているときにおけるＳ
１１は、入力側の信号ラインに挿入されているＰＩＮダ
イオードに並列に挿入されている抵抗値となる。よって
この抵抗値を５０Ωに近い抵抗値に選ぶと、どの減衰量
に対しても、ほぼ５０Ωに整合させることができる。
レベルの信号が入力された場合、ＡＧＣ制御端子はハイ
レベルになる。すると信号ラインとグランド間に挿入さ
れているＰＩＮダイオードを駆動するトランジスタはオ
ンしてＰＩＮダイオードはショート状態になる。また信
号ラインに挿入されているＰＩＮダイオードを駆動する
トランジスタはオフしてＰＩＮダイオードはオープン状
態になる。よって信号は減衰されて伝送される。またこ
の本発明の電子減衰器が、減衰しているときにおけるＳ
１１は、入力側の信号ラインに挿入されているＰＩＮダ
イオードに並列に挿入されている抵抗値となる。よって
この抵抗値を５０Ωに近い抵抗値に選ぶと、どの減衰量
に対しても、ほぼ５０Ωに整合させることができる。
【００１３】以上のように、ＢＳチューナおよびＣＳチ
ューナに入力される入力レベルにおおじて、利得が制御
され、またどの減衰量においてもＳ１１を５０Ωに整合
させることができる。
ューナに入力される入力レベルにおおじて、利得が制御
され、またどの減衰量においてもＳ１１を５０Ωに整合
させることができる。
【００１４】
【実施例】以下本発明の一実施例の電子減衰回路につい
て、図を参照しながら説明する。図１は、本発明のＰＩ
Ｎダイオードを用いた電子減衰回路の回路図である。
て、図を参照しながら説明する。図１は、本発明のＰＩ
Ｎダイオードを用いた電子減衰回路の回路図である。
【００１５】図１において、１は入力端子である。２、
５、１０、１２はコンデンサーである。６、８、９はＰ
ＩＮダイオードである。３、４、７、１１、１９、１
４、１６、１７は抵抗である。１３は出力端子である。
１５は電源である。１８はＡＧＣ端子である。２０、２
１はＰＮＰトランジスタである。
５、１０、１２はコンデンサーである。６、８、９はＰ
ＩＮダイオードである。３、４、７、１１、１９、１
４、１６、１７は抵抗である。１３は出力端子である。
１５は電源である。１８はＡＧＣ端子である。２０、２
１はＰＮＰトランジスタである。
【００１６】図２は、本発明のＰＩＮダイオードを用い
た、電子減衰回路のＳ２１とＳ１１の周波数特性を示す
図である。図２において、Ｃの状態はゲイン最大の状態
を示し、Ｄの状態はゲインがゲイン最大のときに比べ８
ｄＢ下がったときの状態を示す。図３は、本発明のＰＩ
Ｎダイオードを用いた、電子減衰回路のＳ２１とＳ１１
の周波数特性を示す図である。図３において、Ｅの状態
はゲインがゲイン最大のときに比べ１１ｄＢ下がったと
きの状態を示し、Ｆの状態はゲイン最小の状態を示す以
上の構成において、以下本発明の一実施例の電子減衰回
路について、図を参照しながら動作を説明する。ＢＳチ
ューナおよびＣＳチューナに低レベルの信号が入力され
た場合、ＡＧＣ制御端子１８にローレベルが入力され
る。すると信号ラインとグランド間に挿入されているＰ
ＩＮダイオード８を駆動するトランジスタ２１は、オフ
する。よってトランジスタ２１に電流が流れず、ＰＩＮ
ダイオード８はオープン状態になる。また信号ラインに
挿入されているＰＩＮダイオード６、９を駆動するトラ
ンジスタ２０は、オンする。よってトランジスタ２−に
電流が流れ、ＰＩＮダイオード６，９はショート状態に
なる。よって信号は減衰せずに伝送される。またこの場
合のＳ１１は、本発明の電子減衰器の出力に接続されて
いる素子のＳ１１に依存する。
た、電子減衰回路のＳ２１とＳ１１の周波数特性を示す
図である。図２において、Ｃの状態はゲイン最大の状態
を示し、Ｄの状態はゲインがゲイン最大のときに比べ８
ｄＢ下がったときの状態を示す。図３は、本発明のＰＩ
Ｎダイオードを用いた、電子減衰回路のＳ２１とＳ１１
の周波数特性を示す図である。図３において、Ｅの状態
はゲインがゲイン最大のときに比べ１１ｄＢ下がったと
きの状態を示し、Ｆの状態はゲイン最小の状態を示す以
上の構成において、以下本発明の一実施例の電子減衰回
路について、図を参照しながら動作を説明する。ＢＳチ
ューナおよびＣＳチューナに低レベルの信号が入力され
た場合、ＡＧＣ制御端子１８にローレベルが入力され
る。すると信号ラインとグランド間に挿入されているＰ
ＩＮダイオード８を駆動するトランジスタ２１は、オフ
する。よってトランジスタ２１に電流が流れず、ＰＩＮ
ダイオード８はオープン状態になる。また信号ラインに
挿入されているＰＩＮダイオード６、９を駆動するトラ
ンジスタ２０は、オンする。よってトランジスタ２−に
電流が流れ、ＰＩＮダイオード６，９はショート状態に
なる。よって信号は減衰せずに伝送される。またこの場
合のＳ１１は、本発明の電子減衰器の出力に接続されて
いる素子のＳ１１に依存する。
【００１７】またＢＳチューナおよびＣＳチューナに強
レベルの信号が入力された場合、ＡＧＣ制御端子１８に
ハイレベルが入力される。すると信号ラインとグランド
間に挿入されているＰＩＮダイオード８を駆動するトラ
ンジスタ２１は、オンする。よってトランジスタ２１に
電流が流れ、ＰＩＮダイオード８はショート状態にな
る。また信号ラインに挿入されているＰＩＮダイオード
６，９を駆動するトランジスタ２０は、オフする。よっ
てトランジスタ２０に電流が流れず、ＰＩＮダイオード
６、９はオープン状態になる。よって信号は減衰されて
伝送される。またこの本発明の電子減衰器が、減衰して
いるときにおけるＳ１１は、入力側のＰＩＮダイオード
６に並列に挿入されている抵抗４の抵抗値となる。よっ
てこの抵抗値を５０Ωに近い抵抗値に選んでやると、ど
の減衰量に対しても、ほぼ５０Ωに整合させることがで
きる。
レベルの信号が入力された場合、ＡＧＣ制御端子１８に
ハイレベルが入力される。すると信号ラインとグランド
間に挿入されているＰＩＮダイオード８を駆動するトラ
ンジスタ２１は、オンする。よってトランジスタ２１に
電流が流れ、ＰＩＮダイオード８はショート状態にな
る。また信号ラインに挿入されているＰＩＮダイオード
６，９を駆動するトランジスタ２０は、オフする。よっ
てトランジスタ２０に電流が流れず、ＰＩＮダイオード
６、９はオープン状態になる。よって信号は減衰されて
伝送される。またこの本発明の電子減衰器が、減衰して
いるときにおけるＳ１１は、入力側のＰＩＮダイオード
６に並列に挿入されている抵抗４の抵抗値となる。よっ
てこの抵抗値を５０Ωに近い抵抗値に選んでやると、ど
の減衰量に対しても、ほぼ５０Ωに整合させることがで
きる。
【００１８】以上のように、ＢＳチューナおよびＣＳチ
ューナに入力される入力レベルに応じて、図２，３に示
すように、言い換えればゲインが最大から最小のどの状
態においてもＢＳ及びＣＳの第１中間周波数帯高周波信
号を１５ｄＢ以上の利得制御することが可能である。ま
た、どの減衰量においてもＳ１１即ちリターンロスを１
０ｄＢ以上確保することができ、つまり５０Ωに整合さ
せることができる。
ューナに入力される入力レベルに応じて、図２，３に示
すように、言い換えればゲインが最大から最小のどの状
態においてもＢＳ及びＣＳの第１中間周波数帯高周波信
号を１５ｄＢ以上の利得制御することが可能である。ま
た、どの減衰量においてもＳ１１即ちリターンロスを１
０ｄＢ以上確保することができ、つまり５０Ωに整合さ
せることができる。
【００１９】そして整合用の抵抗を信号ラインとグラン
ド間ではなく、信号ラインに挿入しているので、伝送ロ
スを少なくすることができる。
ド間ではなく、信号ラインに挿入しているので、伝送ロ
スを少なくすることができる。
【００２０】
【発明の効果】以上のように本発明によれば、ＢＳチュ
ーナおよびＣＳチューナに入力される入力レベルに応じ
て、利得が制御され、またどの減衰量においてもＳ１１
を−１０ｄＢ以上確保でき、５０Ωに整合させることが
できる。
ーナおよびＣＳチューナに入力される入力レベルに応じ
て、利得が制御され、またどの減衰量においてもＳ１１
を−１０ｄＢ以上確保でき、５０Ωに整合させることが
できる。
【図１】本発明の一実施例における電子減衰回路の回路
図
図
【図２】本発明の一実施例における電子減衰回路のＳ２
１とＳ１１の周波数特性図
１とＳ１１の周波数特性図
【図３】本発明の一実施例における電子減衰回路のＳ２
１とＳ１１の周波数特性図
１とＳ１１の周波数特性図
【図４】従来の電子減衰回路の回路図を示す図
【図５】従来の電子減衰回路のＳ２１とＳ１１の周波数
特性図
特性図
１ 入力端子 ２、５、１０、１２ コンデンサー ６、８、９ ＰＩＮダイオード ３、４、７、１１、１４、１６、１７、１９ 抵抗 １３ 出力端子 １５ 電源 １８ ＡＧＣ端子 ２０、２１ ＰＮＰトランジスタ ２２ 入力端子 ２３、２９ コンデンサー ２５、２７ ＰＩＮダイオード ２６、２４、２８、３２、３５、３６ 抵抗 ３０ 出力端子 ３４ 電源 ３１ ＡＧＣ端子 ３３ ＰＮＰトランジスタ
Claims (1)
- 【請求項１】 入力端子に第１のコンデンサーの一端を
接続し、第１のコンデンサーの他端に第１のＰＩＮダイ
オードのアノードを接続し、第１のＰＩＮダイオードの
カソードに第２と第３のＰＩＮダイオードのカソードを
接続し、第１のＰＩＮダイオードのカソードに第１の抵
抗の一端を接続し、第１の抵抗の他端を接地し、第１の
ＰＩＮダイオードのアノードに第２の抵抗の一端を接続
し、第２の抵抗の他端に第２のコンデンサーの一端を接
続し、第２のコンデンサーの他端を第１のＰＩＮダイオ
ードのカソードに接続し、第３のＰＩＮダイオードのア
ノードに第３のコンデンサーの一端を接続し、第３のコ
ンデンサーの他端を接地し、第２のＰＩＮダイオードの
アノードに第４のコンデンサーの一端を接続し、第４の
コンデンサーの他端を出力端子とする四端子回路と、第
１と第２のＰＮＰトランジスタのエミッタ同士を接続
し、その共通エミッタに第３の抵抗を介して電源と接続
し、第２のトランジスタのベースから第４の抵抗を介し
て電源と接続し、第２のトランジスタのベースから第５
の抵抗を介して接地し、第１のトランジスタのベースか
ら第６の抵抗を介してＡＧＣ電圧を供給し、また第１の
トランジスタのコレクタから第７及び第８の抵抗を介し
て、第１のＰＩＮダイオードのアノードと第２のＰＩＮ
ダイオードのアノードへ制御電圧を供給し、また第２の
トランジスタのコレクタから第９の抵抗を介して、第３
のＰＩＮダイオードのアノードと第３のコンデンサーの
接続点へ制御電圧を供給する制御電圧供給回路とからな
ることを特徴とする電子減衰回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31824693A JPH07176984A (ja) | 1993-12-17 | 1993-12-17 | 電子減衰回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31824693A JPH07176984A (ja) | 1993-12-17 | 1993-12-17 | 電子減衰回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176984A true JPH07176984A (ja) | 1995-07-14 |
Family
ID=18097071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31824693A Pending JPH07176984A (ja) | 1993-12-17 | 1993-12-17 | 電子減衰回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176984A (ja) |
-
1993
- 1993-12-17 JP JP31824693A patent/JPH07176984A/ja active Pending
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