JPH07176982A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07176982A JPH07176982A JP31714293A JP31714293A JPH07176982A JP H07176982 A JPH07176982 A JP H07176982A JP 31714293 A JP31714293 A JP 31714293A JP 31714293 A JP31714293 A JP 31714293A JP H07176982 A JPH07176982 A JP H07176982A
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Abstract
(57)【要約】
【目的】 本発明は半導体集積回路に関し、フィルタ回
路及び増幅回路等の伝送回路の入出力特性を外付け回路
の必要なく高精度に設定することを目的とする。 【構成】 信号源（１０）は、周波数又はデューティ比
を可変して基準パルス信号を発生し、基準回路（１２）
は、基準パルス信号を供給されて伝送する。スイッチ
（ＳＷ１）は、基準回路の伝送信号を基準パルス信号の
周波数又はデューティ比に対応した期間だけ取り出す。
ピークホールド回路（１４，１６）は、スイッチで取り
出された基準回路の伝送信号のピークホールドを行な
う。制御回路（１７）は、ピークホールド回路の出力電
圧に基づく制御信号を生成して基準回路及び基準回路と
同一構成の伝送回路（１８）の入出力特性を設定制御す
る。
路及び増幅回路等の伝送回路の入出力特性を外付け回路
の必要なく高精度に設定することを目的とする。 【構成】 信号源（１０）は、周波数又はデューティ比
を可変して基準パルス信号を発生し、基準回路（１２）
は、基準パルス信号を供給されて伝送する。スイッチ
（ＳＷ１）は、基準回路の伝送信号を基準パルス信号の
周波数又はデューティ比に対応した期間だけ取り出す。
ピークホールド回路（１４，１６）は、スイッチで取り
出された基準回路の伝送信号のピークホールドを行な
う。制御回路（１７）は、ピークホールド回路の出力電
圧に基づく制御信号を生成して基準回路及び基準回路と
同一構成の伝送回路（１８）の入出力特性を設定制御す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
フィルタ回路又は増幅回路の如く入出力特性を持つ回路
を内蔵する半導体集積回路に関する。
フィルタ回路又は増幅回路の如く入出力特性を持つ回路
を内蔵する半導体集積回路に関する。
【０００２】
【従来の技術】一般に、半導体集積回路はフィルタ回路
又は増幅回路を内蔵するものが多い。従来、半導体集積
回路に内蔵されるフィルタ回路はその周波数特性を静電
容量値と抵抗値とによって決定されている。また増幅回
路のカットオフ周波数は物理的な限界及び増幅回路の動
作電流により決定されている。
又は増幅回路を内蔵するものが多い。従来、半導体集積
回路に内蔵されるフィルタ回路はその周波数特性を静電
容量値と抵抗値とによって決定されている。また増幅回
路のカットオフ周波数は物理的な限界及び増幅回路の動
作電流により決定されている。
【０００３】
【発明が解決しようとする課題】フィルタ回路のカット
オフ周波数特性を決定する容量値及び抵抗値は製造過程
において数十％のバラツキ誤差を生じる。このため、集
積回路内蔵のフィルタ回路では所望の周波数特性を高精
度に得ることができず、高精度とするにはコンデンサ及
び抵抗を集積回路に外付けしなければならなかった。ま
た、増幅回路のカットオフ周波数を高精度に設計するこ
とは困難であり、カットオフ周波数が所望の周波数を必
ず越えるような値の動作電流を設定しなければならない
という問題があった。
オフ周波数特性を決定する容量値及び抵抗値は製造過程
において数十％のバラツキ誤差を生じる。このため、集
積回路内蔵のフィルタ回路では所望の周波数特性を高精
度に得ることができず、高精度とするにはコンデンサ及
び抵抗を集積回路に外付けしなければならなかった。ま
た、増幅回路のカットオフ周波数を高精度に設計するこ
とは困難であり、カットオフ周波数が所望の周波数を必
ず越えるような値の動作電流を設定しなければならない
という問題があった。
【０００４】本発明は上記の点に鑑みなされたもので、
フィルタ回路及び増幅回路等の伝送回路の周波数特性を
外付け回路の必要なく高精度に設定する半導体集積回路
を提供することを目的とする。
フィルタ回路及び増幅回路等の伝送回路の周波数特性を
外付け回路の必要なく高精度に設定する半導体集積回路
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導集積回路
は、周波数又はデューティ比を可変して基準パルス信号
を発生する信号源と、入出力特性が制御信号に応じて可
変され、上記基準パルス信号を供給されて伝送する基準
回路と、基準回路の伝送信号を上記基準パルス信号の周
波数又はデューティ比に対応した期間だけ取り出すスイ
ッチと、上記スイッチで取り出された上記基準回路の伝
送信号のピークホールドを行なうピークホールド回路
と、上記ピークホールド回路の出力電圧に基づく制御信
号を生成して上記基準回路及び基準回路と同一構成の伝
送回路に供給して、上記基準回路及び伝送回路の入出力
特性を設定制御する制御回路とを有する。
は、周波数又はデューティ比を可変して基準パルス信号
を発生する信号源と、入出力特性が制御信号に応じて可
変され、上記基準パルス信号を供給されて伝送する基準
回路と、基準回路の伝送信号を上記基準パルス信号の周
波数又はデューティ比に対応した期間だけ取り出すスイ
ッチと、上記スイッチで取り出された上記基準回路の伝
送信号のピークホールドを行なうピークホールド回路
と、上記ピークホールド回路の出力電圧に基づく制御信
号を生成して上記基準回路及び基準回路と同一構成の伝
送回路に供給して、上記基準回路及び伝送回路の入出力
特性を設定制御する制御回路とを有する。
【０００６】
【作用】本発明においては、基準パルス信号の周波数又
はデューティ比を可変して基準回路の伝送信号のピーク
ホールド電圧を可変し、このピークホールド電圧に基づ
く制御信号で基準回路及び伝送回路の入出力特性を制定
制御することにより、フィルタ回路及び増幅回路等の伝
送回路の入出力特性を外付け回路の必要なく高精度に設
定する半導体集積回路を提供することを目的とする。
はデューティ比を可変して基準回路の伝送信号のピーク
ホールド電圧を可変し、このピークホールド電圧に基づ
く制御信号で基準回路及び伝送回路の入出力特性を制定
制御することにより、フィルタ回路及び増幅回路等の伝
送回路の入出力特性を外付け回路の必要なく高精度に設
定する半導体集積回路を提供することを目的とする。
【０００７】
【実施例】図１は本発明回路の第１実施例の回路構成図
を示す。同図中、信号源１０は図２（Ａ）に示す如き所
定周波数の基準パルス信号ａを発生する。この基準パル
ス信号はバッファ１１を通してフィルタ回路１２に供給
される。
を示す。同図中、信号源１０は図２（Ａ）に示す如き所
定周波数の基準パルス信号ａを発生する。この基準パル
ス信号はバッファ１１を通してフィルタ回路１２に供給
される。
【０００８】フィルタ回路１２は可変抵抗ＲＶとコンデ
ンサＣ１とから構成された低域フィルタであり、基準パ
ルス信号ａを積分し、図２（Ｂ）に示す積分信号ｂをピ
ーク検出器１４に供給する。上記の可変抵抗ＲＶは拡散
抵抗の素子形成領域に印加する電圧ＶＧに略比例して抵
抗値が増加するピンチ抵抗、又は電圧ＶＧによって抵抗
値を制御できる接合形ＦＥＴ等で構成されている。
ンサＣ１とから構成された低域フィルタであり、基準パ
ルス信号ａを積分し、図２（Ｂ）に示す積分信号ｂをピ
ーク検出器１４に供給する。上記の可変抵抗ＲＶは拡散
抵抗の素子形成領域に印加する電圧ＶＧに略比例して抵
抗値が増加するピンチ抵抗、又は電圧ＶＧによって抵抗
値を制御できる接合形ＦＥＴ等で構成されている。
【０００９】ピーク検出器１４は積分信号ｂのピーク検
出を行なって図２（Ｃ）に示すピーク検出信号ｃをスイ
ッチＳＷ１に供給する。スイッチＳＷ１はバッファ１５
を通して基準パルス信号ａを供給されており、パルス信
号ａのローレベル期間に導通してピーク検出信号をサン
プルホールド回路１６に供給し、ハイレベル期間に遮断
する。
出を行なって図２（Ｃ）に示すピーク検出信号ｃをスイ
ッチＳＷ１に供給する。スイッチＳＷ１はバッファ１５
を通して基準パルス信号ａを供給されており、パルス信
号ａのローレベル期間に導通してピーク検出信号をサン
プルホールド回路１６に供給し、ハイレベル期間に遮断
する。
【００１０】サンプリングホールド回路１６はスイッチ
ＳＷ１の導通時のピーク検出信号ｃをコンデンサＣ２に
充電してホールドし図２（Ｄ）に示すホールド信号ｄを
出力する。なお、サンプリングホールド回路１６はコン
デンサＣ２と抵抗Ｒ２との時定数でホールド電圧が減少
する。このホールド信号は差動増幅器１７の反転入力端
子に供給される。差動増幅器１７の非反転入力端子には
電源電圧ＶＣＣを抵抗Ｒ４，Ｒ５で分圧した基準電圧Ｖ
Ｎが供給されている。これにより差動増幅器１７は図２
（Ｅ）に示す如き制御信号ｅを生成してフィルタ回路１
２及び１８に供給する。フィルタ回路１８は交流信号源
２０よりの信号の周波数制限を行ない、端子１８より集
積回路内の次段回路へ供給するもので、フィルタ回路１
２と同様に可変抵抗及びコンデンサで構成されている。
ＳＷ１の導通時のピーク検出信号ｃをコンデンサＣ２に
充電してホールドし図２（Ｄ）に示すホールド信号ｄを
出力する。なお、サンプリングホールド回路１６はコン
デンサＣ２と抵抗Ｒ２との時定数でホールド電圧が減少
する。このホールド信号は差動増幅器１７の反転入力端
子に供給される。差動増幅器１７の非反転入力端子には
電源電圧ＶＣＣを抵抗Ｒ４，Ｒ５で分圧した基準電圧Ｖ
Ｎが供給されている。これにより差動増幅器１７は図２
（Ｅ）に示す如き制御信号ｅを生成してフィルタ回路１
２及び１８に供給する。フィルタ回路１８は交流信号源
２０よりの信号の周波数制限を行ない、端子１８より集
積回路内の次段回路へ供給するもので、フィルタ回路１
２と同様に可変抵抗及びコンデンサで構成されている。
【００１１】ここで、ホールド信号ｄの電圧が基準電圧
ＶＮより上昇すると、制御信号ｅは負となるため、フィ
ルタ回路１２の抵抗Ｒ１Ａ，Ｒ１Ｂで電源電圧ＶＣＣと
制御信号ｅの電圧とを分圧した制御電圧ＶＧは低下し、
フィルタ回路１２の可変抵抗ＲＶの抵抗値は減少し、時
定数τ（＝Ｃ１×ＲＶ）は小さくなる。逆に、ホールド
信号ｄの電圧が基準電圧ＶＮより低下すると制御信号ｅ
は正となり、制御電圧ＶＧは上昇し、可変抵抗ＲＶの抵
抗値が増加して時定数τは大きくなる。これはフィルタ
回路１８についても同一である。
ＶＮより上昇すると、制御信号ｅは負となるため、フィ
ルタ回路１２の抵抗Ｒ１Ａ，Ｒ１Ｂで電源電圧ＶＣＣと
制御信号ｅの電圧とを分圧した制御電圧ＶＧは低下し、
フィルタ回路１２の可変抵抗ＲＶの抵抗値は減少し、時
定数τ（＝Ｃ１×ＲＶ）は小さくなる。逆に、ホールド
信号ｄの電圧が基準電圧ＶＮより低下すると制御信号ｅ
は正となり、制御電圧ＶＧは上昇し、可変抵抗ＲＶの抵
抗値が増加して時定数τは大きくなる。これはフィルタ
回路１８についても同一である。
【００１２】ここで、基準パルス信号ａのデューティ比
を０から増大させてハイレベル期間を増大させると、ピ
ーク検出信号ｃの電圧は増大する。ただし、デューティ
比が大きくなるにつれて信号ｃの増大率は小さくなる。
つまり、デューティ比を任意に選択することによって、
フィルタ回路１２，１８夫々の時定数つまり周波数特性
を可変調整することができる。また、基準パルス信号ａ
のデューティ比を一定としてその周波数を低下させるこ
とにより基準パルス信号ｃのハイレベル期間を増大させ
ても同様にピーク検出信号ｃの電圧は増大し、周波数を
任意に選択することによってフィルタ回路１２，１８夫
々の時定数つまり周波数特性を可変調整することができ
る。
を０から増大させてハイレベル期間を増大させると、ピ
ーク検出信号ｃの電圧は増大する。ただし、デューティ
比が大きくなるにつれて信号ｃの増大率は小さくなる。
つまり、デューティ比を任意に選択することによって、
フィルタ回路１２，１８夫々の時定数つまり周波数特性
を可変調整することができる。また、基準パルス信号ａ
のデューティ比を一定としてその周波数を低下させるこ
とにより基準パルス信号ｃのハイレベル期間を増大させ
ても同様にピーク検出信号ｃの電圧は増大し、周波数を
任意に選択することによってフィルタ回路１２，１８夫
々の時定数つまり周波数特性を可変調整することができ
る。
【００１３】ところで、信号源１０で基準パルス信号ａ
の周波数を可変する際に、デューティ比を一定とするこ
とは、なかなか困難である。この点を解決するのが次の
第２実施例である。
の周波数を可変する際に、デューティ比を一定とするこ
とは、なかなか困難である。この点を解決するのが次の
第２実施例である。
【００１４】図３は本発明回路の第２実施例の回路構成
図を示す。同図中、図１と同一部分には同一符号を付
し、その説明を省略する。図３において、信号源２５は
図４（Ａ）に示す如き所定周波数のパルス信号ａを発生
する。このパルス信号ａはトリガ形フリップフロップ２
６で１／２分周され図４（Ｃ）に示す基準パルス信号ｃ
とされてバッファ１１，１５及びノア回路２７に供給さ
れる。
図を示す。同図中、図１と同一部分には同一符号を付
し、その説明を省略する。図３において、信号源２５は
図４（Ａ）に示す如き所定周波数のパルス信号ａを発生
する。このパルス信号ａはトリガ形フリップフロップ２
６で１／２分周され図４（Ｃ）に示す基準パルス信号ｃ
とされてバッファ１１，１５及びノア回路２７に供給さ
れる。
【００１５】またパルス信号ａはインバータ２８で反転
されて図４（Ｂ）に示す信号ｂとされた後、トリガ形フ
リップフロップ２９で１／２分周され図４（Ｄ）に示す
信号ｄとされてノア回路２７に供給される。ノア回路２
７は上記の信号ｃ，ｄから図４（Ｅ）に示すスイッチン
グ信号ｅを生成し、スイッチＳＷ３に供給する。
されて図４（Ｂ）に示す信号ｂとされた後、トリガ形フ
リップフロップ２９で１／２分周され図４（Ｄ）に示す
信号ｄとされてノア回路２７に供給される。ノア回路２
７は上記の信号ｃ，ｄから図４（Ｅ）に示すスイッチン
グ信号ｅを生成し、スイッチＳＷ３に供給する。
【００１６】スイッチＳＷ３はスイッチング信号ｅのロ
ーレベル期間（時刻ｔ0 〜ｔ3 ）に遮断し、ハイレベル
期間（時刻ｔ3 〜ｔ4 ）に導通してフィルタ回路１２内
のコンデンサＣ１の充電電荷を抵抗Ｒ１１を通して放電
する。またスイッチＳＷ１は基準パルス信号ｃのハイレ
ベル期間（時刻ｔ0 〜ｔ2 ）に遮断し、ローレベル期間
（時刻ｔ2 〜ｔ4 ）に導通する。このため、フィルタ回
路１２のコンデンサＣ１は時刻ｔ0 〜ｔ2 間で充電さ
れ、時刻ｔ2 〜ｔ3 間で自然放電され、時刻ｔ3〜ｔ4
間で抵抗Ｒ１１を通して放電されて、フィルタ回路１２
の出力信号ｆは図４（Ｆ）に示す如く変化する。上記の
時刻ｔ0 〜ｔ2 間は信号源２５の出力パルス信号ａのデ
ューティ比に拘らず一定である。
ーレベル期間（時刻ｔ0 〜ｔ3 ）に遮断し、ハイレベル
期間（時刻ｔ3 〜ｔ4 ）に導通してフィルタ回路１２内
のコンデンサＣ１の充電電荷を抵抗Ｒ１１を通して放電
する。またスイッチＳＷ１は基準パルス信号ｃのハイレ
ベル期間（時刻ｔ0 〜ｔ2 ）に遮断し、ローレベル期間
（時刻ｔ2 〜ｔ4 ）に導通する。このため、フィルタ回
路１２のコンデンサＣ１は時刻ｔ0 〜ｔ2 間で充電さ
れ、時刻ｔ2 〜ｔ3 間で自然放電され、時刻ｔ3〜ｔ4
間で抵抗Ｒ１１を通して放電されて、フィルタ回路１２
の出力信号ｆは図４（Ｆ）に示す如く変化する。上記の
時刻ｔ0 〜ｔ2 間は信号源２５の出力パルス信号ａのデ
ューティ比に拘らず一定である。
【００１７】また、時刻ｔ2 〜ｔ3 間はパルス信号ａの
デューティ比に応じて変化するが、サンプリングホール
ド回路１６は時刻ｔ2 でサンプリングホールドを行な
い、図４（Ｇ）に示すホールド信号ｇを出力するため、
上記の時刻ｔ2 〜ｔ3 間の変動はホールド信号ｇの電圧
に何ら影響を与えない。差動増幅器１７は上記ホールド
信号ｇの電圧を基準電圧ＶＮと差動増幅して図４（Ｈ）
に示す制御信号ｈを生成し、フィルタ回路１２，１８に
供給する。
デューティ比に応じて変化するが、サンプリングホール
ド回路１６は時刻ｔ2 でサンプリングホールドを行な
い、図４（Ｇ）に示すホールド信号ｇを出力するため、
上記の時刻ｔ2 〜ｔ3 間の変動はホールド信号ｇの電圧
に何ら影響を与えない。差動増幅器１７は上記ホールド
信号ｇの電圧を基準電圧ＶＮと差動増幅して図４（Ｈ）
に示す制御信号ｈを生成し、フィルタ回路１２，１８に
供給する。
【００１８】つまり、この実施例では実質的にデューテ
ィ比が５０％となる。これによって、信号源２５の周波
数を可変調整することにより正確にコンデンサＣ１の充
電期間を可変調整でき、フィルタ回路１２，１８の時定
数つまり周波数特性を可変調整することができる。
ィ比が５０％となる。これによって、信号源２５の周波
数を可変調整することにより正確にコンデンサＣ１の充
電期間を可変調整でき、フィルタ回路１２，１８の時定
数つまり周波数特性を可変調整することができる。
【００１９】図５は本発明回路の第３実施例の回路構成
図を示す。この実施例はフィルタ回路の代りに増幅回路
のカットオフ周波数の調整を行なうものである。図５に
おいて、信号源３１の出力する基準パルス信号は演算増
幅回路（オペアンプ）ＯＰ１と、増幅度を設定する抵抗
Ｒ１２，Ｒ１３及びオペアンプＯＰ１に動作電流を供給
する定電流源Ｉ１で構成される反転増幅回路３２で増幅
された後、スイッチＳＷ４に供給される。
図を示す。この実施例はフィルタ回路の代りに増幅回路
のカットオフ周波数の調整を行なうものである。図５に
おいて、信号源３１の出力する基準パルス信号は演算増
幅回路（オペアンプ）ＯＰ１と、増幅度を設定する抵抗
Ｒ１２，Ｒ１３及びオペアンプＯＰ１に動作電流を供給
する定電流源Ｉ１で構成される反転増幅回路３２で増幅
された後、スイッチＳＷ４に供給される。
【００２０】スイッチＳＷ４は信号源３１よりの基準パ
ルス信号のローレベル期間に導通し、ハイレベル期間に
遮断する。増幅回路３２出力はスイッチＳＷ４の導通時
にピークホールド回路３３に供給される。ピークホール
ド回路３３はピーク検出器１４及びサンプリングホール
ド回路１６と同様にして増幅回路３２出力のピーク電圧
を保持する。
ルス信号のローレベル期間に導通し、ハイレベル期間に
遮断する。増幅回路３２出力はスイッチＳＷ４の導通時
にピークホールド回路３３に供給される。ピークホール
ド回路３３はピーク検出器１４及びサンプリングホール
ド回路１６と同様にして増幅回路３２出力のピーク電圧
を保持する。
【００２１】このピークホールド電圧は抵抗Ｒ１６を通
して電圧電流変換回路３４に供給される。電圧電流変換
回路３４はトランジスタＱ１，Ｑ２で構成されたカレン
トミラー回路であり、トランジスタＱ１，Ｑ２のコレク
タ電流は上記ピークホールド電圧に比例する。このトラ
ンジスタＱ１のコレクタ電流は増幅回路３２，３５夫々
の動作電流に加算される。
して電圧電流変換回路３４に供給される。電圧電流変換
回路３４はトランジスタＱ１，Ｑ２で構成されたカレン
トミラー回路であり、トランジスタＱ１，Ｑ２のコレク
タ電流は上記ピークホールド電圧に比例する。このトラ
ンジスタＱ１のコレクタ電流は増幅回路３２，３５夫々
の動作電流に加算される。
【００２２】増幅回路３５は交流信号源３６よりの信号
を増幅し、端子３７より集積回路内の次段回路へ供給す
るもので、増幅回路３２と同様にオペアンプＯＰ２と抵
抗Ｒ１４，Ｒ１５と定電流源Ｉ２とより構成されてい
る。
を増幅し、端子３７より集積回路内の次段回路へ供給す
るもので、増幅回路３２と同様にオペアンプＯＰ２と抵
抗Ｒ１４，Ｒ１５と定電流源Ｉ２とより構成されてい
る。
【００２３】オペアンプＯＰ１，ＯＰ２等の差動回路で
構成された増幅回路３２，３５のカットオフ周波数は物
理的な限界を別にすれば動作電流が大きくなるほど高周
波数となる。これによって、信号源３１の出力する基準
パルス信号のデューティ比又は周波数を可変することに
より基準パルス信号のハイレベル期間を調整してピーク
ホールド電圧を可変調整し、増幅回路３２，３５のカッ
トオフ周波数を可変調整することができる。
構成された増幅回路３２，３５のカットオフ周波数は物
理的な限界を別にすれば動作電流が大きくなるほど高周
波数となる。これによって、信号源３１の出力する基準
パルス信号のデューティ比又は周波数を可変することに
より基準パルス信号のハイレベル期間を調整してピーク
ホールド電圧を可変調整し、増幅回路３２，３５のカッ
トオフ周波数を可変調整することができる。
【００２４】図６は本発明回路の第４実施例の回路構成
図を示す。同図中、信号源４１の出力する基準パルス信
号は選択スイッチＳＷ５に供給される。選択スイッチＳ
Ｗ５は端子４２より供給されるフィルタセレクト信号に
従って上記基準パルス信号をフィルタ回路４４，４５，
４６のいずれかに供給する。フィルタ回路４４，４５，
４６夫々の出力信号は選択スイッチ回路ＳＷ６に供給さ
れ、選択スイッチ回路ＳＷ６はフィルタセレクト信号に
従って、フィルタ回路４４，４５，４６のうち基準パル
ス信号を供給されているフィルタ回路出力を選択してス
イッチＳＷ８に供給する。
図を示す。同図中、信号源４１の出力する基準パルス信
号は選択スイッチＳＷ５に供給される。選択スイッチＳ
Ｗ５は端子４２より供給されるフィルタセレクト信号に
従って上記基準パルス信号をフィルタ回路４４，４５，
４６のいずれかに供給する。フィルタ回路４４，４５，
４６夫々の出力信号は選択スイッチ回路ＳＷ６に供給さ
れ、選択スイッチ回路ＳＷ６はフィルタセレクト信号に
従って、フィルタ回路４４，４５，４６のうち基準パル
ス信号を供給されているフィルタ回路出力を選択してス
イッチＳＷ８に供給する。
【００２５】スイッチＳＷ８は信号源４１よりの基準パ
ルス信号のローレベル期間に導通し、ハイレベル期間に
遮断する。選択スイッチＳＷ６で選択されたフィルタ回
路出力はこのスイッチＳＷ８の導通時にピークホールド
回路４７に供給されてピーク電圧を保持される。
ルス信号のローレベル期間に導通し、ハイレベル期間に
遮断する。選択スイッチＳＷ６で選択されたフィルタ回
路出力はこのスイッチＳＷ８の導通時にピークホールド
回路４７に供給されてピーク電圧を保持される。
【００２６】このピークホールド電圧は差動増幅器４８
で基準電圧ＶＮと差動増幅されて制御電圧ＶＧが生成さ
れる。制御電圧ＶＧはＡ／Ｄコンバータ４９でディジタ
ル化されメモリ５０に供給され書き込まれる。このとき
のメモリ５０のアドレスはフィルタセレクト信号に応じ
て端子５１より供給される。
で基準電圧ＶＮと差動増幅されて制御電圧ＶＧが生成さ
れる。制御電圧ＶＧはＡ／Ｄコンバータ４９でディジタ
ル化されメモリ５０に供給され書き込まれる。このとき
のメモリ５０のアドレスはフィルタセレクト信号に応じ
て端子５１より供給される。
【００２７】この後、メモリ５０に格納された制御電圧
データは端子５１よりのメモリアドレスに従って順次読
み出され、選択スイッチＳＷ７に供給される。選択スイ
ッチＳＷ７はメモリアドレスに応じた端子４２より供給
されるフィルタセレクト信号に従って制御電圧データを
Ｄ／Ａコンバータ５２，５３，５４に順次供給する。Ｄ
／Ａコンバータ５２，５３，５４夫々は供給された制御
電圧データを保持し、この保持したデータをアナログ化
する。Ｄ／Ａコンバータ５２の出力する制御電圧はフィ
ルタ回路４４，５５に供給され、Ｄ／Ａコンバータ５３
の出力する制御電圧はフィルタ回路４５，５６に供給さ
れ、Ｄ／Ａコンバータ５４の出力する制御電圧はフィル
タ回路４６，５７に供給される。
データは端子５１よりのメモリアドレスに従って順次読
み出され、選択スイッチＳＷ７に供給される。選択スイ
ッチＳＷ７はメモリアドレスに応じた端子４２より供給
されるフィルタセレクト信号に従って制御電圧データを
Ｄ／Ａコンバータ５２，５３，５４に順次供給する。Ｄ
／Ａコンバータ５２，５３，５４夫々は供給された制御
電圧データを保持し、この保持したデータをアナログ化
する。Ｄ／Ａコンバータ５２の出力する制御電圧はフィ
ルタ回路４４，５５に供給され、Ｄ／Ａコンバータ５３
の出力する制御電圧はフィルタ回路４５，５６に供給さ
れ、Ｄ／Ａコンバータ５４の出力する制御電圧はフィル
タ回路４６，５７に供給される。
【００２８】フィルタ回路４４〜４６，５５〜５７夫々
は図１のフィルタ回路１２と同様のもので、制御電圧が
高いほど時定数が大きくなるものであり、フィルタ回路
４４と５５、４５と５６、４６と５７夫々は同一構成で
ある。フィルタ回路５５，５６，５７夫々は交流信号源
５８，５９，６０夫々よりの信号の周波数制限を行なっ
て端子６１，６２，６３夫々より集積回路内の次段回路
へ供給する。
は図１のフィルタ回路１２と同様のもので、制御電圧が
高いほど時定数が大きくなるものであり、フィルタ回路
４４と５５、４５と５６、４６と５７夫々は同一構成で
ある。フィルタ回路５５，５６，５７夫々は交流信号源
５８，５９，６０夫々よりの信号の周波数制限を行なっ
て端子６１，６２，６３夫々より集積回路内の次段回路
へ供給する。
【００２９】この実施例では絶えず基準パルス信号を発
生する必要がなく、フィルタ回路４４，４５，４６夫々
に一定期間、基準パルス信号を供給して各制御電圧をメ
モリ５０に書き込んだ後は基準パルス信号を発生する必
要がない。
生する必要がなく、フィルタ回路４４，４５，４６夫々
に一定期間、基準パルス信号を供給して各制御電圧をメ
モリ５０に書き込んだ後は基準パルス信号を発生する必
要がない。
【００３０】なお、図１に示す第１実施例の変形例とし
て図７に示す如く、フィルタ回路１８と同一構成で、交
流信号源６５よりの信号の周波数制限を行なって端子６
６より半積回路内の次段回路へ供給するフィルタ回路６
４に制御信号ｅを供給してフィルタ回路６４の周波数特
性を可変調整しても良い。また、図８に示す如く、フィ
ルタ回路１８と同一構成のフィルタ回路６７をフィルタ
回路１８に縦続接続してその出力信号を端子２１から次
段回路へ供給し、このフィルタ回路６７に制御信号ｅを
供給することにより、フィルタ回路１８，６７で高次の
フィルタを構成しても良い。
て図７に示す如く、フィルタ回路１８と同一構成で、交
流信号源６５よりの信号の周波数制限を行なって端子６
６より半積回路内の次段回路へ供給するフィルタ回路６
４に制御信号ｅを供給してフィルタ回路６４の周波数特
性を可変調整しても良い。また、図８に示す如く、フィ
ルタ回路１８と同一構成のフィルタ回路６７をフィルタ
回路１８に縦続接続してその出力信号を端子２１から次
段回路へ供給し、このフィルタ回路６７に制御信号ｅを
供給することにより、フィルタ回路１８，６７で高次の
フィルタを構成しても良い。
【００３１】更に、フィルタ回路１２，１８の代りに図
９に示すジャイレータフィルタ回路で構成することが考
えられる。図９において７０，７１はＶＣＣＳ（Voltag
e Controled Current Source) であり、各ＶＣＣＳの相
互コンダクタンスｇは同一である。図９ではｉ1 ＝ｇ・
Ｖ1 ，ｉ2 ＝ｇ・Ｖ3 と表わされるため、１／ｇ＝Ｖ 1
／ｉ1 （＝Ｒ）１／ｇ＝Ｖ2 ／ｉ2 （＝Ｒ）となるた
め、等価的に抵抗Ｒが見えることになり、この抵抗Ｒと
コンデンサＣとによりフィルタの時定数が決定される。
９に示すジャイレータフィルタ回路で構成することが考
えられる。図９において７０，７１はＶＣＣＳ（Voltag
e Controled Current Source) であり、各ＶＣＣＳの相
互コンダクタンスｇは同一である。図９ではｉ1 ＝ｇ・
Ｖ1 ，ｉ2 ＝ｇ・Ｖ3 と表わされるため、１／ｇ＝Ｖ 1
／ｉ1 （＝Ｒ）１／ｇ＝Ｖ2 ／ｉ2 （＝Ｒ）となるた
め、等価的に抵抗Ｒが見えることになり、この抵抗Ｒと
コンデンサＣとによりフィルタの時定数が決定される。
【００３２】ＶＣＣＳは基本的に差動回路構成であり、
差動回路に定電流源から供給される動作電流を変化させ
ることにより相互コンダクタンスｇを可変できる。つま
り動作電流を増大させると、相互コンダクタンスｇが増
大し、抵抗Ｒが減少する。従って、図１に示す差動増幅
器１７の出力電圧を図５に示す如き電圧電流変換回路３
４で電流に変換して、このジャイレータフィルタに供給
することにより、ジャイレータフィルタの周波数特性を
可変調整することができる。
差動回路に定電流源から供給される動作電流を変化させ
ることにより相互コンダクタンスｇを可変できる。つま
り動作電流を増大させると、相互コンダクタンスｇが増
大し、抵抗Ｒが減少する。従って、図１に示す差動増幅
器１７の出力電圧を図５に示す如き電圧電流変換回路３
４で電流に変換して、このジャイレータフィルタに供給
することにより、ジャイレータフィルタの周波数特性を
可変調整することができる。
【００３３】なお、上記実施例では周波数特性を可変設
定しているが、この他にもインピーダンス特性、増幅器
の出力特性等を可変設定しても良く、上記実施例に限定
されない。
定しているが、この他にもインピーダンス特性、増幅器
の出力特性等を可変設定しても良く、上記実施例に限定
されない。
【００３４】
【発明の効果】上述の如く、本発明の半導体集積回路に
よれば、フィルタ回路及び増幅回路等の伝送回路の入出
力特性を外付け回路の必要なく高精度に設定することが
でき、実用上きわめて有用である。
よれば、フィルタ回路及び増幅回路等の伝送回路の入出
力特性を外付け回路の必要なく高精度に設定することが
でき、実用上きわめて有用である。
【図１】本発明回路の第１実施例の回路構成図である。
【図２】図１の回路各部の信号波形図である。
【図３】本発明回路の第２実施例の回路構成図である。
【図４】図３の回路各部の信号波形図である。
【図５】本発明回路の第３実施例の回路構成図である。
【図６】本発明回路の第４実施例の回路構成図である。
【図７】本発明回路の変形例の回路構成図である。
【図８】本発明回路の変形例の回路構成図である。
【図９】ジャイレータフィルタの回路構成図である。
１０，２５，３１，４１ 信号源 １１，１５ バッファ １２，１８，４４〜４６，５５〜５７ フィルタ回路 １４ ピーク検出器 １６ サンプリングホールド回路 １７ 差動増幅器 ２０，３６，５８〜６０ 交流信号源 ３２，３５ 増幅器 ３３，４７ ピークホールド回路 ３４ 電圧電流交換回路 ＳＷ１〜ＳＷ４，ＳＷ８ スイッチ ＳＷ５，ＳＷ６，ＳＷ７ 選択スイッチ
Claims (6)
- 【請求項１】 周波数又はデューティ比を可変して基準
パルス信号を発生する信号源（１０）と、 入出力特性が制御信号に応じて可変され、上記基準パル
ス信号を供給されて伝送する基準回路（１２）と、 基準回路の伝送信号を上記基準パルス信号の周波数又は
デューティ比に対応した期間だけ取り出すスイッチ（Ｓ
Ｗ１）と、 上記スイッチで取り出された上記基準回路の伝送信号の
ピークホールドを行なうピークホールド回路（１４，１
６）と、 上記ピークホールド回路の出力電圧に基づく制御信号を
生成して上記基準回路及び基準回路と同一構成の伝送回
路（１８）に供給して、上記基準回路及び伝送回路の入
出力特性を設定制御する制御回路（１７）とを有するこ
とを特徴とする半導体集積回路。 - 【請求項２】 前記基準回路（１２）及び伝送回路（１
８）はフィルタ回路であることを特徴とする請求項１記
載の半導体集積回路。 - 【請求項３】 前記制御回路（１７）は制御信号の電圧
により前記基準回路及び伝送回路の入出力特性を設定す
ることを特徴とする請求項２記載の半導体集積回路。 - 【請求項４】 前記基準回路（３２）及び伝送回路（３
５）は増幅回路であることを特徴とする請求項１記載の
半導体集積回路。 - 【請求項５】 前記制御回路（３４）は制御信号の電流
により前記基準回路（３２）及び伝送回路（３５）の入
出力特性を設定することを特徴とする請求項４記載の半
導体集積回路。 - 【請求項６】 前記制御回路（４８）で生成された複数
の前記基準回路及び伝送回路夫々の制御信号を記憶する
メモリ（５０）を有し、 上記メモリから読み出した複数の制御信号を対応する基
準回路（４４〜４６）及び伝送回路（５５〜５７）に供
給することを特徴とする請求項１記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31714293A JPH07176982A (ja) | 1993-12-16 | 1993-12-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31714293A JPH07176982A (ja) | 1993-12-16 | 1993-12-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176982A true JPH07176982A (ja) | 1995-07-14 |
Family
ID=18084918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31714293A Withdrawn JPH07176982A (ja) | 1993-12-16 | 1993-12-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176982A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074435A (ja) * | 2004-09-02 | 2006-03-16 | Fujitsu Ltd | カットオフ周波数の調整を可能にしたフィルタ回路 |
-
1993
- 1993-12-16 JP JP31714293A patent/JPH07176982A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074435A (ja) * | 2004-09-02 | 2006-03-16 | Fujitsu Ltd | カットオフ周波数の調整を可能にしたフィルタ回路 |
| JP4723215B2 (ja) * | 2004-09-02 | 2011-07-13 | 富士通セミコンダクター株式会社 | カットオフ周波数の調整を可能にしたフィルタ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |