JPH07175937A - 描画アドレス演算方式 - Google Patents
描画アドレス演算方式Info
- Publication number
- JPH07175937A JPH07175937A JP5318842A JP31884293A JPH07175937A JP H07175937 A JPH07175937 A JP H07175937A JP 5318842 A JP5318842 A JP 5318842A JP 31884293 A JP31884293 A JP 31884293A JP H07175937 A JPH07175937 A JP H07175937A
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Abstract
(57)【要約】
【目的】与えられた直線の始点と終点間のアドレスを高
速に計算する。 【構成】レジスタ２２，レジスタ２３に格納されたアド
レス（Ｘ，Ｙ）から次のアドレスを計算する加算器２
０、加算器２１と、その次のアドレスを計算する加算器
１８、加算器１９と、その制御の為の演算を行う加算器
１２、加算器１３、加算器１７と制御部２４を有し、複
数アドレスを一度に発生させることを特徴とする描画ア
ドレス演算方式。
速に計算する。 【構成】レジスタ２２，レジスタ２３に格納されたアド
レス（Ｘ，Ｙ）から次のアドレスを計算する加算器２
０、加算器２１と、その次のアドレスを計算する加算器
１８、加算器１９と、その制御の為の演算を行う加算器
１２、加算器１３、加算器１７と制御部２４を有し、複
数アドレスを一度に発生させることを特徴とする描画ア
ドレス演算方式。
Description
【０００１】
【産業上の利用分野】本発明は、ビットマップされた表
示メモリを有する図形処理装置における描画アドレス演
算方式に関する。
示メモリを有する図形処理装置における描画アドレス演
算方式に関する。
【０００２】
【従来の技術】従来、この種の描画アドレス演算方式
は、与えられた直線の始点，終点座標から、その直線を
構成する点のアドレス計算を、図６に示すアルゴリズム
に基づき、ｄｘ，ｄｙの大小比較から、初期値として始
点座標の入ったＸ，Ｙそれぞれのカウンタに１を足すか
否かを判定し、１クロックに１アドレスづつ計算し、同
時にｄｘ，ｄｙも更新していく構成がとられている。
は、与えられた直線の始点，終点座標から、その直線を
構成する点のアドレス計算を、図６に示すアルゴリズム
に基づき、ｄｘ，ｄｙの大小比較から、初期値として始
点座標の入ったＸ，Ｙそれぞれのカウンタに１を足すか
否かを判定し、１クロックに１アドレスづつ計算し、同
時にｄｘ，ｄｙも更新していく構成がとられている。
【０００３】この従来技術の一構成を図７に示す。レジ
スタ１は、描画する直線の始点のＸ座標Ｘｓ、レジスタ
２は、終点のＸ座標Ｘｅ、レジスタ３は、始点のＹ座標
をＹｓ、レジスタ４は、終点のＹ座標Ｙｅを、それぞれ
格納する。
スタ１は、描画する直線の始点のＸ座標Ｘｓ、レジスタ
２は、終点のＸ座標Ｘｅ、レジスタ３は、始点のＹ座標
をＹｓ、レジスタ４は、終点のＹ座標Ｙｅを、それぞれ
格納する。
【０００４】演算器５は、Ｘ座標Ｘｓ、ＸｅからＺ方向
の線分長Δｘ／２をもとめ、演算器６は、Ｙ座標Ｙｓ、
ＹｅからＹ方向の線分長Δｙ及びΔｙ／２をもとめる。
比較器７は、線分長ΔｘとΔｙの大小比較の行い比較結
果２５を出力する。
の線分長Δｘ／２をもとめ、演算器６は、Ｙ座標Ｙｓ、
ＹｅからＹ方向の線分長Δｙ及びΔｙ／２をもとめる。
比較器７は、線分長ΔｘとΔｙの大小比較の行い比較結
果２５を出力する。
【０００５】レジスタ８は、直線を構成する点のアドレ
スの計算時に線分長Δｘを保持し、レジスタ９は、直線
を構成する点のアドレスの計算時に線分長Δｙを保持す
る。加算器１０，１１はレジスタ１２，１３の値に対
し、制御部４１よりの制御信号２８，２９に基づく命令
をそれぞれ実行する。
スの計算時に線分長Δｘを保持し、レジスタ９は、直線
を構成する点のアドレスの計算時に線分長Δｙを保持す
る。加算器１０，１１はレジスタ１２，１３の値に対
し、制御部４１よりの制御信号２８，２９に基づく命令
をそれぞれ実行する。
【０００６】レジスタ１２は加算器１０の演算結果ｄ
ｘ、レジスタ１３は加算器１１の演算結果ｄｙをそれぞ
れ格納する。比較器４０は、レジスタ１２とレジスタ１
３の大小比較のを行い比較結果２６を出力する。
ｘ、レジスタ１３は加算器１１の演算結果ｄｙをそれぞ
れ格納する。比較器４０は、レジスタ１２とレジスタ１
３の大小比較のを行い比較結果２６を出力する。
【０００７】カウンタ４２，４３は、制御部４１よりの
制御信号３０，３１に基づく命令をそれぞれ実行する。
制御部４１は、比較結果２５，２６を受け、制御信号２
８，２９，３０，３１を図２の表のように出力する。Ｘ
アドレス出力部３６はアドレスのＸ座標、Ｙアドレス出
力部３７はアドレスのＹ座標をそれぞれ出力する。図４
は、始点座標（ｘｓ，ｙｓ）から終点座標（ｘｅ，ｙ
ｅ）までの直線を拡大した図、図２は、各部に使われる
加算器の制御内容をテーブルに示した図、図８は、本例
の直線アドレスタイミングである。
制御信号３０，３１に基づく命令をそれぞれ実行する。
制御部４１は、比較結果２５，２６を受け、制御信号２
８，２９，３０，３１を図２の表のように出力する。Ｘ
アドレス出力部３６はアドレスのＸ座標、Ｙアドレス出
力部３７はアドレスのＹ座標をそれぞれ出力する。図４
は、始点座標（ｘｓ，ｙｓ）から終点座標（ｘｅ，ｙ
ｅ）までの直線を拡大した図、図２は、各部に使われる
加算器の制御内容をテーブルに示した図、図８は、本例
の直線アドレスタイミングである。
【０００８】以上説明した図７の例において、図４の直
線アドレスを計算するには、まず、初期値として始点の
Ｘ座標ｘｓをレジスタ１とカウンタ４２に、始点のＹ座
標ｙｓをレジスタ３とカウンタ４３に、終点のＹ座標ｘ
ｅをレジスタ２に、終点のＹ座標ｙｅをレジスタ４に格
納し、演算器５により線分長Δｘ及びΔｘ／２を求め、
レジスタ８に線分長Δｘを格納し、演算器６により線分
長Δｙ及びΔｙ／２を求め、レジスタ９に線分長Δｙを
格納する。
線アドレスを計算するには、まず、初期値として始点の
Ｘ座標ｘｓをレジスタ１とカウンタ４２に、始点のＹ座
標ｙｓをレジスタ３とカウンタ４３に、終点のＹ座標ｘ
ｅをレジスタ２に、終点のＹ座標ｙｅをレジスタ４に格
納し、演算器５により線分長Δｘ及びΔｘ／２を求め、
レジスタ８に線分長Δｘを格納し、演算器６により線分
長Δｙ及びΔｙ／２を求め、レジスタ９に線分長Δｙを
格納する。
【０００９】さらに、比較器７により線分長ΔｘとΔｙ
の大小比較を行い、Δｘ≧Δｙならば、レジスタ１２，
レジスタ１３にそれぞれ線分長Δｘ／２，Δｙを格納
し、Δｘ＜Δｙならば，レジスタ１２，レジスタ１３に
それぞれ線分長Δｘ，Δｙ／２を格納する。
の大小比較を行い、Δｘ≧Δｙならば、レジスタ１２，
レジスタ１３にそれぞれ線分長Δｘ／２，Δｙを格納
し、Δｘ＜Δｙならば，レジスタ１２，レジスタ１３に
それぞれ線分長Δｘ，Δｙ／２を格納する。
【００１０】以上の状態において、比較器４０が、レジ
スタ１２の値ｄｘとレジスタ１３の値ｄｙの大小比較を
行い、比較結果２６を出力し、比較結果２５と共に制御
部４１に送られ、その条件により図２の表の命令を生成
し、カウンタ１５，カウンタ１６の値（Ｘｓ，Ｙｓ）に
対し、命令を実行し、Ｘアドレス出力部３８，Ｙアドレ
ス出力３９から（ｘ１，ｙ１）を得る。以上の動作をク
ロック毎に繰り返していく事により、図８のように１ク
ロックに１つのアドレスを計算している。
スタ１２の値ｄｘとレジスタ１３の値ｄｙの大小比較を
行い、比較結果２６を出力し、比較結果２５と共に制御
部４１に送られ、その条件により図２の表の命令を生成
し、カウンタ１５，カウンタ１６の値（Ｘｓ，Ｙｓ）に
対し、命令を実行し、Ｘアドレス出力部３８，Ｙアドレ
ス出力３９から（ｘ１，ｙ１）を得る。以上の動作をク
ロック毎に繰り返していく事により、図８のように１ク
ロックに１つのアドレスを計算している。
【００１１】
【発明が解決しようとする課題】この従来のアドレス演
算方式では、その描画性能はクロックの周波数に依存す
るが、１クロックに１アドレスしか計算できないため、
自ずとその最高描画性能の上限が決まってしまうという
欠点がある。
算方式では、その描画性能はクロックの周波数に依存す
るが、１クロックに１アドレスしか計算できないため、
自ずとその最高描画性能の上限が決まってしまうという
欠点がある。
【００１２】
【課題を解決するための手段】本発明の描画アドレス演
算方式は、ビットマップされた表示メモリを有する図面
処理装置における直線のアドレス発生部に、一度に複数
のアドレスを発生させる手段を設け、与えられた直線の
始点と終点の間のアドレスを計算することを特徴とす
る。
算方式は、ビットマップされた表示メモリを有する図面
処理装置における直線のアドレス発生部に、一度に複数
のアドレスを発生させる手段を設け、与えられた直線の
始点と終点の間のアドレスを計算することを特徴とす
る。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の構成図である。
る。図１は本発明の一実施例の構成図である。
【００１４】レジスタ１は描画する直線の始点のＸ座標
Ｘｓ、レジスタ２は終点のＸ座標Ｘｅ、レジスタ３は始
点のＹ座標をＹｓ、レジスタ４は終点のＹ座標Ｙｅをそ
れぞれ格納する。
Ｘｓ、レジスタ２は終点のＸ座標Ｘｅ、レジスタ３は始
点のＹ座標をＹｓ、レジスタ４は終点のＹ座標Ｙｅをそ
れぞれ格納する。
【００１５】演算器５はＸ座標Ｘｓ，ＸｅからＸ方向の
線分長Δｘ及びΔｘ／２をもとめ、演算器６はＹ座標Ｙ
ｓ，ＹｅからＹ方向の線分長Δｙ及びΔｙ／２を求め
る。比較器７は、線分長ΔｘとΔｙの大小比較を行い比
較結果２５を出力する。
線分長Δｘ及びΔｘ／２をもとめ、演算器６はＹ座標Ｙ
ｓ，ＹｅからＹ方向の線分長Δｙ及びΔｙ／２を求め
る。比較器７は、線分長ΔｘとΔｙの大小比較を行い比
較結果２５を出力する。
【００１６】レジスタ８は、直線を構成する点のアドレ
スの計算時に線分長Δｘを保持し、レジスタ９は、直線
を構成する点のアドレスの計算時に線分長Δｙを保持す
る。加算器１０，１１，１２，１３は、レジスタ１４，
１５，１６の値に対し、制御部２４よりの制御信号３
２，３３，２８，２９に基づく命令をそれぞれ実行す
る。
スの計算時に線分長Δｘを保持し、レジスタ９は、直線
を構成する点のアドレスの計算時に線分長Δｙを保持す
る。加算器１０，１１，１２，１３は、レジスタ１４，
１５，１６の値に対し、制御部２４よりの制御信号３
２，３３，２８，２９に基づく命令をそれぞれ実行す
る。
【００１７】レジスタ１４は加算器１０の演算結果ｄ
ｘ、レジスタ１５は加算器１１の演算結果ｄｙをそれぞ
れ格納する。比較器１６は、レジスタ１４とレジスタ１
５の保持内容の大小比較を行い比較結果２６を出力す
る。比較器１７は、加算器１２の演算結果と加算器１３
の演算結果の大小比較を行い、比較結果２７を出力す
る。
ｘ、レジスタ１５は加算器１１の演算結果ｄｙをそれぞ
れ格納する。比較器１６は、レジスタ１４とレジスタ１
５の保持内容の大小比較を行い比較結果２６を出力す
る。比較器１７は、加算器１２の演算結果と加算器１３
の演算結果の大小比較を行い、比較結果２７を出力す
る。
【００１８】加算器１８，１９，２０，２１は、レジス
タ２２，２３，２２，２３の値に対し、制御部２４より
の制御信号３４，３５，３０，３１に基づくの命令をそ
れぞれ実行する。
タ２２，２３，２２，２３の値に対し、制御部２４より
の制御信号３４，３５，３０，３１に基づくの命令をそ
れぞれ実行する。
【００１９】レジスタ２２はＸアドレス、レジスタ２３
はＹアドレスをそれぞれ格納し、制御部２４は、比較結
果２５，２６，２７を受けて、制御信号２８，２９，３
０，３１，３２，３３，３４，３５を図２，図３の表の
ように出力する。Ｘアドレス出力部３６，３８はアドレ
スのＸ座標を出力し、Ｙアドレス出力部３７，３９はア
ドレスのＹ座標をそれぞれ出力する。
はＹアドレスをそれぞれ格納し、制御部２４は、比較結
果２５，２６，２７を受けて、制御信号２８，２９，３
０，３１，３２，３３，３４，３５を図２，図３の表の
ように出力する。Ｘアドレス出力部３６，３８はアドレ
スのＸ座標を出力し、Ｙアドレス出力部３７，３９はア
ドレスのＹ座標をそれぞれ出力する。
【００２０】図４は、本発明による一実施例であり、始
点座標（ｘｓ，ｙｓ）から終点座標（ｘｅ，ｙｅ）まで
の直線を拡大した図、図５は本実施例における直線アド
レスタイミングである。
点座標（ｘｓ，ｙｓ）から終点座標（ｘｅ，ｙｅ）まで
の直線を拡大した図、図５は本実施例における直線アド
レスタイミングである。
【００２１】以上説明した図５の実施例において、図４
の直線アドレスを計算するには、まず、初期値として始
点のＸ座標ｘｓをレジスタ１とレジスタ２２に、始点の
Ｙ座標ｙｓをレジスタ３とレジスタ２３に、終点のＸ座
標ｘｅをレジスタ２に、終点のＹ座標ｙｅをレジスタ４
にそれぞれ格納し、演算器５により線分長Δｘ及びΔｘ
／２を求め、レジスタ８に線分長Δｘを格納し、演算器
６により線分長Δｙ及びΔｙ／２を求め、レジスタ９に
線分長Δｙを格納する。
の直線アドレスを計算するには、まず、初期値として始
点のＸ座標ｘｓをレジスタ１とレジスタ２２に、始点の
Ｙ座標ｙｓをレジスタ３とレジスタ２３に、終点のＸ座
標ｘｅをレジスタ２に、終点のＹ座標ｙｅをレジスタ４
にそれぞれ格納し、演算器５により線分長Δｘ及びΔｘ
／２を求め、レジスタ８に線分長Δｘを格納し、演算器
６により線分長Δｙ及びΔｙ／２を求め、レジスタ９に
線分長Δｙを格納する。
【００２２】さらに、比較器７により線分長ΔｘとΔｙ
の大小比較を行い、Δｘ≧Δｙならば、レジスタ１４，
レジスタ１５にそれぞれΔｘ／２，を格納し、Δｘ＜Δ
ならば、レジスタ１４，レジスタ１５にそれぞれΔｘ／
２，Δｙを格納し、Δｘ＜Δｙならば、レジスタ１４，
レジスタ１５にそれぞれΔｘ，Δｙ／２を格納する。以
上の状態において、じょらりろ１６は、レジスタ１４の
値ｄｘとレジスタ１５の値ｄｙの大小比較を行い、比較
結果２６を出力し、比較結果２５と共に制御部２４に送
られ、その条件により図２の表の命令を生成する。
の大小比較を行い、Δｘ≧Δｙならば、レジスタ１４，
レジスタ１５にそれぞれΔｘ／２，を格納し、Δｘ＜Δ
ならば、レジスタ１４，レジスタ１５にそれぞれΔｘ／
２，Δｙを格納し、Δｘ＜Δｙならば、レジスタ１４，
レジスタ１５にそれぞれΔｘ，Δｙ／２を格納する。以
上の状態において、じょらりろ１６は、レジスタ１４の
値ｄｘとレジスタ１５の値ｄｙの大小比較を行い、比較
結果２６を出力し、比較結果２５と共に制御部２４に送
られ、その条件により図２の表の命令を生成する。
【００２３】加算器２０，加算器２１は、この制御信号
３０，３１をうけ、レジスタ２２，レジスタ２３の値
（Ｘｓ，Ｙｓ）に対し、命令を実行することにより、Ｘ
アドレス出力部３８，Ｙアドレス出力部３９から（ｘ
１，ｙ１）得る。これと平行して、加算器１２，加算器
１３も制御２４からの制御信号２８，２９からの命令を
実行し、比較器１７により大小比較結果２７を制御部２
４に送る。制御部２４は、比較結果２５，２６，２７か
ら図３の表の命令を生成する。
３０，３１をうけ、レジスタ２２，レジスタ２３の値
（Ｘｓ，Ｙｓ）に対し、命令を実行することにより、Ｘ
アドレス出力部３８，Ｙアドレス出力部３９から（ｘ
１，ｙ１）得る。これと平行して、加算器１２，加算器
１３も制御２４からの制御信号２８，２９からの命令を
実行し、比較器１７により大小比較結果２７を制御部２
４に送る。制御部２４は、比較結果２５，２６，２７か
ら図３の表の命令を生成する。
【００２４】加算器１８，加算器１９は、制御信号３
４，３５を実行しアドレス（ｘ２，ｙ２）を計算し、次
のクロックで、レジスタ２２とレジスタ２３にアドレス
を取り込む。これと同時にｘレジスタ１４，レジスタ１
５に、制御信号３２，３３の命令を実行した加算器１
０，加算器１１の計算結果を取り込む。以上の動作をク
ロック毎に繰り返していく事により、図５のように１ク
ロックに２つのアドレスを計算し出力する事が可能であ
る。
４，３５を実行しアドレス（ｘ２，ｙ２）を計算し、次
のクロックで、レジスタ２２とレジスタ２３にアドレス
を取り込む。これと同時にｘレジスタ１４，レジスタ１
５に、制御信号３２，３３の命令を実行した加算器１
０，加算器１１の計算結果を取り込む。以上の動作をク
ロック毎に繰り返していく事により、図５のように１ク
ロックに２つのアドレスを計算し出力する事が可能であ
る。
【００２５】以上、一つの実施例として３つのアドレス
を出力する構成を紹介したが、比較の段階とアドレスの
出力部を増やせば複数のアドレスを同時に出力すること
も可能となる。
を出力する構成を紹介したが、比較の段階とアドレスの
出力部を増やせば複数のアドレスを同時に出力すること
も可能となる。
【００２６】
【発明の効果】ビットマップされた表示メモリを有する
図面処理装置の直線のアドレス発生部において、一度に
複数のアドレスを発生される手段を有し、与えられた直
線の始点と終点の間のアドレスを高速に計算するという
効果がある。
図面処理装置の直線のアドレス発生部において、一度に
複数のアドレスを発生される手段を有し、与えられた直
線の始点と終点の間のアドレスを高速に計算するという
効果がある。
【図１】本発明の一実施例の構成図である。
【図２】次アドレス制御信号テーブルを示す図である。
【図３】次々アドレス制御信号テーブルを示す図であ
る。
る。
【図４】直線アドレスを計算するためのモデル例を示す
図である。
図である。
【図５】図１の実施例のタイミングチャートである。
【図６】従来の直線アドレス発生アルゴリズムを示す図
である。
である。
【図７】従来の構成例を示す図である。
【図８】従来構成による実施例のタイミングチャートで
ある。
ある。
１，２，３，４，８，９，１２，１３，１４，１５，２
２，２３ レジスタ ５．６ 演算器 ７，１６，１７，４０ 比較器 １０，１１，１２，１３，１８，１９，２０，２１
加算器 ４２，４３ カウンタ ２４，４１ 制御部 ３６，３８ Ｘアドレス出力部 ３９，３９ Ｙアドレス出力部
２，２３ レジスタ ５．６ 演算器 ７，１６，１７，４０ 比較器 １０，１１，１２，１３，１８，１９，２０，２１
加算器 ４２，４３ カウンタ ２４，４１ 制御部 ３６，３８ Ｘアドレス出力部 ３９，３９ Ｙアドレス出力部
Claims (2)
- 【請求項１】 ビットマップされた表示メモリを有する
図面処理装置における直線のアドレス発生部に、一度に
複数のアドレスを発生させる手段を設け、与えられた直
線の始点と終点の間のアドレスを計算することを特徴と
する描画アドレス演算方式。 - 【請求項２】 前記複数のアドレスが、次アドレスおよ
び次の次アドレスであることを特徴とする請求項１記載
の描画アドレス演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318842A JPH07175937A (ja) | 1993-12-20 | 1993-12-20 | 描画アドレス演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318842A JPH07175937A (ja) | 1993-12-20 | 1993-12-20 | 描画アドレス演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175937A true JPH07175937A (ja) | 1995-07-14 |
Family
ID=18103572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5318842A Withdrawn JPH07175937A (ja) | 1993-12-20 | 1993-12-20 | 描画アドレス演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07175937A (ja) |
-
1993
- 1993-12-20 JP JP5318842A patent/JPH07175937A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |