JPH07169775A - 縦型バイポーラトランジスタ - Google Patents
縦型バイポーラトランジスタInfo
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Abstract
(57)【要約】
【目的】エミツタの一方の側にベース接点拡張層が延
び、他方の側にサブコレクタ拡張層が延びる構成を有
し、コレクタリーチスルー接点を含まない、ポリシリコ
ンエミツタを用いた高い集積密度で製造可能なバイポー
ラトランジスタを提供すること 【構成】エピタキシヤル層３４に形成されたサブコレク
タ層２６、サブコレクタ層２８に接するコレクタ層１
２、コレクタ層１２上のベース層１４、ベース層上のポ
リシリコンエミツタ層１６を含む。ベース層１４に接し
てベース接点拡張層２２が設けられ、その上面６２はエ
ミツタ層１６の下面よりも低い位置にあり、エミツタ−
ベースのブレークダウン電圧高める。ベース接点拡張層
２２の反対側に、サブコレクタ層２６に接するサブコレ
クタ拡張層３０が設けられる。エミツタの側壁には、側
壁絶縁層１８、２０が形成され、ベース及びコレクタの
相互接続導体２４、２９をエミツタから分離する。
び、他方の側にサブコレクタ拡張層が延びる構成を有
し、コレクタリーチスルー接点を含まない、ポリシリコ
ンエミツタを用いた高い集積密度で製造可能なバイポー
ラトランジスタを提供すること 【構成】エピタキシヤル層３４に形成されたサブコレク
タ層２６、サブコレクタ層２８に接するコレクタ層１
２、コレクタ層１２上のベース層１４、ベース層上のポ
リシリコンエミツタ層１６を含む。ベース層１４に接し
てベース接点拡張層２２が設けられ、その上面６２はエ
ミツタ層１６の下面よりも低い位置にあり、エミツタ−
ベースのブレークダウン電圧高める。ベース接点拡張層
２２の反対側に、サブコレクタ層２６に接するサブコレ
クタ拡張層３０が設けられる。エミツタの側壁には、側
壁絶縁層１８、２０が形成され、ベース及びコレクタの
相互接続導体２４、２９をエミツタから分離する。
Description
【０００１】
【産業上の利用分野】本発明は、改良された縦型バイポ
ーラトランジスタに関する。
ーラトランジスタに関する。
【０００２】
【従来の技術】バイポーラ回路設計の根本的な目標は、
動作速度をあげるのと同時に、回路電力消費を減少させ
ることである。上記電力消費を減少させる一つの方法
は、ＢＩＦＥＴ（バイポーラ及びＦＥＴ）回路を利用す
ることである。この目的のために、ＢＩＦＥＴ（バイポ
ーラ及びＦＥＴ）チップの配置が行なえるようにバイポ
ーラプロセスをＦＥＴプロセシングと両立するようにす
ることが強く望まれる。しかしながらこれらの設計目標
は、経済的なトランジスタ製造方法によって達成されな
ければならない。
動作速度をあげるのと同時に、回路電力消費を減少させ
ることである。上記電力消費を減少させる一つの方法
は、ＢＩＦＥＴ（バイポーラ及びＦＥＴ）回路を利用す
ることである。この目的のために、ＢＩＦＥＴ（バイポ
ーラ及びＦＥＴ）チップの配置が行なえるようにバイポ
ーラプロセスをＦＥＴプロセシングと両立するようにす
ることが強く望まれる。しかしながらこれらの設計目標
は、経済的なトランジスタ製造方法によって達成されな
ければならない。
【０００３】
【発明が解決しようとする問題点】本発明の目的は、動
作速度が速く、高密度に集積化可能なバイポーラトラン
ジスタを提供することである。
作速度が速く、高密度に集積化可能なバイポーラトラン
ジスタを提供することである。
【０００４】
【課題を解決するための手段】本発明の縦型バイポーラ
トランジスタは、半導体材料の基板上に設けられた半導
体材料のエピタキシヤル領域、このエピタキシヤル領域
に形成された第１導電型のサブコレクタ層、このサブコ
レクタ層に接して配置された第１導電型のコレクタ層、
コレクタ層上に配置された第２導電型のベース層、ベー
ス層上に配置された第１導電型のエミツタ層を有する。
また、本発明のトランジスタは、ベース層に接して横方
向に延び、ベース層の不純物濃度よりも高い不純物濃度
を有し、その上面がエミツタ層の下面よりも低い位置に
ある第２導電型のベース接点拡張層、及びエミツタ層に
関してベース接点拡張層と反対側の領域においてサブコ
レクタ層に接して横方向に延び、サブコレクタ層の不純
物濃度よりも高い不純物濃度を有する第１導電型のサブ
コレクタ拡張層を有する。さらに、本発明のトランジス
タは、ベース接点拡張層と同じ側のエミツタ層の側壁に
接して配置された第１の側壁絶縁層、及びエミツタ層に
関してベース接点拡張層と反対側の領域においてエミツ
タ層、ベース層及びコレクタ層の側壁に接して配置され
た第２の側壁絶縁層を有する。ベース接点拡張層の表面
には、第１の側壁絶縁層によってエミツタ層から分離し
てベース接点相互接続導体が形成され、サブコレクタ拡
張層の表面には、第２の側壁絶縁層によってエミツタ層
から分離してコレクタ接点相互接続導体が形成される。
エミツタ層は、好ましくは、不純物をドーブされたポリ
シリコンである。
トランジスタは、半導体材料の基板上に設けられた半導
体材料のエピタキシヤル領域、このエピタキシヤル領域
に形成された第１導電型のサブコレクタ層、このサブコ
レクタ層に接して配置された第１導電型のコレクタ層、
コレクタ層上に配置された第２導電型のベース層、ベー
ス層上に配置された第１導電型のエミツタ層を有する。
また、本発明のトランジスタは、ベース層に接して横方
向に延び、ベース層の不純物濃度よりも高い不純物濃度
を有し、その上面がエミツタ層の下面よりも低い位置に
ある第２導電型のベース接点拡張層、及びエミツタ層に
関してベース接点拡張層と反対側の領域においてサブコ
レクタ層に接して横方向に延び、サブコレクタ層の不純
物濃度よりも高い不純物濃度を有する第１導電型のサブ
コレクタ拡張層を有する。さらに、本発明のトランジス
タは、ベース接点拡張層と同じ側のエミツタ層の側壁に
接して配置された第１の側壁絶縁層、及びエミツタ層に
関してベース接点拡張層と反対側の領域においてエミツ
タ層、ベース層及びコレクタ層の側壁に接して配置され
た第２の側壁絶縁層を有する。ベース接点拡張層の表面
には、第１の側壁絶縁層によってエミツタ層から分離し
てベース接点相互接続導体が形成され、サブコレクタ拡
張層の表面には、第２の側壁絶縁層によってエミツタ層
から分離してコレクタ接点相互接続導体が形成される。
エミツタ層は、好ましくは、不純物をドーブされたポリ
シリコンである。
【０００５】
【実施例】本発明の実施例では、便宜上ＮＰＮトランジ
スタ構成を例にとって説明する。本発明は、このような
特別な構成に限定されるものではなく、ＰＮＰトランジ
スタ構成を含む種々の他の構成を採り得るということは
勿論のことである。更に、本発明は、図面に示された寸
法や大きさによって制限されるものではない。そして本
発明は、Ｓｉ及びＧａＡｓを含む多数の違つた半導体材
料を用いて実施することができる。
スタ構成を例にとって説明する。本発明は、このような
特別な構成に限定されるものではなく、ＰＮＰトランジ
スタ構成を含む種々の他の構成を採り得るということは
勿論のことである。更に、本発明は、図面に示された寸
法や大きさによって制限されるものではない。そして本
発明は、Ｓｉ及びＧａＡｓを含む多数の違つた半導体材
料を用いて実施することができる。
【０００６】ここで図８を参照すると、本発明に係るバ
イポーラトランジスタ構成１０が示されている。当該ト
ランジスタは、コレクタ層１２、コレクタ層１２上に配
設されたベース層１４、そして、ベース層１４上に配設
されたエミツタ層１６を含んでいる。さらに当該トラン
ジスタ構成は、エミツタ層１６、ベース層１４そしてコ
レクタ層１２の少くとも一部分の一方の側に近接して、
接触して配設された第１の側壁絶縁体層１８を含んでい
る。また当該トランジスタ構成は、エミツタ層１６、そ
してベース層１４の少くとも一部分の他方の側に近接し
て、接触して配設された第２の側壁絶縁体層２０を含ん
でいる。
イポーラトランジスタ構成１０が示されている。当該ト
ランジスタは、コレクタ層１２、コレクタ層１２上に配
設されたベース層１４、そして、ベース層１４上に配設
されたエミツタ層１６を含んでいる。さらに当該トラン
ジスタ構成は、エミツタ層１６、ベース層１４そしてコ
レクタ層１２の少くとも一部分の一方の側に近接して、
接触して配設された第１の側壁絶縁体層１８を含んでい
る。また当該トランジスタ構成は、エミツタ層１６、そ
してベース層１４の少くとも一部分の他方の側に近接し
て、接触して配設された第２の側壁絶縁体層２０を含ん
でいる。
【０００７】図８に示された実施例を見ると、都合の良
いことにこのエミツタ層１６の他方の側は、第１の側壁
絶縁体層１８が配設されるエミツタ層１６の側の反対側
であることが判る。更に、トランジスタ構成１０は、ベ
ース層１４の他方の側面に接触し、横方向に拡張してい
るとともに、ベース層１４と同じ導電型の濃密にドープ
された半導体材料から形成されたベース接点拡張層２２
を含んでいる。また、ベース接点相互接続２４は、ベー
ス接点拡張層２２の上部表面６２上に配設され、１又は
それ以上の絶縁層のみによってエミツタ層１６から分離
されている。
いことにこのエミツタ層１６の他方の側は、第１の側壁
絶縁体層１８が配設されるエミツタ層１６の側の反対側
であることが判る。更に、トランジスタ構成１０は、ベ
ース層１４の他方の側面に接触し、横方向に拡張してい
るとともに、ベース層１４と同じ導電型の濃密にドープ
された半導体材料から形成されたベース接点拡張層２２
を含んでいる。また、ベース接点相互接続２４は、ベー
ス接点拡張層２２の上部表面６２上に配設され、１又は
それ以上の絶縁層のみによってエミツタ層１６から分離
されている。
【０００８】さらに、当該トランジスタ構成は、コレク
タ層１２と同じ導電型である濃くドープされた半導体材
料で形成されたコレクタ接点拡張層２６を含んでいる。
コレクタ接点拡張層２６は、上記コレクタ層１２に接触
しているとともに、コレクタ層１２の一側面から横方向
に、又は一側面の下方に拡張している。そして、図８に
示されている実施例におけるコレクタ接点拡張層２６
は、実際にコレクタ層１２の底面に接触し、そして、ト
ランジスタ構成の左へ横方向に拡張している。
タ層１２と同じ導電型である濃くドープされた半導体材
料で形成されたコレクタ接点拡張層２６を含んでいる。
コレクタ接点拡張層２６は、上記コレクタ層１２に接触
しているとともに、コレクタ層１２の一側面から横方向
に、又は一側面の下方に拡張している。そして、図８に
示されている実施例におけるコレクタ接点拡張層２６
は、実際にコレクタ層１２の底面に接触し、そして、ト
ランジスタ構成の左へ横方向に拡張している。
【０００９】さらに、コレクタ接点相互接続２９は、コ
レクタ接点拡張層２６上の接点表面６４上に配設され、
１又はそれ以上の絶縁体層のみによってエミツタ層１６
から分離している。実施例において、コレクタ接点拡張
層２６は第１部分２８と第２部分３０を含んでいること
に注目すべきである。第１部分２８は、サブコレクタ層
であり、コレクタ層１２の下方の位置にコレクタ層１２
に接触して直接に配設され、第１の不純物濃度を有して
いる。また第２部分３０は、サブコレクタ層の第１の不
純物濃度より多い不純物濃度を持ち、コレクタ層１２の
一側に拡張する部分におけるコレクタ接点拡張層２６の
表面６４の下に直接配設されている。
レクタ接点拡張層２６上の接点表面６４上に配設され、
１又はそれ以上の絶縁体層のみによってエミツタ層１６
から分離している。実施例において、コレクタ接点拡張
層２６は第１部分２８と第２部分３０を含んでいること
に注目すべきである。第１部分２８は、サブコレクタ層
であり、コレクタ層１２の下方の位置にコレクタ層１２
に接触して直接に配設され、第１の不純物濃度を有して
いる。また第２部分３０は、サブコレクタ層の第１の不
純物濃度より多い不純物濃度を持ち、コレクタ層１２の
一側に拡張する部分におけるコレクタ接点拡張層２６の
表面６４の下に直接配設されている。
【００１０】図８に示された実施例は、Ｎ濃度に不純物
添加されるコレクタ層１２、Ｐ濃度に不純物添加される
ベース層１４、Ｎ＋濃度に不純物添加されるエミツタ層
１６、Ｐ＋濃度に不純物添加されるベース接点拡張層２
２、そしてＮ＋濃度にドープされた第１部分２８（サブ
コレクタ層）及びＮ＋＋濃度にドープされる第２部分３
０を含むコレクタ接点拡張層２６を利用しているが、こ
れは説明の便宜のためであり、このようなものに限定さ
れる趣旨ではない。図８に示された本発明に係るバイポ
ーラトランジスタ構成１０は、Ｐ−エピタキシヤル層３
４をその上に成長させたＰ＋基板３２上に形成されるも
のとして例示されている。他のチツプ部品からバイポー
ラトランジスタ１０を絶縁するためにある形の絶縁体部
３６及び３８を使用する絶縁方式が同図に示されてい
る。図８に示された実施例において、ベース絶縁体部３
６及び３８は、ＳｉＯ2の部分によって簡単に形成され
る。
添加されるコレクタ層１２、Ｐ濃度に不純物添加される
ベース層１４、Ｎ＋濃度に不純物添加されるエミツタ層
１６、Ｐ＋濃度に不純物添加されるベース接点拡張層２
２、そしてＮ＋濃度にドープされた第１部分２８（サブ
コレクタ層）及びＮ＋＋濃度にドープされる第２部分３
０を含むコレクタ接点拡張層２６を利用しているが、こ
れは説明の便宜のためであり、このようなものに限定さ
れる趣旨ではない。図８に示された本発明に係るバイポ
ーラトランジスタ構成１０は、Ｐ−エピタキシヤル層３
４をその上に成長させたＰ＋基板３２上に形成されるも
のとして例示されている。他のチツプ部品からバイポー
ラトランジスタ１０を絶縁するためにある形の絶縁体部
３６及び３８を使用する絶縁方式が同図に示されてい
る。図８に示された実施例において、ベース絶縁体部３
６及び３８は、ＳｉＯ2の部分によって簡単に形成され
る。
【００１１】バイポーラトランジスタ構成１０は、エミ
ツタ接点とコレクタ接点間に通常設けられる内側ベース
接点を除去することによって、トランジスタ全体の幅を
著しく減少させている。このようにトランジスタの全幅
が減少することによって、チツプ上に集積される能動デ
バイスの数が著しく増加する。
ツタ接点とコレクタ接点間に通常設けられる内側ベース
接点を除去することによって、トランジスタ全体の幅を
著しく減少させている。このようにトランジスタの全幅
が減少することによって、チツプ上に集積される能動デ
バイスの数が著しく増加する。
【００１２】次に、図８のバイポーラトランジスタ構成
１０の好ましい製造工程が図１〜図７に示されている。
１０の好ましい製造工程が図１〜図７に示されている。
【００１３】まず初めに、図１を参照すると、工程はＰ
−エピタキシヤル層３４を成長させたＰ＋基板３２で始
まるＰ−エピタキシヤル層３４を得るために要求される
工程は、当該技術分野において周知であり、このこと
は、Ｗｉｌｅｙ ａｎｄ Ｓ−ｏｎｓ発行、Ｓ.Ｍ.ＳＺ
Ｅ著 ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙの第２章で言及
されている。
−エピタキシヤル層３４を成長させたＰ＋基板３２で始
まるＰ−エピタキシヤル層３４を得るために要求される
工程は、当該技術分野において周知であり、このこと
は、Ｗｉｌｅｙ ａｎｄ Ｓ−ｏｎｓ発行、Ｓ.Ｍ.ＳＺ
Ｅ著 ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙの第２章で言及
されている。
【００１４】何らかの形の絶縁構造が本発明に係る方法
におけるこの段階で都合良く形成される。例えば、この
ような絶縁構造は、十分にくぼんだ所に設けられた絶縁
酸化物、より一般的なややくぼんだ所に設けられた絶縁
酸化物、ある種の絶縁溝、あるいは利用可能な絶縁材料
を利用した種々の他の違った絶縁構造であって良い。
におけるこの段階で都合良く形成される。例えば、この
ような絶縁構造は、十分にくぼんだ所に設けられた絶縁
酸化物、より一般的なややくぼんだ所に設けられた絶縁
酸化物、ある種の絶縁溝、あるいは利用可能な絶縁材料
を利用した種々の他の違った絶縁構造であって良い。
【００１５】ここで、本発明の説明を容易にするため
に、十分にくぼんだ所に設けられた絶縁酸化物構造を図
１に示している。酸化物層は、図１において、領域３６
及び３８として示されている。
に、十分にくぼんだ所に設けられた絶縁酸化物構造を図
１に示している。酸化物層は、図１において、領域３６
及び３８として示されている。
【００１６】絶縁構造が形成された後、ゆくゆくはコレ
クタ領域１２（図２参照）を含むことになる部分４０が
Ｐ−エピタキシヤル層３４上に形成される。この領域４
０は所望の濃度まで適当な不純物を添加することによっ
て形成される。ＮＰＮトランジスタの実施例に関して、
領域４０は、１Ｅ１７／cm3濃度まで、例えばリンのよ
うなＮ−型の不純物が添加される。なお、イオン注入を
含む種々の不純物添加の方法が領域４０を得るために利
用されても良い。イオン注入の深さは、設計上の条件に
基づいており、一般的には、ほぼ６０００Ａ程度であ
る。
クタ領域１２（図２参照）を含むことになる部分４０が
Ｐ−エピタキシヤル層３４上に形成される。この領域４
０は所望の濃度まで適当な不純物を添加することによっ
て形成される。ＮＰＮトランジスタの実施例に関して、
領域４０は、１Ｅ１７／cm3濃度まで、例えばリンのよ
うなＮ−型の不純物が添加される。なお、イオン注入を
含む種々の不純物添加の方法が領域４０を得るために利
用されても良い。イオン注入の深さは、設計上の条件に
基づいており、一般的には、ほぼ６０００Ａ程度であ
る。
【００１７】Ｎ−領域４０が形成された後、ベース層に
なる領域１４がＮ−領域４０上に形成されなければなら
ない。例えばＰ型イオン注入が約２０００Ａの深さまで
添加されたＰ領域１４を形成するために利用される。
なる領域１４がＮ−領域４０上に形成されなければなら
ない。例えばＰ型イオン注入が約２０００Ａの深さまで
添加されたＰ領域１４を形成するために利用される。
【００１８】次に形成される領域はエミツタ層１６を作
るために用いられるためのものである。
るために用いられるためのものである。
【００１９】エミツタ層１６は、Ｎ＋ドーピングを追加
的に行なうか、又は、基板上に追加のＮ＋ドーピングし
た層を付着させることによつて形成され得る。本実施例
では、ポリシリコンから成るＮ＋ドープ層がエミツタ層
１６を形成するために基板３２の上に付着される。この
エミツタ層１６の厚みは、ほぼ１５００Ａ程度である。
的に行なうか、又は、基板上に追加のＮ＋ドーピングし
た層を付着させることによつて形成され得る。本実施例
では、ポリシリコンから成るＮ＋ドープ層がエミツタ層
１６を形成するために基板３２の上に付着される。この
エミツタ層１６の厚みは、ほぼ１５００Ａ程度である。
【００２０】好ましい実施例において、エミツタの幅は
非常に狭いことが望まれる。幅の狭いエミツタは、好都
合である。なぜならば、バイポーラトランジスタ構成１
０の抵抗を非常に耐え難くなる程増加させることなし
に、エミツタとベースとの間のキヤパシタンスの面積成
分を著しく減少させるからである。この点において、ほ
とんどの電流は、エミツタとベースの端領域を通つて流
れ、エミツタとベースの中央領域が、デバイスの動作の
ための規定量の電流だけを流す役割を持つ。従って、エ
ミツタ幅の減少は、デバイスのキヤパシタンスを著しく
減少させるけれども、電流の流れに影響しない。本質的
はことは、狭いエミツタ構成は、典型的なエミツタベー
スダイオード接合がベース接点に近い領域においてだけ
強く導通状態に切換わるという事実を利用することによ
り、デバイスのキヤパシタンスを減少させる構造を与え
ると云うことである。
非常に狭いことが望まれる。幅の狭いエミツタは、好都
合である。なぜならば、バイポーラトランジスタ構成１
０の抵抗を非常に耐え難くなる程増加させることなし
に、エミツタとベースとの間のキヤパシタンスの面積成
分を著しく減少させるからである。この点において、ほ
とんどの電流は、エミツタとベースの端領域を通つて流
れ、エミツタとベースの中央領域が、デバイスの動作の
ための規定量の電流だけを流す役割を持つ。従って、エ
ミツタ幅の減少は、デバイスのキヤパシタンスを著しく
減少させるけれども、電流の流れに影響しない。本質的
はことは、狭いエミツタ構成は、典型的なエミツタベー
スダイオード接合がベース接点に近い領域においてだけ
強く導通状態に切換わるという事実を利用することによ
り、デバイスのキヤパシタンスを減少させる構造を与え
ると云うことである。
【００２１】このような狭い幅のエミツタ層１６を得る
ために、種々の違った技術が利用され得る。好ましい実
施例において、側壁像転写法と呼ばれる手法が使用され
る。この手法は米国特許４６４８９３７号に詳細に記述
されている。
ために、種々の違った技術が利用され得る。好ましい実
施例において、側壁像転写法と呼ばれる手法が使用され
る。この手法は米国特許４６４８９３７号に詳細に記述
されている。
【００２２】さて、図２を参照すると、側壁像転写法
は、例えば有機材料のような絶縁材料からなる段４２
を、エミツタ層１６の第２部分４６上ではなく、第１部
分４４上にまず最初に形成することによつて行なわれ
る。段４２は、第１の部分４４と第２の部分４６の境界
に、実質的に垂直な側壁を有し、通常のリングラフイ手
法によつて形成され得る。この段４２の厚みは、代表的
にはほぼ２.０ミクロンである。そして、この段階で、
サブコレクタ領域２８が、エミツタ層１６の上面の第２
部分４６の下方の領域に、デバイス内に形成され得る。
このサブコレクタの形成は、サブコレクタ層２８を形成
するために例えば比較的高エネルギーのイオン注入によ
つて達成され得る。例えば、ほぼ７００ＫｅＶ程度のエ
ネルギーを持つリン元素イオンによるイオン注入を利用
しても良い。サブコレクタ領域２８は、製造工程の早い
段階で何らかの形式の付着又はドーピング処理によって
形成されたものであっても良いことに注目すべきであ
る。本発明は、サブコレクタ層をデバイス内に形成する
特定の形成方法又は形成のタイミングについては限定さ
れるものでない。また、段４２に厚みはほぼ２.０ミク
ロンであるため、段４２の下のシリコン領域内にはリン
元素イオンが浸透しないということに注目すべきであ
る。イオン注入エネルギーは、またＮ型ドープ層１２を
サブコレクタ層２８とベース層１４との間に作るのに充
分な強さにされる。適切なイオン注入量は、ガウス分布
情報を使用した標準ＬＳＳ統計分析手段によって異なる
トランジスタ構成毎に計算できることに注目すべきであ
る。
は、例えば有機材料のような絶縁材料からなる段４２
を、エミツタ層１６の第２部分４６上ではなく、第１部
分４４上にまず最初に形成することによつて行なわれ
る。段４２は、第１の部分４４と第２の部分４６の境界
に、実質的に垂直な側壁を有し、通常のリングラフイ手
法によつて形成され得る。この段４２の厚みは、代表的
にはほぼ２.０ミクロンである。そして、この段階で、
サブコレクタ領域２８が、エミツタ層１６の上面の第２
部分４６の下方の領域に、デバイス内に形成され得る。
このサブコレクタの形成は、サブコレクタ層２８を形成
するために例えば比較的高エネルギーのイオン注入によ
つて達成され得る。例えば、ほぼ７００ＫｅＶ程度のエ
ネルギーを持つリン元素イオンによるイオン注入を利用
しても良い。サブコレクタ領域２８は、製造工程の早い
段階で何らかの形式の付着又はドーピング処理によって
形成されたものであっても良いことに注目すべきであ
る。本発明は、サブコレクタ層をデバイス内に形成する
特定の形成方法又は形成のタイミングについては限定さ
れるものでない。また、段４２に厚みはほぼ２.０ミク
ロンであるため、段４２の下のシリコン領域内にはリン
元素イオンが浸透しないということに注目すべきであ
る。イオン注入エネルギーは、またＮ型ドープ層１２を
サブコレクタ層２８とベース層１４との間に作るのに充
分な強さにされる。適切なイオン注入量は、ガウス分布
情報を使用した標準ＬＳＳ統計分析手段によって異なる
トランジスタ構成毎に計算できることに注目すべきであ
る。
【００２３】次に図３を参照すると、本発明に係るバイ
ポーラトランジスタ構成を形成する次の工程は、エミツ
タ層１６の上面の第３表面部５０を覆うように段４２の
側壁に対して絶縁材料から成る側壁スペーサ４８を形成
することである。この第３表面部５０は、第２表面部４
６よりも面積が小さい。例えば、上記側壁スペーサ４８
の形成は、厚みがほぼ５０００Ａである、例えばＳｉＯ
2又はＳｉ3Ｎ4のような絶縁材料の層で図２の構造を被
覆することによって行なわれ得る。当該被覆は、例えば
プラズマ付着によって行なうことができる。もしも、段
４２を形成するために有機材料が利用されるならば、絶
縁層を付着するための最大温度は制限されることに注意
すべきである。この点について、ＳｉＯ2又はＳｉ3Ｎ4
のすぐれた適合は３００℃より低い温度で達成される。
このような温度は段４２の有機材料に悪い影響を与えな
いということが判明した。
ポーラトランジスタ構成を形成する次の工程は、エミツ
タ層１６の上面の第３表面部５０を覆うように段４２の
側壁に対して絶縁材料から成る側壁スペーサ４８を形成
することである。この第３表面部５０は、第２表面部４
６よりも面積が小さい。例えば、上記側壁スペーサ４８
の形成は、厚みがほぼ５０００Ａである、例えばＳｉＯ
2又はＳｉ3Ｎ4のような絶縁材料の層で図２の構造を被
覆することによって行なわれ得る。当該被覆は、例えば
プラズマ付着によって行なうことができる。もしも、段
４２を形成するために有機材料が利用されるならば、絶
縁層を付着するための最大温度は制限されることに注意
すべきである。この点について、ＳｉＯ2又はＳｉ3Ｎ4
のすぐれた適合は３００℃より低い温度で達成される。
このような温度は段４２の有機材料に悪い影響を与えな
いということが判明した。
【００２４】段材料４２の端に配設されたスペーサ４８
を残したまま、この絶縁層の水平部分を除去するため
に、プラズマで付着された絶縁層の方向性ドライエツチ
ング（ＲＩＥ）が使用される。スペーサ４８の水平幅
は、主として、絶縁層の堆積物の厚み、エツチング装置
の特性、利用される食刻剤の方向性等に依存している。
この構成における好ましいエツチングはポリシリコンに
対して選択性をを持つべきである。例えば、ＣＦ4＋Ｈ2
混合ガスがエッチングガスとして利用され得る。その結
果得られるスペーサ４８は、ほぼ５０００Ａ程度の幅を
持つようになる。
を残したまま、この絶縁層の水平部分を除去するため
に、プラズマで付着された絶縁層の方向性ドライエツチ
ング（ＲＩＥ）が使用される。スペーサ４８の水平幅
は、主として、絶縁層の堆積物の厚み、エツチング装置
の特性、利用される食刻剤の方向性等に依存している。
この構成における好ましいエツチングはポリシリコンに
対して選択性をを持つべきである。例えば、ＣＦ4＋Ｈ2
混合ガスがエッチングガスとして利用され得る。その結
果得られるスペーサ４８は、ほぼ５０００Ａ程度の幅を
持つようになる。
【００２５】本発明のバイポーラトランジスタ構成を形
成する次の工程は、図４に示されており、側壁スペーサ
４８に直接に近接した部分におけるエミツタ層１６とベ
ース層１４の少くとも所定部分を除去することを含んで
いる。この除去工程は、ポリシリコンからなるエミツタ
層１６の選択的エツチングによって都合良く行なうこと
ができる。利用される代表的な選択的エツチング剤は、フ
レオン１１＋Ｎ2＋Ｏ2又はフレオン１１＋空気である。
このエツチング剤を利用すると、スペーサ４８は、ただ
ほんの少しだけエツチングされるだけで後は残る。
成する次の工程は、図４に示されており、側壁スペーサ
４８に直接に近接した部分におけるエミツタ層１６とベ
ース層１４の少くとも所定部分を除去することを含んで
いる。この除去工程は、ポリシリコンからなるエミツタ
層１６の選択的エツチングによって都合良く行なうこと
ができる。利用される代表的な選択的エツチング剤は、フ
レオン１１＋Ｎ2＋Ｏ2又はフレオン１１＋空気である。
このエツチング剤を利用すると、スペーサ４８は、ただ
ほんの少しだけエツチングされるだけで後は残る。
【００２６】ポリシリコンからなるエミツタ層１６を越
えてＰベース層１４まで入り込む標準的なオーバーエツ
チングは、デバイス構成に悪い影響を与えるものではな
い。
えてＰベース層１４まで入り込む標準的なオーバーエツ
チングは、デバイス構成に悪い影響を与えるものではな
い。
【００２７】スペーサ領域４８の真下から広がっている
サブコレクタ領域２８の濃度を高めることが望ましい。
この濃度を上げる目的は、サブコレクタ領域２８に対す
る接点抵抗をより低くすることである。濃度の増加は、
スペーサ４８に近接したサブコレクタ領域２８内へのイ
オン注入（図４において矢印５２によって示している）
によって都合良く達成され得る。例えば、ほぼ２００Ｋ
ｅＶのエネルギーでのリン元素イオンのイオン注入が、
側壁スペーサ４８に近接した領域３０におけるドーピン
グ濃度をＮ＋＋の濃度に増加させるために利用され得
る。典型的には、領域３０における増加した濃度は、１
Ｅ２０／cm2の範囲内にあることになる。
サブコレクタ領域２８の濃度を高めることが望ましい。
この濃度を上げる目的は、サブコレクタ領域２８に対す
る接点抵抗をより低くすることである。濃度の増加は、
スペーサ４８に近接したサブコレクタ領域２８内へのイ
オン注入（図４において矢印５２によって示している）
によって都合良く達成され得る。例えば、ほぼ２００Ｋ
ｅＶのエネルギーでのリン元素イオンのイオン注入が、
側壁スペーサ４８に近接した領域３０におけるドーピン
グ濃度をＮ＋＋の濃度に増加させるために利用され得
る。典型的には、領域３０における増加した濃度は、１
Ｅ２０／cm2の範囲内にあることになる。
【００２８】この段階で段４２を除去することが望まれ
る。種々の異なる手段が段４２の材料に応じて段４２を
除去するために利用され得る。例えば、段４２が有機材
料から成る場合は、酸素プラズマ中において灰化するこ
とによって簡単に除去できる。除去された後の構成が図
５に示されている。
る。種々の異なる手段が段４２の材料に応じて段４２を
除去するために利用され得る。例えば、段４２が有機材
料から成る場合は、酸素プラズマ中において灰化するこ
とによって簡単に除去できる。除去された後の構成が図
５に示されている。
【００２９】段４２の除去の後、ベース層１４を露出
し、ベース接点表面６２を設けるために除去した段４２
の下方のエミツタ層とベース層の一部分を除去すること
が望ましい。このエミツタ層の除去は、エミツタ用とし
て使用される特定の材料を除去するように組成されたエ
ツチング工程によって簡単に達成できる。本実施例で
は、段４２の下方に形成されたポリシリコンから成るエ
ミツタ層１６は、ＳＦ6＋Ｃｌ(リットル)2又はＦｒ11 Ｏ2
＋Ｎ2の混合ガスを使用した反応性イオンエツチングで
除去される。このエツチング工程の間、側壁スペーサ４
８の他方の側のシリコン表面は露出され続ける。
し、ベース接点表面６２を設けるために除去した段４２
の下方のエミツタ層とベース層の一部分を除去すること
が望ましい。このエミツタ層の除去は、エミツタ用とし
て使用される特定の材料を除去するように組成されたエ
ツチング工程によって簡単に達成できる。本実施例で
は、段４２の下方に形成されたポリシリコンから成るエ
ミツタ層１６は、ＳＦ6＋Ｃｌ(リットル)2又はＦｒ11 Ｏ2
＋Ｎ2の混合ガスを使用した反応性イオンエツチングで
除去される。このエツチング工程の間、側壁スペーサ４
８の他方の側のシリコン表面は露出され続ける。
【００３０】従って、反応性イオンエツチングガスは、
イオン注入されたＮ＋＋領域３０に至るまで上記シリコ
ンをエツチングするように働く。このようなエツチング
後の構成は、図５に示されている。これによると、Ｎ＋
＋領域３０の上部表面６４が今や露出されることがわか
る。更に、側壁スペーサ４８の他の側上のＰ領域１４が
ベース接点表面６２の所で露出されるのがわかる。
イオン注入されたＮ＋＋領域３０に至るまで上記シリコ
ンをエツチングするように働く。このようなエツチング
後の構成は、図５に示されている。これによると、Ｎ＋
＋領域３０の上部表面６４が今や露出されることがわか
る。更に、側壁スペーサ４８の他の側上のＰ領域１４が
ベース接点表面６２の所で露出されるのがわかる。
【００３１】次に図６を参照すると、次の工程は、側壁
スペーサ４８を除去することである。この場合、側壁ス
ペーサ材料だけを選択してエツチングするような組成の
選択エツチングを用いることが好ましい。ＳｉＯ2膜を
エツチングするのにＨＦエツチングを利用してもよい
し、あるいは、Ｓｉ3Ｎ4膜をエツチングする場合に高温
Ｈ3ＰＯ4エツチングを利用してもよい。この実施例で
は、ＨＦ混合エツチングがＳｉＯZ膜からなる側壁スペ
ーサ４８を除去するために利用された。プラズマにより
堆積させたＳｉＯ2膜は、熱的に成長させたＳｉＯ2膜又
はＬＰＣＶＤにより堆積され高温で濃密化されたＳｉＯ
2膜よりも早くエツチングされるということに注意すべ
きである。従ってプラズマにより堆積させたスペーサ４
８は絶縁領域３６及び３８を使用に耐えない危険な程度
まで薄くしない。Ｓｉ3Ｎ4が使用されていた場合でも、
Ｈ3ＮＯ4によるエツチングはＳｉＯ2を全く傷つけず、
そして、このエツチング温度は、必要ならばＮ＋ポリシ
リコンをエツチングするのを避ける程度により低くする
ことができる。
スペーサ４８を除去することである。この場合、側壁ス
ペーサ材料だけを選択してエツチングするような組成の
選択エツチングを用いることが好ましい。ＳｉＯ2膜を
エツチングするのにＨＦエツチングを利用してもよい
し、あるいは、Ｓｉ3Ｎ4膜をエツチングする場合に高温
Ｈ3ＰＯ4エツチングを利用してもよい。この実施例で
は、ＨＦ混合エツチングがＳｉＯZ膜からなる側壁スペ
ーサ４８を除去するために利用された。プラズマにより
堆積させたＳｉＯ2膜は、熱的に成長させたＳｉＯ2膜又
はＬＰＣＶＤにより堆積され高温で濃密化されたＳｉＯ
2膜よりも早くエツチングされるということに注意すべ
きである。従ってプラズマにより堆積させたスペーサ４
８は絶縁領域３６及び３８を使用に耐えない危険な程度
まで薄くしない。Ｓｉ3Ｎ4が使用されていた場合でも、
Ｈ3ＮＯ4によるエツチングはＳｉＯ2を全く傷つけず、
そして、このエツチング温度は、必要ならばＮ＋ポリシ
リコンをエツチングするのを避ける程度により低くする
ことができる。
【００３２】本発明の方法におけるこの段階では、薄い
エミツタの長さを定めるのが都合がよい。このエミツタ
の長さを定めるために利用される種々の異なる方法があ
る。例えばホトレジストマスクが、エミツタ上に塗布さ
れ、ポリシリコンラインを切断することが望まれる部分
でポリシリコン１６を除去するために選択反応性イオン
エツチングが加えられる。この工程は、側壁像転写の固
有の性質のために必要とされる。この点に関して述べる
と側壁像転写法は、典型的結果として特定の段の囲りに
閉じた形状に側壁を形成する。従ってサブミクロン幅の
側壁の線が閉じた形状で常に形成される。だから、ホト
レジストマスクは、閉じた形状の内デバイス構成にとっ
て望ましくない部分を除去するために使用されなければ
ならない。その結果得られるエミツタラインの長さは、
ほぼ１.０ミクロン以下である。
エミツタの長さを定めるのが都合がよい。このエミツタ
の長さを定めるために利用される種々の異なる方法があ
る。例えばホトレジストマスクが、エミツタ上に塗布さ
れ、ポリシリコンラインを切断することが望まれる部分
でポリシリコン１６を除去するために選択反応性イオン
エツチングが加えられる。この工程は、側壁像転写の固
有の性質のために必要とされる。この点に関して述べる
と側壁像転写法は、典型的結果として特定の段の囲りに
閉じた形状に側壁を形成する。従ってサブミクロン幅の
側壁の線が閉じた形状で常に形成される。だから、ホト
レジストマスクは、閉じた形状の内デバイス構成にとっ
て望ましくない部分を除去するために使用されなければ
ならない。その結果得られるエミツタラインの長さは、
ほぼ１.０ミクロン以下である。
【００３３】本発明に係る方法のこの段階では、好まし
くは同時に、エミツタ、ベース及びコレクタの露出され
た側を絶縁するために、一組の絶縁物側壁を形成するの
が望ましい。さて、ここで、図６を参照すると、第１の
側壁絶縁体層１８は、エミツタ層１６、ベース層１４、
そして少なくともコレクタ層１２の一部分の一方の側面
に近接及び接触し、かつコレクタ接点表面層６４に接触
して形成される。それと同時に、第２の側壁絶縁体層２
０がエミツタ層１６そしてベース層１４の少くとも一部
分の他方の側に近接及び接触し、かつベース接点表面６
２に接触して形成される。好ましい実施例においては、
これら側壁絶縁体層１８及び２０は、約２０００Ａの暑
さの堆積酸化物（プラズマによるＳｉＯ2膜又はＴＥＯ
Ｓ膜）で被覆することによって簡単に形成されることが
できる。例えば、ＣＦ4＋Ｈ2の反応性イオンエツチング
混合ガスを使用した異方性エツチングが、デバイスの垂
直縁を絶縁するために使用されるエミツタ１６の両側面
上のスペーサを形成するために利用される。ここで、エ
ミツタの両側の接点表面の高さの非対称は、スペーサの
形成に悪い影響を与えない。
くは同時に、エミツタ、ベース及びコレクタの露出され
た側を絶縁するために、一組の絶縁物側壁を形成するの
が望ましい。さて、ここで、図６を参照すると、第１の
側壁絶縁体層１８は、エミツタ層１６、ベース層１４、
そして少なくともコレクタ層１２の一部分の一方の側面
に近接及び接触し、かつコレクタ接点表面層６４に接触
して形成される。それと同時に、第２の側壁絶縁体層２
０がエミツタ層１６そしてベース層１４の少くとも一部
分の他方の側に近接及び接触し、かつベース接点表面６
２に接触して形成される。好ましい実施例においては、
これら側壁絶縁体層１８及び２０は、約２０００Ａの暑
さの堆積酸化物（プラズマによるＳｉＯ2膜又はＴＥＯ
Ｓ膜）で被覆することによって簡単に形成されることが
できる。例えば、ＣＦ4＋Ｈ2の反応性イオンエツチング
混合ガスを使用した異方性エツチングが、デバイスの垂
直縁を絶縁するために使用されるエミツタ１６の両側面
上のスペーサを形成するために利用される。ここで、エ
ミツタの両側の接点表面の高さの非対称は、スペーサの
形成に悪い影響を与えない。
【００３４】次に、浅いＰ＋タイプのイオン注入が、ベ
ース接点拡張層２２内のＰ型のドーピング濃度を上げる
ために使われる。イオン注入のエネルギーは、Ｎ＋ポリ
シリコンエミツタ層１６に浸透しないように選択され、
そしてイオンの注入量は、Ｎ＋エミツタポリシリコン又
はコレクタ接点拡張層２６における領域３０のＮ＋＋ド
ーピングのどちらも相殺することはないが、接点目的の
ためのベースのドーピングレベルは効果的に上げること
になるように定められる。例えばイオン注入として、８
Ｅ１４／cm2の注入量で４０ＫｅＶのエネルギーのＢＦ
２イオンが利用され得る。このイオン注入工程の結果
は、図７に示されるようなＰ＋層７４である。
ース接点拡張層２２内のＰ型のドーピング濃度を上げる
ために使われる。イオン注入のエネルギーは、Ｎ＋ポリ
シリコンエミツタ層１６に浸透しないように選択され、
そしてイオンの注入量は、Ｎ＋エミツタポリシリコン又
はコレクタ接点拡張層２６における領域３０のＮ＋＋ド
ーピングのどちらも相殺することはないが、接点目的の
ためのベースのドーピングレベルは効果的に上げること
になるように定められる。例えばイオン注入として、８
Ｅ１４／cm2の注入量で４０ＫｅＶのエネルギーのＢＦ
２イオンが利用され得る。このイオン注入工程の結果
は、図７に示されるようなＰ＋層７４である。
【００３５】次に接合が相当量移動することがないよう
にしてＰ＋ドーパントを活性化する（ドーパント原子に
より正孔を生じさせる）ために急速な熱アニールが行な
われる。これによりベース接点拡張層２２が形成され
る。
にしてＰ＋ドーパントを活性化する（ドーパント原子に
より正孔を生じさせる）ために急速な熱アニールが行な
われる。これによりベース接点拡張層２２が形成され
る。
【００３６】適切なデバイス接点相互接続を形成するた
めに、シリサイドがコレクタ、エミツタ、そしてベース
の各接点表面上に全面的に形成される。例えばＴｉ又は
他のシリサイド形成金属が堆積され、接点表面で露呈さ
れたシリコンと反応し、これによりコレクタ、エミツタ
そしてベースの各接点表面上に自動位置合せされたシリ
サイドをもたらす。次いで、未反応の金属は選択的に除
去され、シリサイドを残す。これら自動位置合せされる
シリサイド接点層に対し接点相互接続を形成するために
周知の方法が使用され得る。
めに、シリサイドがコレクタ、エミツタ、そしてベース
の各接点表面上に全面的に形成される。例えばＴｉ又は
他のシリサイド形成金属が堆積され、接点表面で露呈さ
れたシリコンと反応し、これによりコレクタ、エミツタ
そしてベースの各接点表面上に自動位置合せされたシリ
サイドをもたらす。次いで、未反応の金属は選択的に除
去され、シリサイドを残す。これら自動位置合せされる
シリサイド接点層に対し接点相互接続を形成するために
周知の方法が使用され得る。
【００３７】上記工程を経たデバイスは、コレクタ接点
拡張層２６（２８及び３０）によってコレクタ層１２に
対する接点を有する。ベース層１４に対する接点は、ベ
ース接点拡張層２２によって得られ、そしてエミツタ１
６に対する接点は、ポリシリコンライン絶縁領域上へ引
き出されるときエミツタを形成しているポリシリコンラ
インへの直接の接触によって得られる。この接点構成の
平面図は図９に示されている。図９の中央にエミツタポ
リシリコンライン１６が示されている。コレクタ接点拡
張層２６のＮ＋＋表面６４がサブミクロンエミツタ１６
の左に示されている。同様に、ベース接点拡張層２２の
Ｐ＋領域の上面６２がサブミクロンエミツタライン１６
の右に示されている。コレクタのコンタクトホールは符
号８０で示され、エミツタのコンタクトホールは符号８
２で示され、そしてベースのコンタクトホールは符号８
４で示されている。
拡張層２６（２８及び３０）によってコレクタ層１２に
対する接点を有する。ベース層１４に対する接点は、ベ
ース接点拡張層２２によって得られ、そしてエミツタ１
６に対する接点は、ポリシリコンライン絶縁領域上へ引
き出されるときエミツタを形成しているポリシリコンラ
インへの直接の接触によって得られる。この接点構成の
平面図は図９に示されている。図９の中央にエミツタポ
リシリコンライン１６が示されている。コレクタ接点拡
張層２６のＮ＋＋表面６４がサブミクロンエミツタ１６
の左に示されている。同様に、ベース接点拡張層２２の
Ｐ＋領域の上面６２がサブミクロンエミツタライン１６
の右に示されている。コレクタのコンタクトホールは符
号８０で示され、エミツタのコンタクトホールは符号８
２で示され、そしてベースのコンタクトホールは符号８
４で示されている。
【００３８】いくつかの例においては、ベース層１４の
縁に寄生的に形成される縦形ＦＥＴデバイスによってエ
ミツタ層１６からコレクタ層１２へ漏洩が起こりうるこ
とに注意する必要がある。この寄生ＦＥＴデバイスは、
ベースに近接した側壁が反転された状態になると形成さ
れることがある。具体的に述べると、この反転は、ベー
ス層１４の低ドーピングレベルと、ベース層１４の縁上
に存在する表面状態レベルの増大によって生じ得る。こ
れら両要因は、電荷漏洩のためのしきい値電圧を減少さ
せる傾向を持つ。従ってベース側壁表面は、反転してエ
ミツタ１６からコレクタ１２へ、低電流経路を作ること
がありうる。あるいはＥーＣパンチスルー現象が起るか
もしれない。
縁に寄生的に形成される縦形ＦＥＴデバイスによってエ
ミツタ層１６からコレクタ層１２へ漏洩が起こりうるこ
とに注意する必要がある。この寄生ＦＥＴデバイスは、
ベースに近接した側壁が反転された状態になると形成さ
れることがある。具体的に述べると、この反転は、ベー
ス層１４の低ドーピングレベルと、ベース層１４の縁上
に存在する表面状態レベルの増大によって生じ得る。こ
れら両要因は、電荷漏洩のためのしきい値電圧を減少さ
せる傾向を持つ。従ってベース側壁表面は、反転してエ
ミツタ１６からコレクタ１２へ、低電流経路を作ること
がありうる。あるいはＥーＣパンチスルー現象が起るか
もしれない。
【００３９】この反転及び漏洩又はパンチスルーの問題
を避けるために、図９に示された側壁スペーサ１８及び
２０は、垂直ベース壁に近接した所での反転を阻止する
ために不純物添加型のものとすることができる。例えば
側壁スペーサ１８と２０は、ほうけい酸ガラスで形成さ
れても良い。このスペーサ１８と２０が所定の位置に形
成された後、スペーサからベース１４のシリコン垂直エ
ツジへほう素を拡散するためにほぼ８００℃の低温が加
えられても良い。ベース垂直縁へのほう素のこの拡散
は、酸化物スペーサに接触しているベース縁でベースド
ーピングを効果的に高め、それによって側壁の反転を阻
止する。
を避けるために、図９に示された側壁スペーサ１８及び
２０は、垂直ベース壁に近接した所での反転を阻止する
ために不純物添加型のものとすることができる。例えば
側壁スペーサ１８と２０は、ほうけい酸ガラスで形成さ
れても良い。このスペーサ１８と２０が所定の位置に形
成された後、スペーサからベース１４のシリコン垂直エ
ツジへほう素を拡散するためにほぼ８００℃の低温が加
えられても良い。ベース垂直縁へのほう素のこの拡散
は、酸化物スペーサに接触しているベース縁でベースド
ーピングを効果的に高め、それによって側壁の反転を阻
止する。
【００４０】しかしながら、ほうけい酸ガラス中で使用
されるほう素の量は、コレクタ１２又はエミツタ１６の
いずれにとっても、垂直側壁縁で補償を与えるには十分
ではない。好ましいほうけい酸ガラス濃度は４％であ
る。
されるほう素の量は、コレクタ１２又はエミツタ１６の
いずれにとっても、垂直側壁縁で補償を与えるには十分
ではない。好ましいほうけい酸ガラス濃度は４％であ
る。
【００４１】図４に示されているＮ＋＋イオン注入工程
前に利用され得る他の方法が図１０に示されている。図
１０において、Ｐ＋型９０が表面６０の直下にある部分
にイオン注入される。このＰ＋型注入は、１Ｅ１４／cm
3の濃度でほう素イオンによつて行なわれ得る。このＰ
＋型注入の次に既に存在するスペーサ４８を広くするた
めに追加のスペーサ９２（図１１）が形成される。この
追加スペーサ９２の形成は所望の厚み（例えば１０００
Ａ）のスペーサ材を堆積させ、それから垂直スペーサ９
２だけを残すように堆積層を異方性エツチングすること
によって達成される。高濃度にドープされた領域３０を
形成するために、次のＮ＋＋注入工程が図１２において
行なわれ、そして図５において、ポリシリコンエミツタ
層１６がベース領域６２の上方でエツチングされると
き、Ｐ＋不純物が拡散された領域９０は、追加のスペー
サ９２の直下に配設されたＰ＋不純物拡散領域９４を除
いて、削除されることになる。ベース層１４の垂直縁に
近接して配設されたこの追加のＰ＋不純物拡散領域９４
は、このベース層の垂直壁の反転を阻止することにな
る。追加のスペーサ９２は、前もって存在しているスペ
ーサ４８とともに除去される。
前に利用され得る他の方法が図１０に示されている。図
１０において、Ｐ＋型９０が表面６０の直下にある部分
にイオン注入される。このＰ＋型注入は、１Ｅ１４／cm
3の濃度でほう素イオンによつて行なわれ得る。このＰ
＋型注入の次に既に存在するスペーサ４８を広くするた
めに追加のスペーサ９２（図１１）が形成される。この
追加スペーサ９２の形成は所望の厚み（例えば１０００
Ａ）のスペーサ材を堆積させ、それから垂直スペーサ９
２だけを残すように堆積層を異方性エツチングすること
によって達成される。高濃度にドープされた領域３０を
形成するために、次のＮ＋＋注入工程が図１２において
行なわれ、そして図５において、ポリシリコンエミツタ
層１６がベース領域６２の上方でエツチングされると
き、Ｐ＋不純物が拡散された領域９０は、追加のスペー
サ９２の直下に配設されたＰ＋不純物拡散領域９４を除
いて、削除されることになる。ベース層１４の垂直縁に
近接して配設されたこの追加のＰ＋不純物拡散領域９４
は、このベース層の垂直壁の反転を阻止することにな
る。追加のスペーサ９２は、前もって存在しているスペ
ーサ４８とともに除去される。
【００４２】
【発明の効果】本発明のバイポーラトランジスタは、サ
ブコレクタに対する接点接続のために通常用いられるコ
レクタリーチスルー接点、及びベースに対する接点接続
のために通常用いられるエミツタの両側に延びる対称的
ベース接点領域を使用しないため、トランジスタの全幅
寸法を縮小でき、従って集積密度を高めて、動作速度を
向上させることができる。本発明のベース接点拡張層の
表面は、エミツタ層の下面よりも低い位置にある。従っ
て、ベース−エミツタ間のブレークダウン電圧が高めら
れる。ドープしたポリシリコンでエミツタ層を形成する
ことにより、通常の拡散エミツタよりもはるかに高いカ
ットオフ周波数を達成でき、高速トランジスタ与えるこ
とができる。リーチスルー接点がなく構成が簡単である
ため、製造容易である。
ブコレクタに対する接点接続のために通常用いられるコ
レクタリーチスルー接点、及びベースに対する接点接続
のために通常用いられるエミツタの両側に延びる対称的
ベース接点領域を使用しないため、トランジスタの全幅
寸法を縮小でき、従って集積密度を高めて、動作速度を
向上させることができる。本発明のベース接点拡張層の
表面は、エミツタ層の下面よりも低い位置にある。従っ
て、ベース−エミツタ間のブレークダウン電圧が高めら
れる。ドープしたポリシリコンでエミツタ層を形成する
ことにより、通常の拡散エミツタよりもはるかに高いカ
ットオフ周波数を達成でき、高速トランジスタ与えるこ
とができる。リーチスルー接点がなく構成が簡単である
ため、製造容易である。
【図１】本発明にかかる最初の工程における半導体基板
の概略図である。
の概略図である。
【図２】段が配設された後の半導体基板の概略図であ
る。
る。
【図３】スペーサが段に近接して配設された後の半導体
基板の概略図である。
基板の概略図である。
【図４】エツチング及びイオンインプランテーションが
行なわれた後の半導体基板の概略図である。
行なわれた後の半導体基板の概略図である。
【図５】段の除去後及び第２次エツチング処理が行なわ
れた後の半導体基板の概略図である。
れた後の半導体基板の概略図である。
【図６】側面絶縁層の形成後の半導体基板の概略図であ
る。
る。
【図７】ベース層に近接したＰ＋領域の形成後の半導体
基板の概略図である。
基板の概略図である。
【図８】本発明に係るバイポーラトランジスタの概略図
である。
である。
【図９】本発明に係るバイポーラトランジスタの概略平
面図である。
面図である。
【図１０】低Ｅ−Ｃバンチスルーを防ぐために、ある処
理を行なった後の半導体装置構成の概略図である。
理を行なった後の半導体装置構成の概略図である。
【図１１】バイポーラトランジスタにおける低Ｅ−Ｃバ
ンチスルーを防ぐために２番目の処置を行なった後の半
導体装置構成の概略図である。
ンチスルーを防ぐために２番目の処置を行なった後の半
導体装置構成の概略図である。
【図１２】バイポーラトランジスタにおける低Ｅ−Ｃバ
ンチスルーを防ぐために第３番目の処置を行なった後の
半導体装置構成の概略図である。 １０ バイポーラトランジスタ １２ コレクタ層 １４ ベース層 １６ エミッタ層 １８，２０ 側壁絶縁層 ２２ ベース接点拡張層 ２４ ベース接点相互接続 ２６ コレクタ接点拡張層 ２９ コレクタ接点相互接続 ３４ エピタキシヤル層 ３６，３８ 酸化物領域
ンチスルーを防ぐために第３番目の処置を行なった後の
半導体装置構成の概略図である。 １０ バイポーラトランジスタ １２ コレクタ層 １４ ベース層 １６ エミッタ層 １８，２０ 側壁絶縁層 ２２ ベース接点拡張層 ２４ ベース接点相互接続 ２６ コレクタ接点拡張層 ２９ コレクタ接点相互接続 ３４ エピタキシヤル層 ３６，３８ 酸化物領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パトリシア・ラベリイ・クローセン アメリカ合衆国マサチューセッツ州ワール ポーレ、ウエスト・ストリート393番地 (72)発明者 セイキ・オグラ アメリカ合衆国ニューヨーク州ホープウエ ル・ジャンクション、ロングヒル・ロード 番地なし (72)発明者 ニイーボ・ロベド アメリカ合衆国ニューヨーク州ラグランジ ヴィレ、サンダンス・ロード１番地
Claims (2)
- 【請求項１】半導体材料の基盤と、 上記基板上に設けられた半導体材料のエピタキシヤル領
域と、 上記エピタキシヤル領域に形成された第１導電型のサブ
コレクタ層と、 上記サブコレクタ層に接して配置された上記第１導電型
のコレクタ層と、 上記コレクタ層上に配置された第２導電型のベース層
と、 上記ベース層上に配置された上記第１導電型のエミツタ
層と、 上記ベース層に接して横方向に延び、上記ベース層の不
純物濃度よりも高い不純物濃度を有し、その上面が上記
エミツタ層の下面よりも低い位置にある上記第２導電型
のベース接点拡張層と、 上記エミツタ層に関して上記ベース接点拡張層と反対側
の領域において上記サブコレクタ層に接して横方向に延
び、上記サブコレクタ層の不純物濃度よりも高い不純物
濃度を有する上記第１導電型のサブコレクタ拡張層と、 上記ベース接点拡張層と同じ側の上記エミツタ層の側壁
に接して配置された第１の側壁絶縁層と、 上記エミツタ層に関して上記ベース接点拡張層と反対側
の領域において上記エミツタ層、上記ベース層及び上記
コレクタ層の側壁に接して配置された第２の側壁絶縁層
と、 上記第１の側壁絶縁層によって上記エミツタ層から分離
して上記ベース接点拡張層の表面に形成されたベース接
点相互接続導体と、 上記第２の側壁絶縁層によって上記エミツタ層から分離
して上記サブコレクタ拡張層の表面に形成されたコレク
タ接点相互接続導体とを含む縦型バイポーラトランジス
タ。 - 【請求項２】上記エミツタ層が不純物をドープされたポ
リシリコンであることを特徴とする請求項１に記載の縦
型バイポーラトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US226738 | 1988-08-01 | ||
| US07/226,738 US4957875A (en) | 1988-08-01 | 1988-08-01 | Vertical bipolar transistor |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149774A Division JPH0713974B2 (ja) | 1988-08-01 | 1989-06-14 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169775A true JPH07169775A (ja) | 1995-07-04 |
| JP2597466B2 JP2597466B2 (ja) | 1997-04-09 |
Family
ID=22850197
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149774A Expired - Lifetime JPH0713974B2 (ja) | 1988-08-01 | 1989-06-14 | バイポーラトランジスタの製造方法 |
| JP6185642A Expired - Lifetime JP2597466B2 (ja) | 1988-08-01 | 1994-08-08 | 縦型バイポーラトランジスタ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149774A Expired - Lifetime JPH0713974B2 (ja) | 1988-08-01 | 1989-06-14 | バイポーラトランジスタの製造方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4957875A (ja) |
| EP (1) | EP0354153B1 (ja) |
| JP (2) | JPH0713974B2 (ja) |
| KR (1) | KR920010595B1 (ja) |
| CN (1) | CN1027413C (ja) |
| BR (1) | BR8903812A (ja) |
| CA (1) | CA1290079C (ja) |
| DE (1) | DE68906095T2 (ja) |
| MY (1) | MY104983A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4897703A (en) * | 1988-01-29 | 1990-01-30 | Texas Instruments Incorporated | Recessed contact bipolar transistor and method |
| US5034337A (en) * | 1989-02-10 | 1991-07-23 | Texas Instruments Incorporated | Method of making an integrated circuit that combines multi-epitaxial power transistors with logic/analog devices |
| US5124775A (en) * | 1990-07-23 | 1992-06-23 | National Semiconductor Corporation | Semiconductor device with oxide sidewall |
| US5087580A (en) * | 1990-09-17 | 1992-02-11 | Texas Instruments Incorporated | Self-aligned bipolar transistor structure and fabrication process |
| JP3343968B2 (ja) * | 1992-12-14 | 2002-11-11 | ソニー株式会社 | バイポーラ型半導体装置およびその製造方法 |
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| US7504685B2 (en) | 2005-06-28 | 2009-03-17 | Micron Technology, Inc. | Oxide epitaxial isolation |
| US8105911B2 (en) * | 2008-09-30 | 2012-01-31 | Northrop Grumman Systems Corporation | Bipolar junction transistor guard ring structures and method of fabricating thereof |
| SE537101C2 (sv) * | 2010-03-30 | 2015-01-07 | Fairchild Semiconductor | Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4299024A (en) * | 1980-02-25 | 1981-11-10 | Harris Corporation | Fabrication of complementary bipolar transistors and CMOS devices with poly gates |
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| US4637125A (en) * | 1983-09-22 | 1987-01-20 | Kabushiki Kaisha Toshiba | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
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| JPS6185864A (ja) * | 1984-10-04 | 1986-05-01 | Nec Corp | バイポ−ラ型トランジスタ |
| US4706378A (en) * | 1985-01-30 | 1987-11-17 | Texas Instruments Incorporated | Method of making vertical bipolar transistor having base above buried nitride dielectric formed by deep implantation |
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1988
- 1988-08-01 US US07/226,738 patent/US4957875A/en not_active Expired - Fee Related
-
1989
- 1989-06-02 CA CA000601597A patent/CA1290079C/en not_active Expired - Fee Related
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