JPH07168167A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH07168167A JPH07168167A JP34282193A JP34282193A JPH07168167A JP H07168167 A JPH07168167 A JP H07168167A JP 34282193 A JP34282193 A JP 34282193A JP 34282193 A JP34282193 A JP 34282193A JP H07168167 A JPH07168167 A JP H07168167A
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Abstract
(57)【要約】
【目的】 電気的素子を含む薄膜面部を表示部に有する
液晶表示装置において、該薄膜の応力を好適に制御し、
表示品質を高めることにある。 【構成】 電気的素子を含む薄膜中に、該薄膜が形成さ
れているシリコン基板よりも熱膨張率の大きなシリコン
窒化膜を高温下で形成した応力制御膜を設けたことを特
徴とする。
液晶表示装置において、該薄膜の応力を好適に制御し、
表示品質を高めることにある。 【構成】 電気的素子を含む薄膜中に、該薄膜が形成さ
れているシリコン基板よりも熱膨張率の大きなシリコン
窒化膜を高温下で形成した応力制御膜を設けたことを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタ等の電気
的素子を含む薄膜面部を有する基板を用いた液晶表示装
置に関する。
的素子を含む薄膜面部を有する基板を用いた液晶表示装
置に関する。
【０００２】
【従来の技術】トランジスタ等の電気的素子を含む薄膜
を有する基板の一部を除去し、前記薄膜のみの透明化さ
れた薄膜面部が形成された素子基板を用いて液晶表示装
置を作製する方法は、例えば、特開平３−１９４１１５
号公報等で開示されている。
を有する基板の一部を除去し、前記薄膜のみの透明化さ
れた薄膜面部が形成された素子基板を用いて液晶表示装
置を作製する方法は、例えば、特開平３−１９４１１５
号公報等で開示されている。
【０００３】かかる液晶表示装置は従来、熱酸化膜を有
する単結晶シリコンＳＯＩ基板上にトランジスタ等から
なる駆動回路等を形成し、該シリコン基板とガラス基板
を用いて液晶セルを形成した後、該シリコン基板の表示
部となるべき部分のみの裏面エッチングを行い不透明な
シリコン部分を除去し、前記回路等を含む大略透明な薄
膜と成すことによって、透過表示が可能な装置構成とし
ていた。
する単結晶シリコンＳＯＩ基板上にトランジスタ等から
なる駆動回路等を形成し、該シリコン基板とガラス基板
を用いて液晶セルを形成した後、該シリコン基板の表示
部となるべき部分のみの裏面エッチングを行い不透明な
シリコン部分を除去し、前記回路等を含む大略透明な薄
膜と成すことによって、透過表示が可能な装置構成とし
ていた。
【０００４】
【発明が解決しようとする課題】しかし、前記駆動回路
等を有する薄膜は、幾何学的構造や力学的構造が複雑化
するため、力学的、更には電気的状態が不安定になり易
く、その結果、前記液晶表示装置の表示品質が安定しな
いという問題が有った。
等を有する薄膜は、幾何学的構造や力学的構造が複雑化
するため、力学的、更には電気的状態が不安定になり易
く、その結果、前記液晶表示装置の表示品質が安定しな
いという問題が有った。
【０００５】前記薄膜の力学的状態に関しては、例えば
前記薄膜が前記基板に対して引張応力（テンシル）を示
す場合には、表示部になるべき部分のシリコン除去後も
該部分の薄膜はピンと張った状態となる。ただし前記引
張応力が非常に弱い場合には、前記液晶セルのギャップ
を均一に保持する事が困難であり、液晶注入後の前記薄
膜はたれぎみである。一方、前記引張応力が強過ぎる場
合には、セルギャップは均一化するものの、図２に示さ
れるように前記薄膜の膜破壊強度が低下し、クラック等
の破壊が生じ、割れ易くなってしまう。
前記薄膜が前記基板に対して引張応力（テンシル）を示
す場合には、表示部になるべき部分のシリコン除去後も
該部分の薄膜はピンと張った状態となる。ただし前記引
張応力が非常に弱い場合には、前記液晶セルのギャップ
を均一に保持する事が困難であり、液晶注入後の前記薄
膜はたれぎみである。一方、前記引張応力が強過ぎる場
合には、セルギャップは均一化するものの、図２に示さ
れるように前記薄膜の膜破壊強度が低下し、クラック等
の破壊が生じ、割れ易くなってしまう。
【０００６】また前記薄膜が前記基板に対して圧縮応力
（コンプレッシブ）を示す場合には、前記薄膜にはシワ
が寄り、たわみ、均一なセルギャップを実現できず、こ
の応力が特に強い場合には前記薄膜の大きな曲率による
破壊が生じていた。
（コンプレッシブ）を示す場合には、前記薄膜にはシワ
が寄り、たわみ、均一なセルギャップを実現できず、こ
の応力が特に強い場合には前記薄膜の大きな曲率による
破壊が生じていた。
【０００７】また、上述した力学的状態に関連して、回
路素子の電気的特性が変動する。具体的な例としては、
テンシル性応力によるＢＪＴの速度向上や、ＭＯＳＦＥ
Ｔのｇm，Ｖthシフトが報告されている。
路素子の電気的特性が変動する。具体的な例としては、
テンシル性応力によるＢＪＴの速度向上や、ＭＯＳＦＥ
Ｔのｇm，Ｖthシフトが報告されている。
【０００８】本発明の目的は、上述したような従来技術
の有する問題点に鑑み、電気的素子を含む薄膜面部を有
する基板を用いて液晶セルを構成した液晶表示装置にお
いて、該薄膜の力学的状態、更には該薄膜内の電気的素
子の特性を安定化せしめ、表示品質並びに歩留りを向上
せしめることにある。
の有する問題点に鑑み、電気的素子を含む薄膜面部を有
する基板を用いて液晶セルを構成した液晶表示装置にお
いて、該薄膜の力学的状態、更には該薄膜内の電気的素
子の特性を安定化せしめ、表示品質並びに歩留りを向上
せしめることにある。
【０００９】
【課題を径決するための手段及び作用】上記目的を達成
すべく成された本発明は、
すべく成された本発明は、
【００１０】半導体基板上に電気的素子を含む薄膜を有
し、且つ上記半導体基板の画像表示部に対応する部分が
除去されて上記薄膜面部が形成されている素子基板を用
いた液晶表示装置において、上記薄膜中に、上記半導体
基板よりも熱膨張率の大きな、高温で形成された応力制
御膜を有することを特徴とする液晶表示装置にあり、ま
た、半導体基板上に電気的素子を含む薄膜を有し、且つ
上記半導体基板の画像表示部に対応する部分が除去され
て上記薄膜面部が形成されている素子基板を用いた液晶
表示装置において、上記薄膜中に、上記半導体基板より
も熱膨張率の小さな、低温で形成された応力制御膜を有
することを特徴とする液晶表示装置にある。
し、且つ上記半導体基板の画像表示部に対応する部分が
除去されて上記薄膜面部が形成されている素子基板を用
いた液晶表示装置において、上記薄膜中に、上記半導体
基板よりも熱膨張率の大きな、高温で形成された応力制
御膜を有することを特徴とする液晶表示装置にあり、ま
た、半導体基板上に電気的素子を含む薄膜を有し、且つ
上記半導体基板の画像表示部に対応する部分が除去され
て上記薄膜面部が形成されている素子基板を用いた液晶
表示装置において、上記薄膜中に、上記半導体基板より
も熱膨張率の小さな、低温で形成された応力制御膜を有
することを特徴とする液晶表示装置にある。
【００１１】前述のように電気的素子を含む薄膜面部を
表示部に有する液晶表示装置においては、この薄膜の応
力は、セルギャップを均一に保持可能で且つ膜破壊強度
の比較的大きな、弱テンシル（おおよその目安としては
３×１０8〜３×１０9ｄｙｎｅ／ｃｍ2程度）な状態に
制御されていることが望ましい訳であるが、本発明に関
わる前記応力制御膜は、これを可能ならしめるものであ
る。
表示部に有する液晶表示装置においては、この薄膜の応
力は、セルギャップを均一に保持可能で且つ膜破壊強度
の比較的大きな、弱テンシル（おおよその目安としては
３×１０8〜３×１０9ｄｙｎｅ／ｃｍ2程度）な状態に
制御されていることが望ましい訳であるが、本発明に関
わる前記応力制御膜は、これを可能ならしめるものであ
る。
【００１２】即ち、前記半導体基板よりも熱膨張率の大
きな応力制御膜は、その形成温度よりも温度が下がる
と、前記半導体基板に対してテンシル性の応力を示すの
が通常である。このような半導体基板と応力制御膜の組
合せとしては、例えばシリコン基板とシリコン窒化膜、
シリコン基板とアルミ膜、シリコン基板とポリイミド
膜、ガラス基板とアルミ膜、ガラス基板とポリイミド膜
等が挙げられる。一方、前記半導体基板よりも熱膨張の
小さな応力制御膜は、その形成温度よりも温度が上がる
と、前記半導体基板に対して同様なテンシル性を示す。
このような半導体基板と応力制御膜の組合せとしては、
例えばシリコン基板とシリコン酸化膜、シリコン基板と
ＢＰＳＧ膜、シリコン基板とＩＴＯ膜、ガラス基板とＢ
ＰＳＧ膜、ガラス基板とＩＴＯ膜等が挙げられる。
きな応力制御膜は、その形成温度よりも温度が下がる
と、前記半導体基板に対してテンシル性の応力を示すの
が通常である。このような半導体基板と応力制御膜の組
合せとしては、例えばシリコン基板とシリコン窒化膜、
シリコン基板とアルミ膜、シリコン基板とポリイミド
膜、ガラス基板とアルミ膜、ガラス基板とポリイミド膜
等が挙げられる。一方、前記半導体基板よりも熱膨張の
小さな応力制御膜は、その形成温度よりも温度が上がる
と、前記半導体基板に対して同様なテンシル性を示す。
このような半導体基板と応力制御膜の組合せとしては、
例えばシリコン基板とシリコン酸化膜、シリコン基板と
ＢＰＳＧ膜、シリコン基板とＩＴＯ膜、ガラス基板とＢ
ＰＳＧ膜、ガラス基板とＩＴＯ膜等が挙げられる。
【００１３】このように常温でテンシル性の応力を有す
る前記応力制御膜によって、前記薄膜の応力値を好まし
いある一定の範囲内に制御することは、例えば、前記薄
膜を構成している他の膜の膜厚を考慮の上、前記応力制
御膜の膜厚或いはパターン等を適宜設定することにより
容易に行うことができる。
る前記応力制御膜によって、前記薄膜の応力値を好まし
いある一定の範囲内に制御することは、例えば、前記薄
膜を構成している他の膜の膜厚を考慮の上、前記応力制
御膜の膜厚或いはパターン等を適宜設定することにより
容易に行うことができる。
【００１４】
【実施例】以下、実施例により本発明を具体的に説明す
るが、本発明はこれらの実施例に限定されるものでない
ことは言うまでもなく、以下の実施例を本発明の主旨の
範囲で適宜組み合わせ或いは変形可能である。
るが、本発明はこれらの実施例に限定されるものでない
ことは言うまでもなく、以下の実施例を本発明の主旨の
範囲で適宜組み合わせ或いは変形可能である。
【００１５】実施例１ 本実施例の液晶表示装置について、図１の製造工程図を
用いて説明する。
用いて説明する。
【００１６】先ず、厚さ４０００Åの埋込シリコン酸化
膜１２を有する単結晶シリコンＳＯＩ基板１０の厚さ４
０００Å程度の活性層１３に通常の方法でＰＭＯＳＦＥ
Ｔを形成した（図１（ａ））。
膜１２を有する単結晶シリコンＳＯＩ基板１０の厚さ４
０００Å程度の活性層１３に通常の方法でＰＭＯＳＦＥ
Ｔを形成した（図１（ａ））。
【００１７】次いで、約８００℃での減圧ＣＶＤ法で、
厚さ６０００Åのシリコン窒化膜からなる応力制御膜１
４を形成した（図１（ｂ））。この応力制御膜の熱膨張
率は約３．０×１０-6であり、シリコン基板１１の熱膨
張率２．６×１０-6よりも大きい。
厚さ６０００Åのシリコン窒化膜からなる応力制御膜１
４を形成した（図１（ｂ））。この応力制御膜の熱膨張
率は約３．０×１０-6であり、シリコン基板１１の熱膨
張率２．６×１０-6よりも大きい。
【００１８】次いで、液晶表示用の画素電極（不図
示）、さらには保護膜１５を形成し、素子基板を形成し
た（図１（ｃ））。
示）、さらには保護膜１５を形成し、素子基板を形成し
た（図１（ｃ））。
【００１９】次に、対向電極等を形成してあるガラス基
板１６と上記素子基板とをシール材１７を用いて貼合せ
（図１（ｄ））、続いて個々の液晶セルに分割し、液晶
１８を注入した（図１（ｅ））。
板１６と上記素子基板とをシール材１７を用いて貼合せ
（図１（ｄ））、続いて個々の液晶セルに分割し、液晶
１８を注入した（図１（ｅ））。
【００２０】最後に、シリコン基板１１の表示部１９に
相当する部分を裏面からエッチング除去し、前記ＰＭＯ
ＳＦＥＴ等を内蔵する薄膜２０を露出させる。これによ
り前記液晶セルの表示部は透明化され、透過表示が可能
な液晶表示装置となった。尚、本実施例では表示部１９
の大きさを１４ｍｍ×１０ｍｍに作成した。
相当する部分を裏面からエッチング除去し、前記ＰＭＯ
ＳＦＥＴ等を内蔵する薄膜２０を露出させる。これによ
り前記液晶セルの表示部は透明化され、透過表示が可能
な液晶表示装置となった。尚、本実施例では表示部１９
の大きさを１４ｍｍ×１０ｍｍに作成した。
【００２１】本実施例で応力制御膜１４として前記高温
下で形成した厚さ６０００Åのシリコン窒化膜は、単層
では常温下で５×１０9ｄｙｎｅ／ｃｍ2程度の比較的大
きなテンシル性の応力を示すが、薄膜２０を構成してい
る他のコンプレッシブな膜の応力によって、該薄膜は最
終的に通常の使用温度範囲（−１５〜＋６０℃）で弱テ
ンシル性を示す。
下で形成した厚さ６０００Åのシリコン窒化膜は、単層
では常温下で５×１０9ｄｙｎｅ／ｃｍ2程度の比較的大
きなテンシル性の応力を示すが、薄膜２０を構成してい
る他のコンプレッシブな膜の応力によって、該薄膜は最
終的に通常の使用温度範囲（−１５〜＋６０℃）で弱テ
ンシル性を示す。
【００２２】膜の応力は当然その膜に施されるパターニ
ングによって変化するが、本実施例において、前記応力
制御膜１４に施されるパターニングはコンタクトホール
部分についてのみであり、その開口率は１０％以下であ
るために、応力制御膜の有するテンシル性の応力が、こ
のパターニングによって減ぜられる割合は非常に小さか
った。尚、本実施例のように、素子基板の作製工程にお
いて、応力制御膜に応力設計上考慮に入れていないパタ
ーニングが必要な場合には、そのパターニングによる開
口率は約３０％以下であるのが望ましい。
ングによって変化するが、本実施例において、前記応力
制御膜１４に施されるパターニングはコンタクトホール
部分についてのみであり、その開口率は１０％以下であ
るために、応力制御膜の有するテンシル性の応力が、こ
のパターニングによって減ぜられる割合は非常に小さか
った。尚、本実施例のように、素子基板の作製工程にお
いて、応力制御膜に応力設計上考慮に入れていないパタ
ーニングが必要な場合には、そのパターニングによる開
口率は約３０％以下であるのが望ましい。
【００２３】以上の様にして作製した本実施例の液晶表
示装置は、表示部１９において薄膜２０は垂れることが
なく、均一なセルギャップを保持できた。また、薄膜内
にはクラック等の欠陥も無く、前記ＰＭＯＳＦＥＴで構
成した回路素子の電気的特性も安定していた。
示装置は、表示部１９において薄膜２０は垂れることが
なく、均一なセルギャップを保持できた。また、薄膜内
にはクラック等の欠陥も無く、前記ＰＭＯＳＦＥＴで構
成した回路素子の電気的特性も安定していた。
【００２４】実施例２ 本実施例では、応力制御膜として実施例１で用いたシリ
コン窒化膜に代えて、約−５０℃の低温下で形成された
光アシストプラズマＣＶＤ法によるシリコン酸化膜を用
いた以外は、実施例１と同様にして液晶表示装置を作製
した。尚、このシリコン酸化膜の形成は、結露を防ぐ為
に真空中で行った。
コン窒化膜に代えて、約−５０℃の低温下で形成された
光アシストプラズマＣＶＤ法によるシリコン酸化膜を用
いた以外は、実施例１と同様にして液晶表示装置を作製
した。尚、このシリコン酸化膜の形成は、結露を防ぐ為
に真空中で行った。
【００２５】上記シリコン酸化膜の熱膨張率は約０．５
×１０-6であり、シリコン基板の熱膨張率よりも小さ
い。シリコン酸化膜の形成は、従来は一般に常温よりも
高い温度でなされていたため、テンシル性の応力が報告
されることは少ないが、本実施例の形成方法によるシリ
コン酸化膜はシリコン基板に対してテンシル性の応力を
示すと共に、充分に緻密な膜であり、破壊強度も高い。
×１０-6であり、シリコン基板の熱膨張率よりも小さ
い。シリコン酸化膜の形成は、従来は一般に常温よりも
高い温度でなされていたため、テンシル性の応力が報告
されることは少ないが、本実施例の形成方法によるシリ
コン酸化膜はシリコン基板に対してテンシル性の応力を
示すと共に、充分に緻密な膜であり、破壊強度も高い。
【００２６】本実施例の液晶表示装置においても、ＰＭ
ＯＳＦＥＴ等を内蔵する薄膜は通常の使用温度範囲で弱
テンシル性を示し、実施例１と同様の効果が得られた。
ＯＳＦＥＴ等を内蔵する薄膜は通常の使用温度範囲で弱
テンシル性を示し、実施例１と同様の効果が得られた。
【００２７】上述した２つの実施例は、主に応力制御膜
の膜厚を設定することによって応力設計をしたものであ
るが、本発明の他の実施例として、応力制御膜に施され
るパターニングのパターンを設計することによって、前
記薄膜の応力を所定の弱テンシルの値とすることも可能
である。
の膜厚を設定することによって応力設計をしたものであ
るが、本発明の他の実施例として、応力制御膜に施され
るパターニングのパターンを設計することによって、前
記薄膜の応力を所定の弱テンシルの値とすることも可能
である。
【００２８】
【発明の効果】以上説明した様に、電気的素子を内蔵し
た薄膜中に応力制御膜を形成した本発明の液晶表示装置
では、該薄膜の応力を好適な範囲内に容易に制御できる
と共に、電気的素子の特性を安定化できることによっ
て、表示品質を高めることができると共に、歩留りを向
上できた。
た薄膜中に応力制御膜を形成した本発明の液晶表示装置
では、該薄膜の応力を好適な範囲内に容易に制御できる
と共に、電気的素子の特性を安定化できることによっ
て、表示品質を高めることができると共に、歩留りを向
上できた。
【図１】実施例１にて示す本発明の液晶表示装置の製造
工程図である。
工程図である。
【図２】薄膜の引張応力−膜破壊強度特性の一例を示す
図である。
図である。
１０ ＳＯＩ基板 １１ シリコン部分 １２ 埋込シリコン酸化膜 １３ 活性層 １４ 応力制御膜 １５ 保護膜 １６ ガラス基板 １７ シール材 １８ 液晶 １９ 表示部 ２０ 薄膜
Claims (8)
- 【請求項１】 半導体基板上に電気的素子を含む薄膜を
有し、且つ上記半導体基板の画像表示部に対応する部分
が除去されて上記薄膜面部が形成されている素子基板を
用いた液晶表示装置において、 上記薄膜中に、上記半導体基板よりも熱膨張率の大き
な、高温で形成された応力制御膜を有することを特徴と
する液晶表示装置。 - 【請求項２】 前記半導体基板が、シリコン基板である
ことを特徴とする請求項１に記載の液晶表示装置。 - 【請求項３】 前記応力制御膜が、シリコン窒化膜であ
ることを特徴とする請求項１に記載の液晶表示装置。 - 【請求項４】 半導体基板上に電気的素子を含む薄膜を
有し、且つ上記半導体基板の画像表示部に対応する部分
が除去されて上記薄膜面部が形成されている素子基板を
用いた液晶表示装置において、 上記薄膜中に、上記半導体基板よりも熱膨張率の小さ
な、低温で形成された応力制御膜を有することを特徴と
する液晶表示装置。 - 【請求項５】 前記半導体基板が、シリコン基板である
ことを特徴とする請求項４に記載の液晶表示装置。 - 【請求項６】 前記応力制御膜が、シリコン酸化膜であ
ることを特徴とする請求項４に記載の液晶表示装置。 - 【請求項７】 前記応力制御膜は、その膜厚により所定
の応力を有することを特徴とする請求項１〜６いずれか
に記載の液晶表示装置。 - 【請求項８】 前記応力制御膜は、そのパターンにより
所定の応力を有することを特徴とする請求項１〜６いず
れかに記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34282193A JP3203459B2 (ja) | 1993-12-16 | 1993-12-16 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34282193A JP3203459B2 (ja) | 1993-12-16 | 1993-12-16 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07168167A true JPH07168167A (ja) | 1995-07-04 |
| JP3203459B2 JP3203459B2 (ja) | 2001-08-27 |
Family
ID=18356754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34282193A Expired - Fee Related JP3203459B2 (ja) | 1993-12-16 | 1993-12-16 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3203459B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007511786A (ja) * | 2003-10-27 | 2007-05-10 | イー インク コーポレイション | 電気光学ディスプレイ |
| US8969886B2 (en) | 2002-04-24 | 2015-03-03 | E Ink Corporation | Electro-optic displays having backplanes comprising ring diodes |
| US9234988B2 (en) | 2012-10-29 | 2016-01-12 | Seiko Epson Corporation | Fabrication method for microlens array substrate |
-
1993
- 1993-12-16 JP JP34282193A patent/JP3203459B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8969886B2 (en) | 2002-04-24 | 2015-03-03 | E Ink Corporation | Electro-optic displays having backplanes comprising ring diodes |
| US9419024B2 (en) | 2002-04-24 | 2016-08-16 | E Ink Corporation | Methods for forming patterned semiconductors |
| US9632389B2 (en) | 2002-04-24 | 2017-04-25 | E Ink Corporation | Backplane for electro-optic display |
| JP2007511786A (ja) * | 2003-10-27 | 2007-05-10 | イー インク コーポレイション | 電気光学ディスプレイ |
| US9234988B2 (en) | 2012-10-29 | 2016-01-12 | Seiko Epson Corporation | Fabrication method for microlens array substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3203459B2 (ja) | 2001-08-27 |
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