JPH07160591A - メモリ監視方式 - Google Patents

Abstract

(57)【要約】 【目的】複雑な回路と制御を必要としない簡易な構成
で、しかも高速にパリティチェックによりメモリの記憶
データを監視できる方式を提供する。 【構成】メモリとこのメモリに記憶されたデータを読み
出すＣＰＵと、データの異常の有無をチェックするパリ
ティチェック回路を有し、さらに、パリティチェック回
路から出される異常を示すビットを受けて出力レベルを
変化させて、ＣＰＵから送出される監視終了クロックを
受けるまで保持する。監視終了クロックを受けると出力
レベルを第２のフリップフロップに出力し、第２のフリ
ップフロップはＣＰＵより監視開始クロックがあるま
で、第１のフリップフロップの出力レベルに応じた出力
レベルの信号を送出する。 【効果】ＣＰＵではメモリデータの読出しだけ行えばよ
く、構成が簡易になる。パリティチェックの結果は、２
つのフリップフロップを通じて行われるので、監視と出
力が同時に行えることになり、高速化が図られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ監視方式に関
し、特にメモリの内容をＣＰＵにより監視して異常が生
じたときに外部に信号を送出するメモリ監視方式に関す
る。

【０００２】

【従来の技術】従来からメモリに記憶された内容を周期
的に監視する方式として、パリティチェック方式という
監視方式が知られている。この方式は、図３に示すよう
に、ＣＰＵ２０１によりメモリ２０２の記憶内容を読み
出すとともに、パリティチェック回路２０４によりその
内容をチェックし、メモリ２０２の内容を監視するもの
である。この方式では、ＣＰＵ２０１がメモリからデー
タを読み出す毎にパリティチェック回路２０４によりパ
リティチェックが行われ、この結果は一旦Ｉ／Ｏ回路を
通じてＣＰＵ２０１に取り込まれて判別され、異常が発
生した場合、Ｉ／Ｏ回路を通して外部に出力される。こ
のような基本構成をもとに構成されたメモリ監視回路と
して、例えば、特開昭６２−１５９２５６号公報記載の
ものがある。

【０００３】

【発明が解決しようとする課題】このようなメモリ内容
の監視は、一定時間毎に周期的に行われ、異常検出とと
もに、異常を回復したかどうかの確認の目的で行われ
る。上述の例に示すような従来方式では、ＣＰＵはメモ
リデータの読出しだけでなく、全アドレスのデータにつ
いてパリティチェックの結果を示すビット情報の確認も
同時に行わなければならない。また、ＣＰＵではパリテ
ィ異常を示すビット情報を、次に全メモリ内容を監視す
るまで保持しておく必要があるため、ソフトウェアが複
雑になるという問題がある。

【０００４】本発明の目的は、上述の欠点を解決するた
めに、簡易なハードウェアの構成からなり、しかもメモ
リ内容をパリティチェックにより周期的に監視して、異
常信号を送出できるメモリ監視方式を提供することにあ
る。

【０００５】

【課題を解決するための手段】上述の欠点を除去するた
めに、本発明のメモリ監視方式は、メモリと、メモリの
記憶データを順次読み出すＣＰＵと、ＣＰＵによるデー
タの読出しの開始時と終了時を知らせるクロックを送出
するクロック送出手段と、ＣＰＵにより読み出されたデ
ータをチェックし、異常が検出された場合には異常を知
らせる異常警報信号を送出するチェック手段と、チェッ
ク手段から異常警報信号が入力されると第１の出力レベ
ルを第１の状態から第２の状態に変化させて第２の状態
を保持するとともに、クロック送出手段から終了クロッ
クを受けると、出力レベルを第１の状態に復帰させる第
１のフリップフロップと、クロック送出手段から前記開
始クロックを受けると、第１のフリップフロップの第１
の出力レベルを受けて、第１の出力レベルが第２の状態
にあるときのみ、第２の出力レベルを第３の状態から第
４の状態に変化させて第２の出力レベルを、クロック送
出手段から開始クロックを受けるまで出力端子に出力
し、開始クロックを受けると第２の出力レベルを第３の
状態に復帰させる第２のフリップフロップとを備えたこ
とを特徴とする。

【０００６】本発明は、特に上述のデータをチェックす
る手段として、パリティチェックを用いていることを特
徴としている。

【０００７】

【実施例】次に図面を参照して本発明の一実施例を詳細
に説明する。

【０００８】図１は、本発明のメモリ監視方式の一実施
例を示す回路を示す。メモリ１０２は、メモリ制御バス
１１０によりＣＰＵ１０１に接続されている。また、メ
モリ１０２は、ＣＰＵ１０１によりメモリ制御バス１１
０を通じて指定されたアドレスにより読み出されたのデ
ータが、パリティチェック回路１０４に送出されるよう
に接続されている。パリティチェック回路１０４は、メ
モリ１０２から送出されたデータの内容をパリティチェ
ックし、異常が検出されると異常警報信号として１ビッ
トからなるパルス信号１１１を第１のＤ−フリップフロ
ップ１０５に送出する。第１のＤ−フリップフロップ１
０５はパルス信号１１１を受けて、出力電圧のレベルを
変化させて外部からクロック信号１１４が入力されるま
で、変化後の出力レベルを一定に保持する。

【０００９】第１のＤ−フリップフロップ１０５の出力
端子には、第２のＤ−フリップフロップに接続されてお
り、第１のフリップフロップ１０５から入力される第１
の出力信号に応じて、第２の出力信号を出力する。第２
のＤ−フリップフロップ１０６においても出力は、外部
からのクロック信号１１４が入力されるまで一定値を保
持し、クロック信号１１４により初期状態に復帰する。

【００１０】次に、本発明のメモリ監視方式の動作を図
２のタイムチャートを使用して説明する。

【００１１】図１に示される本発明のメモリ監視方式で
は、ＣＰＵでメモリデータの読出しとパリティチェック
内容の判別の両方を行う従来の方式とは異なり、ＣＰＵ
１０１はメモリ１０２のメモリデータの読出しとパリテ
ィチェック回路１０４へのデータ送出のみ行う。ＣＰＵ
１０２は、メモリ１０１に対してメモリ制御バス１１０
を通じて、メモリの全内容を１アドレス分ずつ順次パリ
ティチェック回路１０４に送るように制御する（図２
（ａ））。順次送られてきたデータはパリティチェック
回路１０４によりチェックされ、異常が検出されると異
常を知らせるパルス信号１１１（図２（ｂ））がＣＰＵ
ではなく、第１のＤ−フリップフロップ１０５に送出さ
れる。これを受けて、第１のＤ−フリップフロップ１０
５では出力レベル１１２が変化する（例えば、ローから
ハイへ変化する、図２（ｃ））。この出力レベルの状態
は、ＣＰＵ１０１がメモリ１０２の全内容について読出
す間、保持される。そして、ＣＰＵ１０１が全読出しを
終え、クロック送出を行うクロック発生回路１０５よ
り、その周期の監視の終了とともに次の周期の監視の開
始を知らせるクロック信号が送出されると、第１のＤ−
フリップフロップ１０５では出力信号が第２のＤ−フリ
ップフロップ１０６に出力されるとともに、第１のＤ−
フリップフロップ１０５の出力レベルは初期の状態に復
帰させる。

【００１２】一方、第２のＤ−フリップフロップ１０６
では、第１のＤ−フリップフロップ１０５の出力信号が
入力されると、その出力レベルに応じて、出力レベルを
１１３変化させて出力端子より出力する（例えば、第１
のＤ−フリップフロップ１０５の出力レベルがハイであ
れば、ハイを、ローであればローの出力レベルが出力さ
れる、図（ｄ））。第２のＤ−フリップフロップ１０６
はクロック発生回路１０３より、開始クロック１１４を
受ける（図２（ｅ））とその出力状態は初期状態に復帰
する。

【００１３】もし、一周期の監視のなかで一度も異常が
検出されなかった場合には、第２のＤ−フリップフロッ
プ１０６からは、ローの出力電圧が出力されることにな
り、これにより異常が生じていないことがわかる。

【００１４】このように、本発明によれば、ＣＰＵは単
にメモリのアドレスからデータを読出し、全データの読
出しの終了を示すクロック信号をクロック発生回路から
各フリップフロップに送出するだけよい。従って、ＣＰ
Ｕの機能は従来よりも簡易化され、制御内容も極めて単
純化できる。

【００１５】

【発明の効果】以上述べたように、本発明のメモリ監視
方式によれば、ＣＰＵはメモリデータの読出しのみを行
い、パリティチェックの結果判別は一切行わない。従っ
て、ＣＰＵには複雑な動作が要求されないため、回路構
成が簡易になるとともに、制御も行いやすくなる。ま
た、ＣＰＵが読出しのみになることに加え、フリップフ
ロップを２個用いているので、ある監視周期において第
１のフリップフロップによりパリティチェックの結果を
保持するとともに、ある監視周期から次の監視周期の間
に第２のフリップフロップから前の周期の監視結果を外
部に送出できるので監視作業の高速化を図ることも可能
になる。

【図面の簡単な説明】

【図１】本発明のメモリ監視方式の一実施例を示す基本
構成図。

【図２】図１に示される本発明のメモリ監視方式のタイ
ムチャート図

【図３】従来のメモリ監視方式を示す基本構成図。

【符号の説明】

１０１，２０１ ＣＰＵ １０２，２０２ メモリ １０３ Ｉ／Ｏ回路 ２０３ クロック発生回路 １０４，２０４ パリティチェック回路 １０５ 第１のＤ−フリップフロップ １０６ 第２のＤ−フリップフロップ １１０ メモリ制御バス １１１ パルス信号 １１２ 第１の出力信号 １１３ 第２の出力信号 １１４ クロック信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリと、 該メモリの記憶データを順次読み出すＣＰＵと、 前記ＣＰＵによるデータの読出しの開始と終了を知らせ
   るクロックを送出するクロック送出手段と、 前記ＣＰＵにより読み出されたデータをチェックし、異
   常が検出された場合には異常を知らせる異常警報信号を
   送出するチェック手段と、 該異常警報信号を保持するとともに、前記クロックに応
   答して保持内容をクリアする第１のフリップフロップ
   と、 前記開始クロックに応答して前記第１のフリップフロッ
   プの出力レベルを取り込む第２のフリップフロップとを
   備えたことを特徴とするメモリ監視方式。
2. 【請求項２】 前記チェック手段が、パリティチェック
   であり、前記異常警報信号は前記パリティチェックによ
   り得られる１ビットにより形成されたパルス信号である
   ことを特徴とする「請求項１」記載のメモリ監視方式。