JPH0715996A

JPH0715996A - モータ制御回路

Info

Publication number: JPH0715996A
Application number: JP5158273A
Authority: JP
Inventors: Makoto Ichikawa; 眞琴市川
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1993-06-29
Filing date: 1993-06-29
Publication date: 1995-01-17

Abstract

(57)【要約】（修正有）【目的】ＣＰＵのスループットを低減させずに、回転制
御を行える３相交流誘導モータの制御回路を提供する。【構成】３相の矩形波信号を生成して出力する制御回路
部と、その信号を３相のモータ駆動電流に変換し、モー
タを駆動するインバータ部とを備え、制御回路部には、
ＣＰＵ２３、メモリ２４を含むマイクロコンピュータ２
２と、カウントクロック信号１１８の入力を介してイン
クリメントされるタイマ２６、およびＣＰＵ２３による
Ｒ／Ｗ信号１１９を介して格納値が読み書きされるコン
ペアレジスタ２７を含み、タイマとコンペアレジスタの
値とが一致した時出力するトリガ発生回路２５と、ＣＰ
Ｕ２３よりのイニシャライズ信号１０３により初期化さ
れ、クロック信号１０１とトリガ発生回路２５よりのロ
ーティトトリガ信号１０２を介して、３相の矩形波信号
１０６、１０８、１１０を出力する矩形波発生回路２１
とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はモータ制御回路に関し、
特に多相交流誘導モータを回転制御するモータ制御回路
に関する。

【０００２】

【従来の技術】一般に、多相交流誘導モータ、例えば３
相交流誘導モータを駆動制御するシステムとしては、図
８に示されるように、交流電源５８の交流電圧を入力し
て、３相交流誘導モータ６４を駆動するＰＷＭ（パルス
幅変調）インバータ回路５９が、速度制御機能を有する
駆動システムとして用いられている（ＯＨＭ誌；ｐ３３
〜３６、ＮＯ７、１９８４）。

【０００３】このＰＷＭインバータ回路５９は、交流電
源５８より出力される交流電圧を直流電圧に変換するコ
ンバータ部６０と、コンバータ部６０より出力される直
流電圧に含まれるリップル電圧を除去する平滑回路部６
１と、３相交流誘導モータ６４の回転速度を設定し、所
定の回転速度制御信号を生成して出力する制御回路部６
３と、平滑回路部６１より出力される直流電圧を受け
て、制御回路部６３より入力される回転速度制御信号を
介して所望の交流電圧に変換して出力するインバータ部
６２とを備えて構成される。

【０００４】上記の制御回路部６３は、一般に、図９に
示されるように、ＣＰＵ３７およびメモリ３８を含むマ
イクロコンピュータ３６と、タイマ３９、コンペアレジ
スタ４０、４１、４２、４３、４４および４５、フリッ
プフロップ４６、４７および４８を含む矩形波発生回路
３５とを備えて構成されている（特願平３−２６６６５
４）。マイクロコンピュータ３６においては、メモリ３
８内に格納されている命令に従い、ＣＰＵ３７によりデ
ータ転送等を含む処理が実行され、これにより矩形波発
生回路３５の動作が制御される。矩形波発生回路３５
は、上述のように、タイマ３９と、コンペアレジスタ４
０〜４５と、フリップフロップ５６〜５８とを備えて構
成されている。タイマ３９は、１６ビットの値を格納す
ることのできるレジスタであり、カウントクロック１１
８が入力されると、内部に格納されている値がインクリ
メントされる。インクリメントによりタイマ３９におい
てオーバフローが発生すると、オーバフロー信号１２３
が出力され、ＣＰＵ３７に対してステータス信号として
入力される。コンペアレジスタ４０は、タイマ３９と同
様に１６ビットの値を格納することのできるレジスタで
あり、タイマ３９の値とコンペアレジスタ４０に格納さ
れている値とが常時比較照合されており、双方の値が一
致した場合には、一致信号１２４が出力されてフリップ
フロップ４６のＳ端子に入力される。

【０００５】また、コンペアレジスタ４１、４２、４
３、４４および４５を含む各コンペアレジスタにおいて
も、同様にタイマ３９の値と格納されている値との比較
照合が行われて、それぞれにおいて一致した場合には、
それぞれ一致信号１２５、１２６、１２７、１２８およ
び１２９が出力され、対応するフリップフロップ４６の
Ｒ端子、フリップフロップ４７のＳ端子およびＲ端子、
フリップフロップ４８のＳ端子およびＲ端子に入力され
る。なお、これらの各コンペアレジスタはデータバス２
０１に接続されており、データバス２０１は、各コンペ
アレジスタに対する読み書き用として使用される。その
場合における読み出しおよび書き込みの動作について
は、逐一、マイクロコンピュータ３６のＣＰＵ３７より
入力されるＲ／Ｗ信号１１９により指定される。ＣＰＵ
３７により読み書きが行われる場合には、当該ＣＰＵ３
７より、どのコンペアレジスタに対して読み書きを行う
かの選択信号がデータバス２０１に出力され、これを受
けて、それぞれのコンペアレジスタにおいては、当該選
択信号による選択の対象が自己に対するものであるか否
かが判別される。選択されたコンペアレジスタにおいて
は、読み出しの場合には、内部に格納されている値がデ
ータバス２０１に出力され、逆に、書き込みの場合に
は、データバス２０１に出力されている値が、選択され
たコンペアレジスタの内部に格納される。

【０００６】Ｓ端子に一致信号１２４が入力され、Ｒ端
子に一致信号１２５が入力されるフリップフロップ４６
においては、一致信号１２４が“１”レベルの場合に
は、Ｑ端子より“１”レベルの出力信号１３０が出力さ
れ、一致信号１２５が“１”レベルの場合には、Ｑ端子
より“０”レベル出力信号１３０が出力される。このこ
とは、フリップフロップ４７および４８においても全く
同様であり、それぞれＱ端子より、出力信号１３１およ
び１３２が、“１”レベルまたは“０”レベルで出力さ
れる。これらの出力信号１３０、１３１および１３２
は、それぞれ３相交流誘導モータ６４に対する回転制御
用の矩形波信号としてインバータ部６２に送られる。

【０００７】図１２（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）およ
び（ｋ）は、図９に示される従来例の制御回路部６３に
おける各部の動作信号を示すタイミング図である。以
下、図９および図１２を参照して、矩形波発生回路３５
を含む制御回路部３２の動作について説明する。

【０００８】タイマ３９においては、カウントクロック
１１８の入力を受けて順次カウントアップ動作が行わ
れ、図１２（ａ）に示されるように、０と最高値６５５
３５（符号なしの１６ビットで表わされる最大の１０進
数）との間の値がとられる。ステージＴ₂において、タ
イマ３９と値とコンペアレジスタ４０の値が一致する
と、一致信号１２４が“１”レベルとなり（図１２
（ｃ）参照）、フリップフロップ４６のＳ端子に入力さ
れて、フリップフロップ４６のＱ端子の出力信号１３０
は“１”レベルで出力される（図１２（ｉ）参照）。そ
して、更にタイマ３９のカンウントアップが進み、ステ
ージＴ₄において、コンペアレジスタ４１の値が一致す
ると、一致信号１２５が“１”レベルとなり（図１２
（ｄ）参照）、フリップフロップ４６のＲ端子に入力さ
れて、フリップフロップ４６のＱ端子の出力信号１３０
は“０”レベルで出力される（図１２（ｉ）参照）。ス
テージＴ₅においては、タイマ３９に格納されている値
が６５５３５（符号なしの１６ビットで表わされる最大
の１０進数）から、更にカウントアップされてオーバー
フローの状態となり、オーバーフロー信号１２３が出力
されてＣＰＵ３７に入力される（図１２（ｂ）参照）。
タイマ３９における格納値は、オーバーフロー信号１２
３の出力に対応して“０”値に戻る。コンペアレジスタ
４２、４３、４４および４５においても同様に一致信号
１２６、１２７、１２８および１２９が出力されて（図
１２（ｅ）、（ｆ）、（ｇ）および（ｈ）参照）、それ
ぞれ対応するフリップフロップ４７および４８のＳ端子
またはＲ端子に入力され、これらのフリップフロップ４
７および４８のＱ端子よりは、それぞれ出力信号１３１
および１３２が、ステージのタイミングに応じて、
“１”レベルまたは“０”レベルで出力される（図１２
（ｊ）および（ｋ）参照）。

【０００９】ＣＰＵ３７においては、タイマ３９よりオ
ーバフロー信号１２３が入力されると、タイマ３９にお
ける１周期が終了したものと判断して、次の１周期分の
矩形波信号を生成するために、各コンペアレジスタに格
納される値がメモリ３８より読み出され、或はまたは読
み出されて所定の計算が行われ、それらの値がデータバ
ス２０１を経由して各コンペアレジスタに書き込まれ
る。このような処理が各周期に対応して繰返して実行さ
れて、出力端子７７、７８および７９よりは、上述のよ
うに、一連の出力信号１３０、１３１および１３２が、
回転制御用の矩形波信号として出力されて、インバータ
部６２（図８参照）に入力される。

【００１０】インバータ部６２の内部構成は、図１０に
示されるように、３相交流誘導モータ６４に対応して、
ＮＰＮトランジスタ４９〜５４と、インバータ５５〜５
７とを備えて構成されており、ＮＰＮトランジスタ４
９、５１および５３のベースには、制御回路部６３に含
まれる矩形波発生回路３５（図９参照）より出力される
信号１３０、１３１および１３２が、それぞれ矩形波信
号として入力され、またこれらの矩形波信号が、インバ
ータ５５、５６および５７を介して反転された矩形波信
号が、それぞれＮＰＮトランジスタ５０、５２および５
４のベースに入力される。これにより、インバータ部６
２よりは、図１１に示されるように、正弦波信号に近似
される３相の駆動電流Ｉ_A、Ｉ_BおよびＩ_Cが出力され
て３相交流誘導モータ６４に入力され、当該３相交流誘
導モータ６４に対する回転制御が行われる。

【００１１】

【発明が解決しようとする課題】上述した従来のモータ
制御回路においては、タイマにおける１周期ごとにＣＰ
Ｕによりコンペアレジスタの値を書き換える必要があ
り、このために、当該ＣＰＵによる回転制御用の処理時
間が増大し、ＣＰＵ自体ののスループットが低下すると
いう欠点がある。

【００１２】この欠点を回避するために、ＣＰＵによる
処理を介さずにコンペアレジスタの値を書き換えるため
には、多相交流誘導モータの回転制御用としての専用の
関連機器が必要となり、汎用性に欠ける余分の装置を設
けなければならないという欠点がある。

【００１３】

【課題を解決するための手段】本発明のモータ制御回路
は、マイクロコンピュータによる制御作用を介して、Ｎ
（正整数：≧２）相交流誘導モータの回転制御用信号と
して機能するＮ相の矩形波信号を生成して出力する制御
回路部と、前記Ｎ相の矩形波信号を受けてＮ相のモータ
駆動電流に変換し、前記Ｎ相交流誘導モータを駆動する
インバータ部とを少なくとも備えて構成されるモータ制
御回路において、前記制御回路部が、前記マイクロコン
ピュータと、所定のカウントクロック信号の入力を介し
てインクリメントされるタイマと、前記マイクロコンピ
ュータによる読み書き指定信号を介して格納値が読み書
きされるコンペアレジスタとを備えて形成され、前記タ
イマの値と前記コンペアレジスタの値とが一致した時点
において出力される一致信号を、ローティトトリガ信号
として出力するトリガ発生回路と、複数のデータラッチ
を含むローティトレジスタと、当該複数のデータラッチ
に対し個別に初期化値を設定する初期値設定手段と、所
定のクロック信号、前記ローティトトリガ信号および前
記マイクロコンピュータより入力されるイニシャライズ
信号を入力とする論理回路とを少なくとも備えて形成さ
れ、前記ローティトレジスタが前記イニシャライズ信号
を介して初期化され、前記論理回路より出力される信号
を介して前記Ｎ相の矩形波信号を出力する矩形波発生回
路と、を備えて構成される。

【００１４】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１５】図１は本発明の第１の実施例に含まれる制
御回路部を示すブロック図である。図１に示されるよう
に、本実施例における制御回路部は、矩形波発生回路２
１と、ＣＰＵ２３およびメモリ２４を含むマイクロコン
ピュータ２２と、タイマ２６およびコンペアレジスタ２
７を含むトリガ発生回路２５とを備えて構成される。な
お、本実施例は、前述の従来例の場合と同様に、３相交
流誘導モータの回転制御用の場合を例としている。

【００１６】また、上記の矩形波発生回路２１の一実施
例が図２に示されており、ＡＮＤ回路１および２と、イ
ンバータ３および４と、２入力マスタースレーブ型デー
タ・ラッチ（以下、データラッチと云う）５〜１０と、
初期値設定用のＲＯＭ１１とを備えて構成される。更
に、図３は、図２におけるデータ・ラッチの内部構成を
示す図であり、Ｄ₁、Ｄ₂、Ｃ₁、Ｃ₂、Ｃ₃およびＱ
を含む各端子に対応して、トランスファゲート１２、１
３および１７と、ＮＯＲ回路１４と、３ステートＮＯＴ
回路１５および１９と、インバータ１６、１８および２
０とを備えて構成される。なお、図４（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）および（ｋ）は、図１に示される本実施
例の制御回路部３２における各部の動作信号を示すタイ
ミング図である。

【００１７】以下、図１、図２、図３および図４を参照
して、矩形波発生回路２１を含む制御回路部３２の動作
について説明する。

【００１８】図１において、トリガ発生回路２５は、矩
形波発生回路２１に対するローティトトリガ信号１０２
を生成して出力する回路であり、タイマ２６とコンペア
レジスタ２７により構成される。タイマ２６は、１６ビ
ットの値を格納することのできるレジスタであり、カウ
ントクロック１１８の入力に対応して、内部に格納され
ている値が逐次インクリメントされる。コンペアレジス
タ２７も、同様に１６ビットの値を格納することのでき
るレジスタであり、タイマ２６においてインクリメント
されて格納される値と、コンペアレジスタ２７に格納さ
れている値とは常時比較照合されており、双方の値が一
致した場合には、一致信号が出力されて、ローテイトト
リガ信号１０２として矩形波発生回路２１に入力される
とともに、クリア信号としてタイマ２６に入力され、こ
れによりタイマ２６の格納値は０値にクリアされる。こ
のコンペアレジスタ２７はデータバス２０１に接続され
ており、ＣＰＵ２３による当該コンペアレジスタ２７に
対するデータの読み書き動作は、全てこのデータバス２
０１を介して行われる。ＣＰＵ２３によりコンペアレジ
スタ２７に対する読み書き動作が行われる時には、まず
コンペアレジスタ２７を選択する指定信号がデータバス
２０１を介してコンペアレジスタ２７に送られ、これを
受けて、コンペアレジスタ２７においては、当該指定信
号が自己に対する指定信号であるか否かが判別される。
また、読み出しかまたは書き込みの区分は、ＣＰＵ２３
より出力されるＲ／Ｗ信号１１９により指定される。コ
ンペアレジスタ２７が選択された場合には、読み出しの
場合には、データバス２０１にコンペアレジスタ２７に
格納されている値が出力され、逆に、書き込みの場合に
は、データバス２０１に出力されている値がコンペアレ
ジスタ２７の内部に格納される。この場合、カウントク
ロック１１８は、一定時間ごとに入力されるため、コン
ペアレジスタ２７に格納されている値を替えない限り、
一致信号の出力される間隔は一定に保持されている。従
って、コンペアレジスタ２７に格納される値を２倍に設
定すると、これに応じて一致信号の出力される時間間隔
も２倍に拡大される。即ち、トリガ発生回路２５より出
力されて、矩形波発生回路２１に入力されるローティト
トリガ信号１０２の時間間隔は、単純な読み書き処理作
用を介して、コンペアレジスタ２７の格納される値によ
り適宜に変えることが可能となる。

【００１９】このローティトトリガ信号１０２は、矩形
波発生回路２１に入力されるが、当該矩形波発生回路２
１は、まずＣＰＵ２３より出力されるイニシャライズ信
号１０３を受けて初期化される。このイニシャライズ信
号１０３は、矩形波発生回路２１の動作を初期化するた
めの信号であり、当該矩形波発生回路２１の動作前にお
いて、最小限必要とされる時間内において“１”レベル
のイニシャライズ信号１０３がＣＰＵ２３より入力され
る。トリガ発生回路２５より入力されるローティトトリ
ガ信号１０２は、矩形波発生回路２１に含まれるロウテ
ィトレジスタ（図２に示されるデータ・ラッチ５〜１０
は、これらを纏めてローティトレジスタと呼ぶ）をロー
ティトさせるための信号であり、当該ロウティトレジス
タをローティトさせるタイミングにおいて、矩形波発生
回路２１対して、トリガ発生回路２５より“１”レベル
のローティトトリガ信号１０２が入力される。このロー
ティトにより、データラッチの内部に格納されている値
は、途中で損われることなくデータ転送されるため、ｎ
ビットのデータラッチにおいては、同一方向にｎ回ロー
ティトすると元の状態に戻る。ローティトおよびデータ
ラッチの動作については後述する。

【００２０】図２に示される矩形波発生回路２１に含ま
れる初期値設定用のＲＯＭ１１は、初期値設定手段に相
当するＲＯＭであり、各データラッチを“１”レベルま
たは“０”レベルのどちらかに初期化するための値が予
め書き込まれているメモリである。データラッチ５のＤ
₁端子入力としては、初期値設定用のＲＯＭ１１の出力
１１２が入力され、Ｃ₁端子にはイニシャライズ信号１
０３が入力され、Ｄ₂端子には、データラッチ１０のＱ
端子出力１１１が入力されており、Ｃ₂端子にはＡＮＤ
回路１の出力１０４が入力され、Ｃ₃端子にはＡＮＤ回
路２の出力１０５が入力されている。同様に、データラ
ッチ６、７、８、９および１０におけるＤ₂端子には、
それぞれ前段のデータラッチのＱ端子出力１０６、１０
７、１０８、１０９および１１０が入力され、各Ｄ₁端
子には、ＲＯＭ１１からの対応する出力１１３、１１
４、１１５、１１６および１１７がそれぞれ入力され
る。ＡＮＤ回路１には、ローティトトリガ信号１０２、
クロック信号１０１およびインバータ４によるイニシャ
ライズ信号１０３の反転信号が入力され、これらの入力
信号が全て“１”レベルの時には出力１０４として
“１”レベルが出力され、また、それ以外の時には
“０”レベルが出力されて、各データラッチのＣ₂端子
に入力される。ＡＮＤ回路２に対しては、クロック信号
１０１およびインバータ３によるローティトトリガ信号
１０２の反転信号が入力され、これらの入力信号が全て
“１”レベルの時には出力１０５として“１”レベルが
出力され、また、それ以外の時には“０”レベルが出力
されて、各データラッチのＣ₃端子に入力される。この
ようにして、ローティトトリガ信号１０２、クロック信
号１０１およびイニシャライズ信号１０３の入力に対応
して、矩形波発生回路２１からは、出力端子７１、７２
および７３を介して、それぞれデータラッチ５、７およ
び９のＱ端子出力１０６、１０８および１１０が出力さ
れる。

【００２１】図３は、上述したデータラッチの内部構成
を示す回路図である。図３に示されるように、当該デー
タラッチは、Ｃ₁、Ｃ₂、Ｃ₃、Ｄ₁、Ｄ₂およびＱを
含む各端子に対応して、トランスファゲート１２、１３
および１７と、ＮＯＲ回路１４と、３ステートＮＯＴ回
路１５および１９と、インバータ１６、１８および２０
とを備えて構成される。図３において、インバータ１６
に対する入力としては、トランスファゲート１２および
１３の出力と、３ステートＮＯＴ回路１５の出力とを含
む三つの出力が１本に纏められて入力されるように回路
形成されているが、同時に二つ以上の出力があった場合
には、状態が不定となり可能性があり、これを防止する
ために、データラッチの外部には、Ｃ₁端子およびＣ₂
端子が同時には“１”とならないようにするためのイン
バータ４が設けられている（図２を参照）。Ｃ₁端子お
よびＣ₂端子が両方ともに“０”レベルの時には、ＮＯ
Ｒ回路１４の出力が“１”レベルとなり、３ステートＮ
ＯＴ回路１５とインバータ１６によりクローズドループ
が形成され、ＮＯＲ回路１４の出力が“１”レベルにな
る直前のインバータ１６の値が記憶される。このデータ
ラッチにおけるデータ格納をマスタラッチと呼ぶ。ま
た、Ｃ₃端子が“０”レベルの時には、インバータ１８
の出力が“１”レベルとなり、３ステートＮＯＴ回路１
９とインバータ２０によりクローズドループが形成さ
れ、インバータ１８の出力が“１”レベルになる直前の
インバータ２０の値が記憶される。このデータラッチに
おけるデータ格納をスレーブラッチと呼ぶ。従って、各
データラッチにおける動作としては、Ｃ₁端子が“１”
レベルになった時にはＤ₁端子のレベルが記憶され、Ｃ
₂端子が“１”レベルになった時にはＤ₂端子のレベル
が記憶されて、Ｃ₃端子が“１”レベルになった時に
は、これらの記憶された値がＱ端子より出力される。

【００２２】以下に、図２および図４（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）および（ｋ）を参照して、本実施例にお
ける矩形波発生回路２１の動作について説明する。今、
ＲＯＭ１１には、初期値設定用のデータとして“１１０
０１０”が書き込まれており、ＲＯＭ１１からの出力１
１２、１１３、１１４、１１５、１１６および１１７と
しては、それぞれ“１”、“１”、“０”、“０”、
“１”、“０”が常時出力されているものとする。図４
におけるステージＴ₁においてイニシャライズ信号１０
３が“１”レベルの状態においては、データラッチ５、
６、７、８、９および１０においては、それぞれ上記の
“１”、“１”、“０”、“０”、“１”、“０”が入
力されて格納される。次いでステーズＴ₃においてロー
ティトトリガ信号１０２が“１”レベルになると、ＡＮ
Ｄ回路１の出力が“１”レベルとなり、各データラッチ
においては、それぞれ前段のデータラッチのＱ端子出力
がマスタラッチに格納される。また、ステージＴ₄にお
いてローティトトリガ信号１０２が“０”レベルになる
と、ＡＮＤ回路２の出力が“１”レベルとなり、各デー
タラッチにおいてマスタラッチに格納されていた値がス
レーブラッチに格納されて、それぞれのＱ端子より出力
される。同様に、ローティトトリガ信号１０２が“１”
レベルから“０”レベルに変わるごとに、前段のデータ
ラッチのＱ端子出力が次段のデータラッチに入力されて
格納されるため、ステージＴ₁₇において、６回目のロー
ティトトリガ信号１０２が“１”レベルから“０”レベ
ルに変わる時点において、イニシャライズ信号１０３が
“１”レベルの時の状態に戻る。この一連の動作をロー
ティトと呼ぶ。このようにして、データラッチ５、７お
よび９のＱ端子より出力される信号１０６、１０８およ
び１１０は、同一波形であり、且つ相互の位相差が１２
０度の矩形波信号として、それぞれ出力端子７１、７２
および７３から順番に出力されてインバータ部３３（図
８参照）に入力される。インバータ部３３においては、
従来例において説明したように、正弦波信号に近似され
る３相の駆動電流Ｉ_A、Ｉ_BおよびＩ_Cが生成されて出
力され（図１１参照）、３相交流誘導モータ３４に入力
されて、当該３相交流誘導モータ３４に対する駆動制御
が行われる。

【００２３】即ち、本実施例においては、矩形波発生回
路２１における１周期分の矩形波信号をローティトさせ
るトリガ発生回路２５を設けることにより、従来行われ
ているように、タイマの１周期ごとにＣＰＵによる制御
作用を介してコンペアレジスタの値を書換える処理手順
が不要となり、多相交流誘導モータの回転制御のために
要するＣＰＵの処理時間が大幅に削減される。

【００２４】次に、本発明の第２の実施例について説明
する。本実施例は、３相交流誘導モータに対する逆転機
能をも持つ矩形波発生回路を有するモータ駆動制御回路
の一実施例である。図１１に示されるように、従来例お
よび第１の実施例においては、モータを駆動する電流
が、Ｉ_A、Ｉ_B、Ｉ_Cの順に、１２０度の位相差で出力
されてモータが駆動されているが、当該モータの回転方
向を逆転させるためには、これらの駆動電流の位相順位
を逆転させればよく、これを行うためには、駆動電流Ｉ
_Aと駆動電流Ｉ_Cの位相を入れ替えればよい。従って、
例えば、第１の実施例における矩形波発生回路２１にお
いて、矩形波信号１０６および１１０の位相を入れ替え
て出力することが必要となる。

【００２５】図５は本実施例に含まれる制御回路部６３
を示すブロック図である。図５に示されるように、本実
施例における制御回路部は、矩形波発生回路２１と、Ｃ
ＰＵ２３およびメモリ２４を含むマイクロコンピュータ
２２と、タイマ２６およびコンペアレジスタ２７を含む
トリガ発生回路２５とを備えて構成される。また、上記
の矩形波発生回路２１の一実施例が図６に示されてお
り、ＡＮＤ回路１および２と、インバータ３、４および
２８と、データラッチ５〜１０と、初期値設定用のＲＯ
Ｍ１１と、ＡＮＤ回路２９、３０、３２および３３と、
ＯＲ回路３１および３４とを備えて構成される。なお、
上記の各データ・ラッチの内部構成は、前述の図３に示
されるとうりである。また、図７（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）、（ｌ）、（ｍ）、（ｎ）およ
び（ｐ）は、図５に示される本実施例の制御回路部３２
における各部の動作信号を示すタイミング図である。以
下、図５、図６および図７を参照して、矩形波発生回路
２１を含む制御回路部３２の動作について説明する。

【００２６】図５において、まずＣＰＵ２３より出力さ
れるイニシャライズ信号１０３を受けて、矩形波発生回
路２１が初期化される。このイニシャライズ信号１０３
は、矩形波発生回路２１の動作を初期化するための信号
であり、当該矩形波発生回路２１の動作前において、最
小限必要とされる時間内において“１”レベルのイニシ
ャライズ信号１０３が外部より入力される。ローティト
トリガ信号１０２は、矩形波発生回路２１に含まれるロ
ウティトレジスタ（図６に示されるデータ・ラッチ５〜
１０は、これらを纏めてローティトレジスタと呼ぶ）を
ローティトさせるための信号であり、当該ロウティトレ
ジスタをローティトさせるタイミングにおいて、矩形波
発生回路２１に対して、トリガ発生回路２５より“１”
レベルのローティトトリガ信号１０２が入力される。こ
のローティトにより、各データラッチの内部に格納され
ている値は、途中で損われることなくデータ転送される
ため、ｎビットのデータラッチにおいては、同一方向に
ｎ回ローティトすると元の状態に戻る。

【００２７】図６において、第１の実施例の場合と同様
に、データラッチ５、６、７、８、９および１０の各Ｄ
₁端子には、初期値設定用のＲＯＭ１１の出力１１２、
１１３、１１４、１１５、１１６および１１７がそれぞ
れ入力され、各Ｃ₁端子にはイニシャライズ信号１０３
が共通入力され、また各Ｃ₂端子にはＡＮＤ回路１の出
力１０４が入力されて、各Ｃ₃端子にはＡＮＤ回路２の
出力１０５が共通入力されている。そして、データラッ
チ５のＤ₂端子には、データラッチ１０のＱ端子出力１
１１が入力されており、データラッチ６、７、８、９お
よび１０のＤ₂端子には、それぞれ前段のデータラッチ
のＱ端子出力１０６、１０７、１０８、１０９および１
１０がそれぞれ入力されている。また、第１の実施例の
場合と同様に、ＡＮＤ回路１には、ローティトトリガ信
号１０２、クロック信号１０１およびインバータ４によ
るイニシャライズ信号１０３の反転信号が入力され、こ
れらの入力信号が全て“１”レベルの時には出力１０４
として“１”レベルが出力され、また、それ以外の時に
は“０”レベルが出力されて、各データラッチのＣ₂端
子に入力される。ＡＮＤ回路２に対しては、クロック信
号１０１およびインバータ３によるローティトトリガ信
号１０２の反転信号が入力され、これらの入力信号が全
て“１”レベルの時には出力１０５として“１”レベル
が出力され、また、それ以外の時には“０”レベルが出
力されて、各データラッチのＣ₃端子に入力される。こ
のようにして、ローティトトリガ信号１０２、クロック
信号１０１およびイニシャライズ信号１０３の入力に対
応して、矩形波信号１０６、１０８および１１０が、そ
れぞれデーチラッチ５、７および９のＱ端子より出力さ
れるが、ここまでの動作については、前述の第１の実施
例の場合と同様である。

【００２８】本実施例の第１の実施例との相違点は、本
実施例においては、ディレクション信号１１４の入力に
対応して、インバータ２８と、ＡＮＤ回路２９、３０、
３２および３３と、ＯＲ回路３１および３４とが新たに
設けられており、データラッチ５および９より出力され
る矩形波信号１０６および１１０の位相の入れ替えが制
御されている点にある。ディレクション信号１１４は、
３相交流誘導モータの回転方向を指定する信号であり、
当該ディレクション信号が“１”レベルに時には、モー
タの回転方向としては正回転が指定され、また“０”レ
ベルの時には、モータの回転方向として逆回転が指定さ
れる。即ち、ＡＮＤ回路２９および３０と、ＡＮＤ回路
３２および３３による論理演算作用を介して、ディレク
ション信号１１４の入力レベルにより、出力端子７４お
よび７６より出力される矩形波信号１２１および１２２
が、それぞれ矩形波信号１０６および１１０として出力
されか、または矩形波信号１１０および１０６として出
力されかの何れかに選択されて、回転制御用の矩形波信
号が出力される。ディレクション信号１１４が“１”レ
ベルの時には、ＡＮＤ回路３０および３２は遮断回路と
して作用し、出力端子７４および７６よりは、それぞれ
矩形波信号１０６および１１０が出力され、またディレ
クション信号１１４が“０”レベルの時には、ＡＮＤ回
路２９および３３は遮断回路として作用し、出力端子７
４および７６よりは、それぞれ矩形波信号１１０および
１０６が出力されることは極めて自明のところである。

【００２９】矩形波発生回路２１より出力される矩形波
信号１２１（１０６または１１０）、１０８および１２
２（１１０または１０６）は、インバータ部６２（図８
を参照）に入力され、１２０度の位相差のある駆動電流
Ｉ_A、Ｉ_BおよびＩ_Cが生成されて、３相交流誘導モー
タの回転制御が行われる。本実施例においても、従来行
われているように、タイマの１周期ごとにＣＰＵによる
制御作用を介してコンペアレジスタの値を書換える処理
手順が不要となり、多相交流誘導モータの回転制御のた
めに要するＣＰＵの処理時間が大幅に削減される点につ
いては、第１の実施例の場合と同様てある。

【００３０】

【発明の効果】以上説明したように、本発明は、本発明
に含まれる制御回路部を形成する矩形波発生回路におい
て、生成される１周期分の矩形波信号をローティトさせ
るトリガ発生回路を内蔵することにより、ローティトト
リガ信号の時間間隔を変化させることのみにより、多相
交流誘導モータの回転数を制御することが可能となり、
ＣＰＵによる矩形波信号生成処理作用を低減させて、当
該ＣＰＵのスループットを向上させることができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例における制御回路部を示
すブロック図である。

【図２】前記制御回路部における矩形波発生回路の一実
施例を示す回路図である。

【図３】前記矩形波発生回路に含まれるデータラッチの
一実施例を示す回路図である。

【図４】第１の実施例の動作波形を示すタイミング図で
ある。

【図５】本発明の第２の実施例における制御回路部を示
すブロック図である。

【図６】前記制御回路部における矩形波発生回路の一実
施例を示す回路図である。

【図７】第２の実施例の動作波形を示すタイミング図で
ある。

【図８】ＰＷＭインバータ回路を示すブロック図であ
る。

【図９】従来例における制御回路部を示すブロック図で
ある。

【図１０】インバータ回路部を示す回路図である。

【図１１】３相交流誘導モータを駆動する交流電流波形
を示す図である。

【図１２】実施例の動作波形を示すタイミング図であ
る。

【符号の説明】

１、２、２９、３０、３２、３３ＡＮＤ回路３、４、１６、１８、２０、２８、５５〜５７イン
バータ５〜１０データラッチ１１ＲＯＭ１２、１３、１７トランスファゲート１４ＮＯＲ回路１５、１９３ステートＮＯＴ回路２１、３５矩形発生回路２２、３６マイクロコンピュータ２３、３７ＣＰＵ２４、３８メモリ２５トリガ発生回路２６、３９タイマ２７、４０〜４５コンペアレジスタ３１、３４ＯＲ回路４６〜４８フリップフロップ４９〜５４ＮＰＮトランジスタ５８交流電源５９ＰＷＭインバータ回路６０コンバータ部６１平滑回路部６２インバータ部６３制御回路部６４３相交流誘導モータ

Claims

【特許請求の範囲】

【請求項１】マイクロコンピュータによる制御作用を
介して、Ｎ（正整数：≧２）相交流誘導モータの回転制
御用信号として機能するＮ相の矩形波信号を生成して出
力する制御回路部と、前記Ｎ相の矩形波信号を受けてＮ
相のモータ駆動電流に変換し、前記Ｎ相交流誘導モータ
を駆動するインバータ部とを少なくとも備えて構成され
るモータ制御回路において、前記制御回路部が、前記マイクロコンピュータと、所定のカウントクロック信号の入力を介してインクリメ
ントされるタイマと、前記マイクロコンピュータによる
読み書き指定信号を介して格納値が読み書きされるコン
ペアレジスタとを備えて形成され、前記タイマの値と前
記コンペアレジスタの値とが一致した時点において出力
される一致信号を、ローティトトリガ信号として出力す
るトリガ発生回路と、複数のデータラッチを含むローティトレジスタと、当該
複数のデータラッチに対し個別に初期化値を設定する初
期値設定手段と、所定のクロック信号、前記ローティト
トリガ信号および前記マイクロコンピュータより入力さ
れるイニシャライズ信号を入力とする論理回路とを少な
くとも備えて形成され、前記ローティトレジスタが前記
イニシャライズ信号を介して初期化され、前記論理回路
より出力される信号を介して前記Ｎ相の矩形波信号を出
力する矩形波発生回路と、を備えることを特徴とするモータ制御回路。