JPH07153796A - 半導体実装装置およびその製造方法 - Google Patents

半導体実装装置およびその製造方法

Info

Publication number
JPH07153796A
JPH07153796A JP5299265A JP29926593A JPH07153796A JP H07153796 A JPH07153796 A JP H07153796A JP 5299265 A JP5299265 A JP 5299265A JP 29926593 A JP29926593 A JP 29926593A JP H07153796 A JPH07153796 A JP H07153796A
Authority
JP
Japan
Prior art keywords
bump
electrode
connection hole
connection
mounting device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP5299265A
Other languages
English (en)
Inventor
Masao Segawa
雅雄 瀬川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP5299265A priority Critical patent/JPH07153796A/ja
Publication of JPH07153796A publication Critical patent/JPH07153796A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/1624—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141—Guiding structures both on and outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8238—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/82385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Abstract

(57)【要約】 【目 的】 接合温度が低く、かつ簡単に接続できる半
導体接続装置およびその実装方法を提供する。 【構 成】 ＩＣチップ１１上の電極パッド１２に、金
ボールバンプ１３をワイヤボンディング法により形成す
る。次に、絶縁基板１４上にバンプ１３の形成されたＩ
Ｃチップ１１を接合する。この時、絶縁基板１４に固着
された電極１５は厚さ３５μｍの銅箔をエッチングして
形成するが、バンプ１３の接続される電極１５に接続孔
１６を同時に形成する。接続孔１６は開口部に向けて漸
次小径になるようにしてある。バンプ１３の先端を接続
孔１６に挿入し、挿入されたバンプ１３の先端部を加圧
変形することで機械的な接続を得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体素子と配線基
板により構成される、半導体実装装置およびその製造装
置に関する。
【０００２】
【従来の技術】電子機器の軽量化・小型化の要求に伴な
い、高密度実装技術が重要となっている。中でも、半導
体素子を配線基板上に接続する実装技術はとりわけ重要
であり、より小型化を狙ったポータブル機器の製品化の
ため、各社が開発に凌ぎを削っている。
【０００３】ここで、半導体素子の実装技術には様々な
手法があるが、これまで最も実装効率が優れ、実装面積
の小さいのが、フリップチップ実装である。フリップチ
ップ実装は、半導体ＩＣの電極面を下向きにして配線基
板の電極と対向し、接合する方式である。この実装法で
は、ＩＣの面積が実装面積と同等であり、最も高密度実
装が可るものである。
【０００４】従来のフリップチップ実装法について図８
を用いて説明する。図８（ａ），（ｂ）に示すように、
ＩＣチップ１上の電極パッド２に、金や半田材料を用い
て接続用のバンプ３を形成する。次に、プリント基板や
セラミック基板等の絶縁基板４上に形成した銅等をベー
スとする電極５に、前記バンプ形成ＩＣ１を電極面同志
を位置合わせして接続する（図８（ｃ））。バンプ形成
は種々の方法があるが、例えばＩＣチップ１上のバンプ
３は蒸着やメッキ法により、半田や金のバンプを形成す
る。一方、基板上の電極は、例えばプリント基板の銅箔
をエッチング後に金メッキを施して形成する。
【０００５】一方、接続法は接合部材によって異なる。
大別すると、金属間の固層拡散や合金形成により接合す
る、金属間接合法と、接着剤等の有機樹脂系を補助接続
材料として接続する、補助接合法がある。金属間接合法
は、例えば半田バンプと、金メッキ銅電極とを、リフロ
ー半田付により半田付接合する。あるいは、２００〜５
００℃の接合温度で熱圧着する方法もある。同手法は一
般的に接合温度が高いのが特徴である。
【０００６】補助接続法は、図９に示したように、バン
プ３と電極５を、例えば銀系の導電ペースト６を補助接
続材料として用いることで接続する方法である。同方法
では、補助接続材料の形成法として、スクリーン印刷や
導電シートの貼付け等を用い、熱圧着や加熱硬化プロセ
スで接続を行なう。
【０００７】しかしながら、従来法には以下の問題点が
あった。まず、金属間接合法は接合温度が高いことであ
る。前述の如く、半田付接合や熱圧着での接合は、接合
温度が２００〜５００℃と高温であり、耐熱性の低い半
導体素子（ＣＣＤ等）の接合には適用できない。また、
接合時に高温なため、接合材料の熱膨脹率の違いによ
り、冷却時に熱応力が発生し、接合部の信頼性低下の原
因になっていた。従って、接合材料や接合プロセスの最
適化といった、実装管理が複雑であった。
【０００８】一方、補助接続法は熱圧着や加熱硬化の温
度が、１００〜２００℃以下と比較的低温であり、ＩＣ
の耐熱性や熱応力の緩和に関しては、前述の金属間接合
法より有利である。しかしながら、本来余分である補助
接続材料を用い、スクリーン印刷や硬化工程といった、
追加プロセスが必要となり、製造プロセスが煩雑であっ
た。
【０００９】
【発明が解決しようとする課題】上記したように従来の
半導体実装装置およびその製造方法では、金属間接合法
の場合、接合材料や接合プロセスの最適化といった、実
装管理が複雑であった。補助接合法の場合、補助接続材
料を用い、スクリーン印刷や硬化工程といった、追加プ
ロセスが必要となり、製造プロセスが煩雑であった。こ
の発明は、接合温度が低く、かつ簡単に接続できる半導
体接続装置およびその実装方法を提供するものである。
【００１０】
【課題を解決するための手段】この発明では、半導体素
子の電極パッド上に形成したバンプと、絶縁基板上に固
着した電極と、前記電極に形成され、開口部に掛けて漸
次口径に小さい接続孔とを備え、前記接続孔に前記バン
プの一部を挿入したのち、前記バンプの形状を変形させ
たことにより、前記接続孔内に前記バンプを固定してな
ることを特徴とする。半導体素子とその電極パッド上に
形成したバンプと、絶縁基板上に設けた電極とを接続し
てなる半導体装置において、基板上の電極部にバンプ挿
入用穴を形成し、前記バンプを挿入して穴内でバンプを
加圧変形することにより、接続を得ることを特徴とす
る。
【００１１】
【作用】上記した手段により、接続孔内にバンプを変形
して固定したことで、接合温度が低下できるとともに、
補助接続手段を用いることのない簡単なフリップチップ
実装が可能となる。
【００１２】
【実施例】以下、この発明の実施例について図面を参照
しながら詳細に説明する。
【００１３】図１を用い、この発明の一実施例について
説明する。まず、図１（ａ）において、ＩＣチップ１１
上の電極パッド１２に、金ボールバンプ１３を形成す
る。金ボールバンプ１３は図２に示すワイヤボンディン
グ法により形成する。すなわち、φ２５〜３０μｍの金
ワイヤ２１を用い、金ワイヤ２１の先端をアーク放電す
ることで金のボール２２を形成し（図２（ａ））、その
後ＩＣチップ１１のアルミ電極パッド１２上に第一ボン
ディングを行なう（図２（ｂ））。次に、ボールバンプ
の直上でワイヤ２１を引張ることにより、ワイヤ２１が
引きちぎれて、ワイヤの一部残存する形状でバンプ１３
を形成する（図２（ｃ））。一般的なフリップチップ実
装では、５μｍ以内程度にバンプ１３の高さばらつきを
抑えることができるため、バンプ１３の先端を平坦化す
る工程が必要であるが、この実施例では、後工程を考慮
し、２０μｍ以内程度のばらつきは吸収でき、さらにワ
イヤを残存させることが望ましい。
【００１４】次に、図１（ｃ）にて絶縁基板１４上に上
記により形成されたバンプ付きＩＣチップ１１を接合す
る。この時、絶縁基板１４に固着された電極１５は厚さ
３５μｍの銅箔をエッチングして形成するが、バンプ１
３の接続される電極１５に接続孔１６を同時に形成す
る。この接続孔１６は図３に示すように、絶縁基板１４
と接合される側の開口部１６ａの口径Ａをφ５０μｍ程
度に、表面側の開口部１６ｂの口径Ｂをφ７０μｍ程度
にしてある。つまり、接続孔１６の形状を開口部１６ａ
から１６ｂに掛けて漸次大径になるようにしてある。
【００１５】ＩＣチップ１１上のバンプ１３を接続孔１
６に挿入し、挿入されたバンプ１３の先端部を加圧変形
することで機械的な接続を得ることができるとともに、
挿入側の開口部１６ａが狭いことを利用したアンカー効
果により、接続強度を得ることができる。
【００１６】従って、バンプ１３の先端は少なくとも、
電極１５の開口部１６ａより小さいことが条件となる。
良好な接続が得られる設計寸法は、金バンプの場合、残
存部も含めた総高さａが４０〜７０μｍ、バンプ高さｂ
が３０〜５０μｍ、バンプ径は９０〜１１０μｍであ
る。この条件の時、電極１５に形成された接続孔１６の
寸法に対して十分にバンプ１３の先端部が加圧変形によ
り、孔内部に充填され良好な接続が得られる。なお、加
圧量は、使用するバンプの硬度によるがバンプ当たり数
１０〜数１００ｇｆが必要である。また、接続孔１６に
挿入されたバンプ１３は、チップの耐熱温度以下で加熱
することで、バンプを柔らかくし、加圧量を少なくする
ことも可能である。
【００１７】図４はアディティブ法により接続孔１６の
形成方法の第１の具体例を説明するためのものである。
図４（ａ）の如く、絶縁基板１１上にあらかじめレジス
ト４１を形成する。この時、接続孔の形成部分に相当す
るレジスト開口部４２はエッチング過多気味に、膜形成
する。図４（ｂ）にて、絶縁基板１１の全面に銅メッキ
等で電極１５を形成する。その後、レジスト４１をエッ
チング除去することで（図４（ｃ））、所望する断面が
台形型の接続孔１６の形状を得る。ここで、他のパター
ンの端部も同様の傾斜が形成されるが、パターン上下の
加工精度はせいぜい１０μｍの違いで、現行の最小接続
ピッチが１００μｍ程度の実装仕様では問題にならな
い。
【００１８】図５を用い、ＴＡＢテープを用いた接続孔
１６の形成法の第２の具体例について説明する。図５
（ａ）に示すように、ポリイミドベース５１をあらかじ
め金型で開口部５２を形成し、銅箔５３を貼り付ける。
つぎに、図５（ｂ）にてフィンガーリードの形成用エッ
チングレジスト膜を形成する際に、接続孔１６´のレジ
スト５４も形成する。そして開口部が形成してある銅箔
の裏面からエッチングすることで所望の接続孔１６´が
形成できる。
【００１９】さらに、図６は最も一般的なプリント基板
の製法である、エッチング法により接続孔１６を形成し
た第３の具体例を示している。図６（ａ）にて、絶縁基
板６１の所定部分にドリルやレーザ加工で、基板に貫通
孔６２を形成する。次に、銅箔６３を貼付け（図６
（ｂ））、パターン形成用レジスト膜６４を塗布する
（図６（ｃ））。しかる後に、基板をエッチングするこ
とで基板の貫通孔から（基板裏面から）エッチングさ
れ、やはり所望の孔形状６５が形成できる。
【００２０】なお、接続孔は円形でなく、矩形等でも良
いが、バンプ先端の均等な変形による電極との接続を得
る点では円形が望ましいと言える。また、接続孔の断面
形状は台形のみならず、孔中央部が広い、太鼓型等でも
良い。また、接続孔の形成法は、この実施例以外にも、
パターンのみをあらかじめ形成し、基板に転写する配線
転写法や、ドリルやレーザを使用して形成する方法等が
考えられる。
【００２１】つぎに、図７を用いてこの発明の他の実施
例について説明する。これはＴＡＢテープを用いた例で
あるが、図７（ａ）にてＩＣチップ７１へのバンプ７２
形成は、前述と同様の手法を用いる。またＴＡＢテープ
７３のフィンガーリード７４の先端に形成する接続孔７
５は、実施例の図５の手法にて形成する。実装時には、
図７（ａ）の如く、基板裏面に固定用治具７６を用い
る。この時、バンプが加圧挿入される接続孔７５の周囲
は孔底部の径より１．０ｍｍ程度大きな座ぐり部７７を
形成する。そして、図７（ｂ）の如く、ＩＣを１５０℃
程度に加熱しながらバンプを加圧することで、バンプ先
端が接続孔７５の裏側のパターン周辺に回り込み良好な
接続強度を得ることができる。
【００２２】この発明は上記した実施例に限定されるこ
となく、たとえばバンプは、バンプ径が１００μｍ、バ
ンプ高さが１３０〜１５０μｍに形成した半田ワイヤを
用いたものであってもよい。
【００２３】
【発明の効果】以上説明したように、この発明の半導体
実装装置およびその製造方法によれば、接続温度を低
く、かつ簡単で確実なフリップチップの実装が実現する
ことができる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するための説明図。
【図２】図１のバンプを形成するワイヤボンディング法
を説明するための説明図。
【図３】図１のバンプと接続孔との関係を説明するため
の断面図。
【図４】図１の電極に接続孔をアディティブ法により形
成する第１の具体例を説明するための説明図。
【図５】ＴＡＢテープを用いて接続孔を形成する第２の
具体例を説明するための説明図。
【図６】エッチング法により接続孔を形成する第３の具
体例を説明するための説明図。
【図７】この発明の他の実施例を説明するための説明
図。
【図８】従来のフリップチップ実装法を説明するための
説明図。
【図９】もう一つの従来を説明するための断面図。
【符号の説明】
１１………ＩＣチップ １２………電極 １３………金ボールバンプ １４………絶縁基板 １５………電極 １６………接続孔

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子の電極パッド上に形成したバ
    ンプと、 絶縁基板上に固着した電極と、 前記電極に形成され、開口部に向けて漸次口径の小さい
    接続孔とを備え、 前記接続孔に前記バンプの一部を挿入したのち、前記バ
    ンプの形状を変形させたことにより、前記接続孔内に前
    記バンプを固定してなることを特徴とする半導体実装装
    置。
  2. 【請求項２】 前記バンプは、少なくともその先端が基
    板上の電極に形成した接続孔の開口部より小さく形成し
    てなることを特徴とする請求項１記載の半導体実装装
    置。
  3. 【請求項３】 前記半導体素子上に形成するバンプの硬
    度は、絶縁基板上の電極の硬度より低いことを特徴とす
    る請求項１記載の半導体実装装置。
  4. 【請求項４】 半導体素子の電極パッド上に形成したバ
    ンプと絶縁基板上に設けた電極とを接続してなる半導体
    装置において、 前記電極に前記バンプを挿入する接続孔を形成し、該接
    続孔に前記バンプを挿入して孔内でバンプを加圧変形し
    て接続を得ることを特徴とする半導体実装装置の製造方
    法。
  5. 【請求項５】 前記バンプは、少なくとも先端が基板上
    の電極に形成した接続孔の開口部より小さくしてなるこ
    とを特徴とする請求項４記載の半導体実装装置の製造方
    法。
  6. 【請求項６】 前記半導体素子上に形成するバンプの硬
    度は、基板上の電極の硬度より低いことを特徴とする請
    求項４記載の半導体実装装置の製造方法。
JP5299265A 1993-11-30 1993-11-30 半導体実装装置およびその製造方法 Withdrawn JPH07153796A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5299265A JPH07153796A (ja) 1993-11-30 1993-11-30 半導体実装装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5299265A JPH07153796A (ja) 1993-11-30 1993-11-30 半導体実装装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH07153796A true JPH07153796A (ja) 1995-06-16

Family

ID=17870306

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5299265A Withdrawn JPH07153796A (ja) 1993-11-30 1993-11-30 半導体実装装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH07153796A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194781B1 (en) 1997-02-21 2001-02-27 Nec Corporation Semiconductor device and method of fabricating the same
EP1167068A1 (en) * 1999-10-08 2002-01-02 Dai Nippon Printing Co., Ltd. Non-contact data carrier and ic chip
JP2002222828A (ja) * 2001-01-29 2002-08-09 Kyocera Corp 半導体素子実装用基板
JP2008091692A (ja) * 2006-10-03 2008-04-17 Alps Electric Co Ltd 半導体回路モジュールの製造方法
JP2011515019A (ja) * 2008-02-22 2011-05-12 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 補償ブロックを備えるインサートを備える接続構成部品

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194781B1 (en) 1997-02-21 2001-02-27 Nec Corporation Semiconductor device and method of fabricating the same
EP1167068A1 (en) * 1999-10-08 2002-01-02 Dai Nippon Printing Co., Ltd. Non-contact data carrier and ic chip
US6686650B1 (en) * 1999-10-08 2004-02-03 Dai Nippon Printing Co., Ltd. Non-contact data carrier and IC chip
EP1167068A4 (en) * 1999-10-08 2007-04-04 Dainippon Printing Co Ltd TOUCH-FREE DATA CARRIER AND IC CHIP
JP2002222828A (ja) * 2001-01-29 2002-08-09 Kyocera Corp 半導体素子実装用基板
JP4587573B2 (ja) * 2001-01-29 2010-11-24 京セラ株式会社 半導体素子実装体および半導体素子実装体の製造方法
JP2008091692A (ja) * 2006-10-03 2008-04-17 Alps Electric Co Ltd 半導体回路モジュールの製造方法
JP4745185B2 (ja) * 2006-10-03 2011-08-10 アルプス電気株式会社 半導体回路モジュールの製造方法
JP2011515019A (ja) * 2008-02-22 2011-05-12 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 補償ブロックを備えるインサートを備える接続構成部品

Similar Documents

Publication Publication Date Title
JP3561934B2 (ja) 相互接続用ポストの製造方法
US6826827B1 (en) Forming conductive posts by selective removal of conductive material
JP3262497B2 (ja) チップ実装回路カード構造
US6177636B1 (en) Connection components with posts
US5477419A (en) Method and apparatus for electrically connecting an electronic part to a circuit board
US5960262A (en) Stitch bond enhancement for hard-to-bond materials
JPH0888245A (ja) 半導体装置
US6214156B1 (en) Semiconductor device mounted on board by flip-chip and method for mounting the same
JPH098451A (ja) チップ実装回路カードを作製する方法
US6396155B1 (en) Semiconductor device and method of producing the same
JPH063820B2 (ja) 半導体装置の実装方法
JP2770821B2 (ja) 半導体装置の実装方法および実装構造
JPH07153796A (ja) 半導体実装装置およびその製造方法
JPH09162230A (ja) 電子回路装置及びその製造方法
US20030036220A1 (en) Printed circuit board having plating conductive layer with bumps and its manufacturing method
JP3180041B2 (ja) 接続端子及びその形成方法
JP3350454B2 (ja) 半導体集積回路装置およびその製造方法並びに製造装置
JP3563170B2 (ja) 半導体装置の製造方法
JPH1117309A (ja) 電子部品の接続機構、これを用いた電子回路基板、接続機構の製造方法
JP3055496B2 (ja) 半導体装置の実装構造
JP2002176267A (ja) 電子部品、回路装置とその製造方法並びに半導体装置
JP3389712B2 (ja) Ｉｃチップのバンプ形成方法
JP2000058705A (ja) 半導体装置およびその製造方法
JP2002184811A (ja) 電子回路装置およびその製造方法
JP2869591B2 (ja) 回路部品接続用中間端子を備えた回路配線基板及びその製造法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010130