JPH07153714A - 半導体集積回路の作成方法 - Google Patents
半導体集積回路の作成方法Info
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
-
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 イオンがポリシリコン層を突き抜けずに入射
されて低いゲートスタックを形成できる方法を提供する
こと。である。 【構成】 シリコン集積回路を形成する方法において、
ポリシリコンゲートのイオン注入を、ドープ材であるド
ーパントイオン（２１）を垂直の入射から角度をもって
ポリシリコン層（１９）に加えことで行う。このドーパ
ントイオン（２１）の角度注入により、ポリシリコン層
を介してチャネリングが起きず、更にドーパントイオン
（２１）はより厚いポリシリコン層（１９）を見出すよ
うになる。
されて低いゲートスタックを形成できる方法を提供する
こと。である。 【構成】 シリコン集積回路を形成する方法において、
ポリシリコンゲートのイオン注入を、ドープ材であるド
ーパントイオン（２１）を垂直の入射から角度をもって
ポリシリコン層（１９）に加えことで行う。このドーパ
ントイオン（２１）の角度注入により、ポリシリコン層
を介してチャネリングが起きず、更にドーパントイオン
（２１）はより厚いポリシリコン層（１９）を見出すよ
うになる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の作成
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】一般的なシリコンＭＯＳＦＥＴ集積回路
は、ドープしたポリシリコンからなるゲートを用いてい
る。ゲートに用いられるポリシリコン材料をドーピング
する一般的な方法は、イオン注入法である。しかしなが
ら、イオン注入法は、一般的に、垂直の入射でポリシリ
コン表面にイオンが衝突する。イオンがポリシリコン
（および下層のゲート酸化物）を突き抜け、シリコン基
板に埋め込まれてしまう虞れがある。埋め込まれたイオ
ンは、その後のトランジスタ形成のチャネルに悪影響を
もたらす。
は、ドープしたポリシリコンからなるゲートを用いてい
る。ゲートに用いられるポリシリコン材料をドーピング
する一般的な方法は、イオン注入法である。しかしなが
ら、イオン注入法は、一般的に、垂直の入射でポリシリ
コン表面にイオンが衝突する。イオンがポリシリコン
（および下層のゲート酸化物）を突き抜け、シリコン基
板に埋め込まれてしまう虞れがある。埋め込まれたイオ
ンは、その後のトランジスタ形成のチャネルに悪影響を
もたらす。
【０００３】設計者等は、注入エネルギーによって、ポ
リシリコン層を例えば３０００から５０００オングスト
ロームの間の均一な厚みに形成することで、この問題を
緩和しようと試みた。（注入エネルギーを弱める他の試
みもなされたが、この試みでは生産量の問題が生じてし
まう。）
リシリコン層を例えば３０００から５０００オングスト
ロームの間の均一な厚みに形成することで、この問題を
緩和しようと試みた。（注入エネルギーを弱める他の試
みもなされたが、この試みでは生産量の問題が生じてし
まう。）
【０００４】
【発明が解決しようとする課題】しかしながら、この厚
いポリシリコン層は、極微粒子の集積回路には望ましく
ない高いゲートスタックを形成してしまう。高いゲート
スタックは、望ましくない種々の微細構成を生成してし
まう。更に、ゲート内のポリシリコンの円柱状の構造に
より注入イオンが比較的厚みのあるポリシリコン層でさ
えも突き抜けて、下層の基板に埋め込まれてしまう（ト
ランジスタの性能に悪影響をもたらす）。この現象は
「チャネリング」と呼ばれる。
いポリシリコン層は、極微粒子の集積回路には望ましく
ない高いゲートスタックを形成してしまう。高いゲート
スタックは、望ましくない種々の微細構成を生成してし
まう。更に、ゲート内のポリシリコンの円柱状の構造に
より注入イオンが比較的厚みのあるポリシリコン層でさ
えも突き抜けて、下層の基板に埋め込まれてしまう（ト
ランジスタの性能に悪影響をもたらす）。この現象は
「チャネリング」と呼ばれる。
【０００５】
【課題を解決するための手段】本発明の目的は、上記課
題を解決し、イオンがポリシリコン層を突き抜けずに入
射されて低いゲートスタックを形成できる方法を提供す
ることである。
題を解決し、イオンがポリシリコン層を突き抜けずに入
射されて低いゲートスタックを形成できる方法を提供す
ることである。
【０００６】低いゲートスタック高さは、基板上におい
て絶縁層上にシリコン層を形成することを図式的に有す
る本発明により得られる。次いで、ドープ材が、垂直か
ら零度でない角度でシリコン層に打ち込まれる。その
後、ゲートが成形される。
て絶縁層上にシリコン層を形成することを図式的に有す
る本発明により得られる。次いで、ドープ材が、垂直か
ら零度でない角度でシリコン層に打ち込まれる。その
後、ゲートが成形される。
【０００７】
【実施例】図中、参照符号１１は、例えば、シリコン、
ドープされたシリコンもしくはエピタキシアルシリコン
等の基板を示す。一般的に、基板という語は、その上に
他の材料層が堆積もしくは形成される材料に用いられ
る。参照符号１３および１５は、例えばＬＯＣＯＳまた
は多重緩衝されたＬＯＣＯＳ工程で形成された部分酸化
物を示す。
ドープされたシリコンもしくはエピタキシアルシリコン
等の基板を示す。一般的に、基板という語は、その上に
他の材料層が堆積もしくは形成される材料に用いられ
る。参照符号１３および１５は、例えばＬＯＣＯＳまた
は多重緩衝されたＬＯＣＯＳ工程で形成された部分酸化
物を示す。
【０００８】参照符号１７は、基板１１の表面２３上に
形成されたゲート酸化物層を示す。参照符号１９は、ポ
リシリコン層を示す。
形成されたゲート酸化物層を示す。参照符号１９は、ポ
リシリコン層を示す。
【０００９】面積抵抗を減少し、トランジスタゲートの
所望の仕事関数を成し得るためには、ポリシリコン層１
９にドーパントイオンを注入する必要がある。（上述の
問題を緩和するため）従来の方法では、ポリシリコン層
１９の厚みは、典型的には３０００オングストロームか
ら５０００オングストロームの間であった。しかしなが
ら、本発明の図示した実施例では、ポリシリコン層１９
の厚みは５００オングストロームから２０００オングス
トロームの間となる。
所望の仕事関数を成し得るためには、ポリシリコン層１
９にドーパントイオンを注入する必要がある。（上述の
問題を緩和するため）従来の方法では、ポリシリコン層
１９の厚みは、典型的には３０００オングストロームか
ら５０００オングストロームの間であった。しかしなが
ら、本発明の図示した実施例では、ポリシリコン層１９
の厚みは５００オングストロームから２０００オングス
トロームの間となる。
【００１０】参照符号２１は、ポリシリコン層１９に打
ち込まれるホウ素、ＢＦ2 、燐、ヒ素などのドーパント
イオン種を示す。しかしながら、従来の方法とは異な
り、ドーパントイオン２１は、ポリシリコン層１９上に
垂直に入射されない。その代わりに、ドーパントイオン
２１は、ポリシリコン層１９に対して垂直から比較的大
きな角度θで打ち込まれる。この場合、２０°から８０
°の角度が最も好ましい。（数社の製造業者は、最近、
７°の小さな角度でソース−ドレインをシリコン基板へ
注入する等の注入を行った。）ドーパントイオン２１の
角度をなす注入は、ドープ材２１がポリシリコン１９の
円柱構造によりチャネリングされる虞れをなくす。注入
工程の間、ウェーハを回転してシャドーイングを防止す
る。さらに、ドーパントイオン２１は、ポリシリコン層
１９内に大きな有効距離を見出す。例えば、ポリシリコ
ン層１９の厚みがｔである場合、ドーパントイオン２１
は次式（１）で得られる距離だけ通過する。
ち込まれるホウ素、ＢＦ2 、燐、ヒ素などのドーパント
イオン種を示す。しかしながら、従来の方法とは異な
り、ドーパントイオン２１は、ポリシリコン層１９上に
垂直に入射されない。その代わりに、ドーパントイオン
２１は、ポリシリコン層１９に対して垂直から比較的大
きな角度θで打ち込まれる。この場合、２０°から８０
°の角度が最も好ましい。（数社の製造業者は、最近、
７°の小さな角度でソース−ドレインをシリコン基板へ
注入する等の注入を行った。）ドーパントイオン２１の
角度をなす注入は、ドープ材２１がポリシリコン１９の
円柱構造によりチャネリングされる虞れをなくす。注入
工程の間、ウェーハを回転してシャドーイングを防止す
る。さらに、ドーパントイオン２１は、ポリシリコン層
１９内に大きな有効距離を見出す。例えば、ポリシリコ
ン層１９の厚みがｔである場合、ドーパントイオン２１
は次式（１）で得られる距離だけ通過する。
【００１１】
【数１】
【００１２】このようにして、本発明の方法により、ド
ーパントイオン２１が通過するためのより大きい有効な
「ゲート厚み」が形成される。通常望ましいイオン注入
エネルギーおよびドーズ量は、（予め与えられたポリシ
リコンの厚みに対して）それぞれ１Ｅ15−１Ｅ16／ｃｍ
2 のドーズ量であり、またホウ素が５−１０Ｋｅｖ、Ｂ
Ｆ2 が１５−４０Ｋｅｖ、燐が１５−３０Ｋｅｖ、ヒ素
が２０−５０Ｋｅｖである。
ーパントイオン２１が通過するためのより大きい有効な
「ゲート厚み」が形成される。通常望ましいイオン注入
エネルギーおよびドーズ量は、（予め与えられたポリシ
リコンの厚みに対して）それぞれ１Ｅ15−１Ｅ16／ｃｍ
2 のドーズ量であり、またホウ素が５−１０Ｋｅｖ、Ｂ
Ｆ2 が１５−４０Ｋｅｖ、燐が１５−３０Ｋｅｖ、ヒ素
が２０−５０Ｋｅｖである。
【００１３】層１９と２３のエッチングによるゲートの
定義、ソース、ドレイン定義を含む従来の半導体集積回
路の形成は、この点において処理されていた。
定義、ソース、ドレイン定義を含む従来の半導体集積回
路の形成は、この点において処理されていた。
【００１４】
【発明の効果】本発明によれば、基板に対し垂直から比
較的大きな角度でドープ材を打ち込んでゲートを形成す
ることにより、イオンがポリシリコン層を突き抜けずに
入射されて低いゲートスタックを形成することができ
る。
較的大きな角度でドープ材を打ち込んでゲートを形成す
ることにより、イオンがポリシリコン層を突き抜けずに
入射されて低いゲートスタックを形成することができ
る。
【図１】本発明の図式的な実施例を理解するために有用
な断面図である。
な断面図である。
１１ 基板 １７ ゲート酸化物層 １９ ポリシリコン層 ２１ ドーパントイオン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チェン−ファ ダグラス ユー アメリカ合衆国 18103 ペンシルヴァニ ア，アレンタウン，ヒルヴュー ドライヴ 1019
Claims (6)
- 【請求項１】 半導体集積回路の形成方法であって、 基板（例えば１１）上に絶縁層（例えば１７）を形成す
る工程と、 前記絶縁層（例えば１７）上にシリコン層（例えば１
９）を形成する工程と、 前記シリコン層（例えば１９）にドープ材（例えば２
１）を打ち込む工程とを有し、 前記ドープ材（例えば２１）を垂直線から測って零度で
ない角度で打ち込み、 ゲートを形成するために前記シリコン層（例えば１９）
を成形することを特徴とする半導体集積回路を作成する
方法。 - 【請求項２】 前記シリコン層（例えば１９）がポリシ
リコンであることを特徴とする請求項１記載の方法。 - 【請求項３】 前記絶縁層（例えば１７）が二酸化ケイ
素であることを特徴とする請求項１記載の方法。 - 【請求項４】 前記ドープ材（例えば２１）が、ホウ
素、ＢＦ2 、燐、ヒ素からなる群から選択されることを
特徴とする請求項１記載の方法。 - 【請求項５】 前記角度が２０°と８０°の間であるこ
とを特徴とする請求項１記載の方法。 - 【請求項６】 前記シリコン層（１９）の厚みは、５０
０オングストロームと２０００オングストロームの間で
あることを特徴とする請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11854093A | 1993-09-08 | 1993-09-08 | |
| US118540 | 1993-09-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153714A true JPH07153714A (ja) | 1995-06-16 |
Family
ID=22379239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21442794A Withdrawn JPH07153714A (ja) | 1993-09-08 | 1994-09-08 | 半導体集積回路の作成方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0643417A3 (ja) |
| JP (1) | JPH07153714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940263B1 (ko) * | 2007-06-29 | 2010-02-04 | 주식회사 하이닉스반도체 | 듀얼 폴리 게이트의 불순물 도핑 방법 |
| JP2013041956A (ja) * | 2011-08-15 | 2013-02-28 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730555B2 (en) * | 2001-05-29 | 2004-05-04 | Texas Instruments Incorporated | Transistors having selectively doped channel regions |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187923A (ja) * | 1988-01-22 | 1989-07-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0758701B2 (ja) * | 1989-06-08 | 1995-06-21 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2875379B2 (ja) * | 1990-11-19 | 1999-03-31 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2875380B2 (ja) * | 1990-11-19 | 1999-03-31 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5278096A (en) * | 1991-12-23 | 1994-01-11 | At&T Bell Laboratories | Transistor fabrication method |
-
1994
- 1994-08-31 EP EP94306395A patent/EP0643417A3/en not_active Withdrawn
- 1994-09-08 JP JP21442794A patent/JPH07153714A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940263B1 (ko) * | 2007-06-29 | 2010-02-04 | 주식회사 하이닉스반도체 | 듀얼 폴리 게이트의 불순물 도핑 방법 |
| JP2013041956A (ja) * | 2011-08-15 | 2013-02-28 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0643417A2 (en) | 1995-03-15 |
| EP0643417A3 (en) | 1995-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |