JPH0714930A - 抵抗器−コンデンサ−トランジスタ型集積回路、そのような回路の製造方法及び発振器への使用 - Google Patents
抵抗器−コンデンサ−トランジスタ型集積回路、そのような回路の製造方法及び発振器への使用Info
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- JPH0714930A JPH0714930A JP6139468A JP13946894A JPH0714930A JP H0714930 A JPH0714930 A JP H0714930A JP 6139468 A JP6139468 A JP 6139468A JP 13946894 A JP13946894 A JP 13946894A JP H0714930 A JPH0714930 A JP H0714930A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【構成】 抵抗−コンデンサ−トランジスタ形集積回路
は、主に、ポリシリコン層で被覆された非セルフアライ
メントＮ型棒状拡散領域とポリシリコン層によってセル
フアライメントされたドレイン形Ｎ拡散領域を備える。 【効果】 その結果形成される構造は、分布抵抗器−コ
ンデンサ−トランジスタ四端子回路であり、その主な特
徴は極めてコンパクトであり、コンデンサがトランジス
タを介して放電されるためにかかる時間がその構造のサ
イズとは無関係であることである。
は、主に、ポリシリコン層で被覆された非セルフアライ
メントＮ型棒状拡散領域とポリシリコン層によってセル
フアライメントされたドレイン形Ｎ拡散領域を備える。 【効果】 その結果形成される構造は、分布抵抗器−コ
ンデンサ−トランジスタ四端子回路であり、その主な特
徴は極めてコンパクトであり、コンデンサがトランジス
タを介して放電されるためにかかる時間がその構造のサ
イズとは無関係であることである。
Description
【０００１】
【産業上の利用分野】本発明は、抵抗器−コンデンサ−
トランジスタ型の集積回路に関するものである。本発明
は、特に、発振器に使用される。
トランジスタ型の集積回路に関するものである。本発明
は、特に、発振器に使用される。
【０００２】
【従来の技術】ＲＣ回路は、特に、弛張発振器で使用さ
れる。これらの発振器は、抵抗器を介して充電され、ト
ランジスタによって放電されるコンデンサを有する。こ
れらの３つの独立した素子のサイズ及び値は、コンデン
サを充放電するためにかかる時間に直接的な影響を有す
る。特に、コンデンサの容量値が大きいほど、放電動作
はゆっくりと行われ、従って、放電をできる限り迅速に
行うとする時には放電トランジスタに必要とされるサイ
ズは大きくなる。実際、放電は、個々の素子（コンデン
サ及びトランジスタ）の特性に大きく依存している。従
って、今日の技術では、放電は、約10pF (10・10-12 フ
ァラッド）の極めて大きい容量に対して最小で２〜５ナ
ノ秒が必要である。充放電時間は、弛張発振器で得られ
る周波数に直接影響を与える。従って、周波数は、それ
自体また個々の充電素子及び放電素子の特性によって変
化し、コンデンサを放電させるためにかかる最小時間は
周波数を制限する。そのため、現在の技術では、弛張発
振器の出力で10〜20メガヘルツの最大値が得られる。
れる。これらの発振器は、抵抗器を介して充電され、ト
ランジスタによって放電されるコンデンサを有する。こ
れらの３つの独立した素子のサイズ及び値は、コンデン
サを充放電するためにかかる時間に直接的な影響を有す
る。特に、コンデンサの容量値が大きいほど、放電動作
はゆっくりと行われ、従って、放電をできる限り迅速に
行うとする時には放電トランジスタに必要とされるサイ
ズは大きくなる。実際、放電は、個々の素子（コンデン
サ及びトランジスタ）の特性に大きく依存している。従
って、今日の技術では、放電は、約10pF (10・10-12 フ
ァラッド）の極めて大きい容量に対して最小で２〜５ナ
ノ秒が必要である。充放電時間は、弛張発振器で得られ
る周波数に直接影響を与える。従って、周波数は、それ
自体また個々の充電素子及び放電素子の特性によって変
化し、コンデンサを放電させるためにかかる最小時間は
周波数を制限する。そのため、現在の技術では、弛張発
振器の出力で10〜20メガヘルツの最大値が得られる。
【０００３】
【発明が解決しようとする課題】しかしながら、ある種
の用途では、特に、マイクロプロセッサのために、より
高い発振周波数が求められている。本発明の目的は、抵
抗器及びコンデンサの抵抗及び容量値とは無関係に、よ
り迅速に放電を行うことができる抵抗器−コンデンサ−
トランジスタ型集積回路を提供することである。その技
術では、特にコンデンサの容量値にかかわらず、一定の
小さい放電時間がある。本発明の構造は、さらに好まし
くは、コンパクトである。
の用途では、特に、マイクロプロセッサのために、より
高い発振周波数が求められている。本発明の目的は、抵
抗器及びコンデンサの抵抗及び容量値とは無関係に、よ
り迅速に放電を行うことができる抵抗器−コンデンサ−
トランジスタ型集積回路を提供することである。その技
術では、特にコンデンサの容量値にかかわらず、一定の
小さい放電時間がある。本発明の構造は、さらに好まし
くは、コンパクトである。
【０００４】
【課題を解決するための手段】請求の範囲に記載にした
ように、本発明によるならば、第１の形（Ｐ形）のドー
ピングを有する基板またはウェルを具備する集積回路で
あって、上記基板またはこのウェル内に、その両端に第
１の接続端子Ａ及び第２の接続端子Ｂを備える、長さＬ
ｂで、幅ｅの棒状の第２の形（Ｎ+ 形）のドーピングを
有する第１の拡散領域と、上記棒状の拡散領域を完全に
被覆し、第３の接続端子Ｄを形成する延長部を有するポ
リシリコン層と、上記ポリシリコン層によってセルフア
ライメントされ、第４の接続端子Ｆを備える第２の形
（Ｎ++形）のドーピングを有する第２の拡散領域と、を
備え、このように形成された集積回路が、抵抗器−コン
デンサ−トランジスタ型の四端子（Ａ、Ｂ、Ｄ、Ｆ）回
路を形成することを特徴とする集積回路が提供される。
棒状領域の第１の形状は、空間の要求と所望される長さ
に応じて、直線でも、蛇行状に折り曲げられても、また
は、螺旋状に巻かれていてもよい。
ように、本発明によるならば、第１の形（Ｐ形）のドー
ピングを有する基板またはウェルを具備する集積回路で
あって、上記基板またはこのウェル内に、その両端に第
１の接続端子Ａ及び第２の接続端子Ｂを備える、長さＬ
ｂで、幅ｅの棒状の第２の形（Ｎ+ 形）のドーピングを
有する第１の拡散領域と、上記棒状の拡散領域を完全に
被覆し、第３の接続端子Ｄを形成する延長部を有するポ
リシリコン層と、上記ポリシリコン層によってセルフア
ライメントされ、第４の接続端子Ｆを備える第２の形
（Ｎ++形）のドーピングを有する第２の拡散領域と、を
備え、このように形成された集積回路が、抵抗器−コン
デンサ−トランジスタ型の四端子（Ａ、Ｂ、Ｄ、Ｆ）回
路を形成することを特徴とする集積回路が提供される。
棒状領域の第１の形状は、空間の要求と所望される長さ
に応じて、直線でも、蛇行状に折り曲げられても、また
は、螺旋状に巻かれていてもよい。
【０００５】更に本発明によるならば、第１の形のドー
ピングを有する基板またはウェル内に集積回路を製造す
る方法であって、第２の形の非セルフアライメント拡散
領域で棒状領域を形成し、厚い酸化物によって区切られ
た、上記棒状領域よりも広い窓内にゲート酸化物を形成
し、ポリシリコン層で上記棒状領域を被覆し、上記ポリ
シリコン層によってセルフアライメントされ、厚い酸化
物によって区切られた、第２の形のドーピングを有する
拡散領域を形成し、上記棒状領域の各端部に第１の接続
端子Ａ及び第２の接続端子Ｂを接続し、上記ポリシリコ
ン層へ第３の接続端子Ｄを接続し、第４の接続端子を上
記セルフアライメントされた拡散領域に接続して、抵抗
器−コンデンサ−トランジスタ型の四端子（Ａ、Ｂ、
Ｄ、Ｆ）回路を形成することを特徴とする方法が提供さ
れる。
ピングを有する基板またはウェル内に集積回路を製造す
る方法であって、第２の形の非セルフアライメント拡散
領域で棒状領域を形成し、厚い酸化物によって区切られ
た、上記棒状領域よりも広い窓内にゲート酸化物を形成
し、ポリシリコン層で上記棒状領域を被覆し、上記ポリ
シリコン層によってセルフアライメントされ、厚い酸化
物によって区切られた、第２の形のドーピングを有する
拡散領域を形成し、上記棒状領域の各端部に第１の接続
端子Ａ及び第２の接続端子Ｂを接続し、上記ポリシリコ
ン層へ第３の接続端子Ｄを接続し、第４の接続端子を上
記セルフアライメントされた拡散領域に接続して、抵抗
器−コンデンサ−トランジスタ型の四端子（Ａ、Ｂ、
Ｄ、Ｆ）回路を形成することを特徴とする方法が提供さ
れる。
【０００６】得られる回路は、好ましくは、弛張発振器
で使用される四端子回路である。このような発振器は、
好ましくは、請求項１に記載の四端子Ａ、Ｂ、Ｄ、Ｆ
と、ゲートが四端子の内の第３の端子Ｄに接続されてお
り、充電電圧ＶCCと四端子の内の第１の接続端子Ａとの
間に直列接続された充電トランジスタＴp と、入力が四
端子の内の第２の接続端子Ｂに、出力が四端子の内の第
３の接続端子Ｄに接続された、少なくとも１つの検出閾
値を有する出力段ＤＥＴとを備え、上記出力段は、入力
電圧が検出閾値より高いときに出力に第１の論理状態を
与え、入力電圧が検出閾値より低いときに出力に第２に
論理状態を与える。本発明のその他の特徴及び利点は、
添付図面を参照して行う以下の実施例の説明から明らか
になろう。
で使用される四端子回路である。このような発振器は、
好ましくは、請求項１に記載の四端子Ａ、Ｂ、Ｄ、Ｆ
と、ゲートが四端子の内の第３の端子Ｄに接続されてお
り、充電電圧ＶCCと四端子の内の第１の接続端子Ａとの
間に直列接続された充電トランジスタＴp と、入力が四
端子の内の第２の接続端子Ｂに、出力が四端子の内の第
３の接続端子Ｄに接続された、少なくとも１つの検出閾
値を有する出力段ＤＥＴとを備え、上記出力段は、入力
電圧が検出閾値より高いときに出力に第１の論理状態を
与え、入力電圧が検出閾値より低いときに出力に第２に
論理状態を与える。本発明のその他の特徴及び利点は、
添付図面を参照して行う以下の実施例の説明から明らか
になろう。
【０００８】
【実施例】本発明の回路は、図１（ａ）、図２（ｂ）、
図２（ｃ）に示すように、主に、Ｐ形基板内に形成され
た長さLb及び幅ｅの棒状の、両端を参照番号２及び３で
示す、第１（Ｎ+ ）の拡散領域１と、棒状拡散領域１を
被覆するポリシリコン層４と、ポリシリコン層に対して
セルフアライメントされた第２の拡散領域（Ｎ++）５と
を備える。この例では、標準的な方法により、ポリシリ
コン層の下で、且つセルフアライメント拡散領域上に、
薄い酸化物（図示せず）がある。
図２（ｃ）に示すように、主に、Ｐ形基板内に形成され
た長さLb及び幅ｅの棒状の、両端を参照番号２及び３で
示す、第１（Ｎ+ ）の拡散領域１と、棒状拡散領域１を
被覆するポリシリコン層４と、ポリシリコン層に対して
セルフアライメントされた第２の拡散領域（Ｎ++）５と
を備える。この例では、標準的な方法により、ポリシリ
コン層の下で、且つセルフアライメント拡散領域上に、
薄い酸化物（図示せず）がある。
【０００９】Ｎ形棒状拡散領域１は、直線状であるか
（図１（ａ））、または、螺旋状に巻いてあるか（図２
（ｂ））、または、蛇行状に折り曲げられている（図２
（ｃ））。棒の形状は、主に、棒状にみなした場合の長
さＬｂと回路を製造するために使用できる空間とに関係
する。折り曲げられたまたは巻かれた形状は、直線の形
状よりもコンパクト性を与える。棒状拡散領域の両端部
２、３は、接続端子Ａ、Ｂに接続されている。
（図１（ａ））、または、螺旋状に巻いてあるか（図２
（ｂ））、または、蛇行状に折り曲げられている（図２
（ｃ））。棒の形状は、主に、棒状にみなした場合の長
さＬｂと回路を製造するために使用できる空間とに関係
する。折り曲げられたまたは巻かれた形状は、直線の形
状よりもコンパクト性を与える。棒状拡散領域の両端部
２、３は、接続端子Ａ、Ｂに接続されている。
【００１０】図示した１実施例では、棒状拡散領域の両
端の接続は金属で行われる。このため、ポリシリコン層
の、棒状拡散領域１の両端２、３の位置に、各々開口部
が設けられ、これらの開口部を介して金属化が実施され
る。金属化は、ポリシリコン層に平行な上部面にストリ
ップを形成する。しかしながら、接続は、例えば、第２
のポリシリコン層（マルチポリ回路）で形成することも
にできる。
端の接続は金属で行われる。このため、ポリシリコン層
の、棒状拡散領域１の両端２、３の位置に、各々開口部
が設けられ、これらの開口部を介して金属化が実施され
る。金属化は、ポリシリコン層に平行な上部面にストリ
ップを形成する。しかしながら、接続は、例えば、第２
のポリシリコン層（マルチポリ回路）で形成することも
にできる。
【００１１】ポリシリコン層４は、図２（ｃ）に図示し
たように長方形（または正方形）であるか、または、そ
うでなければ、円形である（図２（ｂ））。ポリシリコ
ン層は、第３の接続端子Ｄに接続されている。図示した
装置では、ポリシリコン層は、ポリシリコン層の面にス
トリップ状の延長部を備える。このストリップ状の延長
部は、回路の第３の接続端子Ｄを構成する（図１
（ａ）、図２（ｂ）、図２（ｃ））。しかし、また、ポ
リシリコンを金属化部分と接触するように配置して、こ
の第３の端子を形成することもできる（図示せず）。
たように長方形（または正方形）であるか、または、そ
うでなければ、円形である（図２（ｂ））。ポリシリコ
ン層は、第３の接続端子Ｄに接続されている。図示した
装置では、ポリシリコン層は、ポリシリコン層の面にス
トリップ状の延長部を備える。このストリップ状の延長
部は、回路の第３の接続端子Ｄを構成する（図１
（ａ）、図２（ｂ）、図２（ｃ））。しかし、また、ポ
リシリコンを金属化部分と接触するように配置して、こ
の第３の端子を形成することもできる（図示せず）。
【００１２】セルフアライメント拡散領域５は、また、
接続端子Ｆに接続されている。実施例（図２（ｃ））で
は、この接続は、ポリシリコンプ層に平行な上面から始
まって、拡散領域５に好ましく複数の点Ｐi で鉛直に配
置される金属化部分によって実施される。上記した平行
な上面は、金属化部分が接続端子Ｆを構成するストリッ
プを形成する平面である接続が金属化部分でなければな
らない時、接続端子は、ポリシリコン層上の同じ金属化
平面内に全てあるか（図示したように）または異なる平
面（複数の層の金属化部分を備える回路内）にある。
接続端子Ｆに接続されている。実施例（図２（ｃ））で
は、この接続は、ポリシリコンプ層に平行な上面から始
まって、拡散領域５に好ましく複数の点Ｐi で鉛直に配
置される金属化部分によって実施される。上記した平行
な上面は、金属化部分が接続端子Ｆを構成するストリッ
プを形成する平面である接続が金属化部分でなければな
らない時、接続端子は、ポリシリコン層上の同じ金属化
平面内に全てあるか（図示したように）または異なる平
面（複数の層の金属化部分を備える回路内）にある。
【００１３】Ｐ形基板の場合、この回路の製造方法は、
主に、非セルフアライメント方法によりＮ形棒状拡散領
域を製造し、厚い酸化物によって区切られた、棒状拡散
領域より広い窓内にゲート酸化物を形成し、ポリシリコ
ン層で棒状拡散領域を被覆し、ポリシリコン層に対して
セルフアライメントして、厚い酸化物によって区切られ
ている棒状拡散領域の形と同じ形（Ｎ）のドーピングを
有する拡散領域を製造し、棒状拡散領域１の両端部２、
３の各々に第１の接続端子１Ａ及び第２の接続端子Ｂを
接続し、ポリシリコン層に第３の接続端子Ｄを接続し、
第４の接続端子Ｆを上記セルフアライメント拡散領域に
接続することを必要とする。
主に、非セルフアライメント方法によりＮ形棒状拡散領
域を製造し、厚い酸化物によって区切られた、棒状拡散
領域より広い窓内にゲート酸化物を形成し、ポリシリコ
ン層で棒状拡散領域を被覆し、ポリシリコン層に対して
セルフアライメントして、厚い酸化物によって区切られ
ている棒状拡散領域の形と同じ形（Ｎ）のドーピングを
有する拡散領域を製造し、棒状拡散領域１の両端部２、
３の各々に第１の接続端子１Ａ及び第２の接続端子Ｂを
接続し、ポリシリコン層に第３の接続端子Ｄを接続し、
第４の接続端子Ｆを上記セルフアライメント拡散領域に
接続することを必要とする。
【００１４】従って、例えば、標準的なＰ形基板を使用
するＭＯＳ技術で、この方法は、下記の主な段階を含む
（図３）。シリコンを熱酸化し（段階ａ）、窒化シリコ
ン層を堆積し、窒化物及び酸化物をエッチングし（段階
ｂ）、Ｐ形（硼素）の分離用イオンを注入し、厚いフィ
ールド酸化物を形成するために酸化物を成長させ（段階
ｃ）、窒化物を除去し、薄い酸化物を除去し、非セルフ
アライメント棒状拡散領域１を形成するためにマスクを
形成しＮ形（砒素）イオンを注入し（段階ｄ）、ゲート
酸化物を成長させ、ポリシリコン層を堆積し、ポリシリ
コン層にＮ形（燐）不純物をドーピングし、ポリシリコ
ン層４（棒状拡散領域上にコンタクトのための開口部を
備える）を形成するためにポリシリコン層をホトリソグ
ラフィでエッチングし、セルフアライメント拡散領域５
を形成するためのソース−ドレイン用のＮ形（砒素）イ
オンを注入し（段階ｅ）、再酸化し、絶縁性酸化物層
（ヴァポックス（vapox)）を堆積し、絶縁性酸化物層に
コンタクトホールを開口し、金属層を堆積し、金属層を
エッチングし（段階ｆ）、パッシベーション層を堆積し
そのパッシベーション層をエッチングする。
するＭＯＳ技術で、この方法は、下記の主な段階を含む
（図３）。シリコンを熱酸化し（段階ａ）、窒化シリコ
ン層を堆積し、窒化物及び酸化物をエッチングし（段階
ｂ）、Ｐ形（硼素）の分離用イオンを注入し、厚いフィ
ールド酸化物を形成するために酸化物を成長させ（段階
ｃ）、窒化物を除去し、薄い酸化物を除去し、非セルフ
アライメント棒状拡散領域１を形成するためにマスクを
形成しＮ形（砒素）イオンを注入し（段階ｄ）、ゲート
酸化物を成長させ、ポリシリコン層を堆積し、ポリシリ
コン層にＮ形（燐）不純物をドーピングし、ポリシリコ
ン層４（棒状拡散領域上にコンタクトのための開口部を
備える）を形成するためにポリシリコン層をホトリソグ
ラフィでエッチングし、セルフアライメント拡散領域５
を形成するためのソース−ドレイン用のＮ形（砒素）イ
オンを注入し（段階ｅ）、再酸化し、絶縁性酸化物層
（ヴァポックス（vapox)）を堆積し、絶縁性酸化物層に
コンタクトホールを開口し、金属層を堆積し、金属層を
エッチングし（段階ｆ）、パッシベーション層を堆積し
そのパッシベーション層をエッチングする。
【００１５】この回路は、同様に、Ｎ形基板から形成さ
れるか、または、ウェル内に形成される。使用したドー
ピングのレベルは、様々な形の拡散領域の標準的な技術
の値である。例えば、上述した通常「キャパ−インプラ
ント(capa-implant)方法」と呼ばれる非セルフアライメ
ント方法によって形成された棒状拡散領域１の場合、不
純物のドーピングのレベルは、通常、1019cm-3に等し
く、従って、 100Ω／□のシート抵抗を有することがで
きる。ドーピングのレベルを変化させて、抵抗を大きく
することが可能であり、ドーピングレベルを1017cm-3ま
でにするこれらの実施例によって、５ＫΩ／□のシート
抵抗を得ることができる。
れるか、または、ウェル内に形成される。使用したドー
ピングのレベルは、様々な形の拡散領域の標準的な技術
の値である。例えば、上述した通常「キャパ−インプラ
ント(capa-implant)方法」と呼ばれる非セルフアライメ
ント方法によって形成された棒状拡散領域１の場合、不
純物のドーピングのレベルは、通常、1019cm-3に等し
く、従って、 100Ω／□のシート抵抗を有することがで
きる。ドーピングのレベルを変化させて、抵抗を大きく
することが可能であり、ドーピングレベルを1017cm-3ま
でにするこれらの実施例によって、５ＫΩ／□のシート
抵抗を得ることができる。
【００１６】上記の方法では、棒状拡散領域は、セルフ
アライメント拡散領域５（Ｎ++ドーピング）より低い不
純物濃度にドーピングされている（Ｎ+ ドーピング）。
しかしながら、これは、単なる例であり、本発明を限定
するものではない。他のドーピング比が可能である。特
に、棒状拡散領域１とセルフアライメント拡散領域５を
同じドーピングレベルにすることができる。セルフアラ
イメント拡散領域５では、トランジスタのドレインまた
はソースの通常のドーピングレベル、すなわち、1020cm
-3のドーピングレベルを選択することができる（ゲート
酸化物を介した低エネルギーイオン注入）。
アライメント拡散領域５（Ｎ++ドーピング）より低い不
純物濃度にドーピングされている（Ｎ+ ドーピング）。
しかしながら、これは、単なる例であり、本発明を限定
するものではない。他のドーピング比が可能である。特
に、棒状拡散領域１とセルフアライメント拡散領域５を
同じドーピングレベルにすることができる。セルフアラ
イメント拡散領域５では、トランジスタのドレインまた
はソースの通常のドーピングレベル、すなわち、1020cm
-3のドーピングレベルを選択することができる（ゲート
酸化物を介した低エネルギーイオン注入）。
【００１７】得られる回路は、抵抗器−コンデンサ−ト
ランジスタ形の四端子（Ａ、Ｂ、Ｄ、Ｆ）回路である。
しかしながら、これらの素子は、別個にまたは分離して
形成できない。それは、全て、Ｎ形棒状拡散領域に沿っ
て分布される。等価な電子モデルは、各々、平均値によ
って特徴付けられる抵抗器、コンデンサ及びトランジス
タを備える複数の基本段を備えていなければならない。
３つまたは４つの基本段によって、このような四端子回
路の実際の動作の90％をカバーすることができると考え
られる。
ランジスタ形の四端子（Ａ、Ｂ、Ｄ、Ｆ）回路である。
しかしながら、これらの素子は、別個にまたは分離して
形成できない。それは、全て、Ｎ形棒状拡散領域に沿っ
て分布される。等価な電子モデルは、各々、平均値によ
って特徴付けられる抵抗器、コンデンサ及びトランジス
タを備える複数の基本段を備えていなければならない。
３つまたは４つの基本段によって、このような四端子回
路の実際の動作の90％をカバーすることができると考え
られる。
【００１８】分布抵抗は、棒状拡散領域１によって形成
される。その値は、まず、使用する製造方法（例えば、
キャパ−インプラント方法）と選択したドーピングレベ
ルとによって決定される。これは、棒状拡散領域のシー
ト抵抗を一定にする。また、棒状拡散領域の実際の表面
積による。実際、直線状の棒状拡散領域については、下
記〔式１〕が成り立つ：
される。その値は、まず、使用する製造方法（例えば、
キャパ−インプラント方法）と選択したドーピングレベ
ルとによって決定される。これは、棒状拡散領域のシー
ト抵抗を一定にする。また、棒状拡散領域の実際の表面
積による。実際、直線状の棒状拡散領域については、下
記〔式１〕が成り立つ：
【００１９】
【式１】Ｒ＝〔Ｒ□〕・〔Ｌｂ／ｅ〕（但し、Ｒ□をシ
ート抵抗を意味する）
ート抵抗を意味する）
【００２０】抵抗器が蛇行状に折りまげられているまた
は螺旋状に巻かれている時、知られている相関をとらな
ければならない。図３を参照して説明した製造方法の場
合、ドーピングレベルが1019cm-3であると、シート抵抗
は、約 100Ω／□である。
は螺旋状に巻かれている時、知られている相関をとらな
ければならない。図３を参照して説明した製造方法の場
合、ドーピングレベルが1019cm-3であると、シート抵抗
は、約 100Ω／□である。
【００２１】分布容量は、棒状拡散領域／基板間接合の
分布容量Ｃ１及び分布棒状拡散領域／ポリシリコン層間
容量Ｃ２（ここでは、Ｃ１及びＣ２は、コンデンサ自体
及びその容量値を示すための使用する）によって形成さ
れる。従って、等価な総容量Ｃは、下記〔式２〕によっ
て示される。、
分布容量Ｃ１及び分布棒状拡散領域／ポリシリコン層間
容量Ｃ２（ここでは、Ｃ１及びＣ２は、コンデンサ自体
及びその容量値を示すための使用する）によって形成さ
れる。従って、等価な総容量Ｃは、下記〔式２〕によっ
て示される。、
【００２２】
【式２】Ｃ＝Ｃ１（棒状拡散領域／基板）＋Ｃ２（棒状
拡散領域／ポリシリコン）
拡散領域／ポリシリコン）
【００２３】線形トランジスタの場合（図１（ａ））、
分布されたトランジスタは、特に、チャネルの最小長と
して、ポリシリコン層の下の棒状拡散領域の長さ（Ｌ
ｂ）を有する。分布トランジスタＴのゲートは、ポリシ
リコン層によって形成される。そのソースは、四端子回
路の端子Ｆに接続されている。
分布されたトランジスタは、特に、チャネルの最小長と
して、ポリシリコン層の下の棒状拡散領域の長さ（Ｌ
ｂ）を有する。分布トランジスタＴのゲートは、ポリシ
リコン層によって形成される。そのソースは、四端子回
路の端子Ｆに接続されている。
【００２４】従って、３つの基本段Ｅ１、Ｅ２及びＥ３
を備える図４に図示したような対応する電子モデルの場
合、各段Ｅｉ（但し、ｉ＝１、２または３）は、ノード
ＡｉとＢｉとの間の単位抵抗Ｒｉと、ノードＢｉと端子
Ｆに接続された、基板との間の棒状拡散領域／基板間接
合の単位コンデンサＣｉ１と、そのゲートがポリシリコ
ン層（四端子回路の端子Ｄ）に接続されており、ノード
Ｂｉと基板との間のトランジスタＴｉと、ノードＢｉと
トランジスタのゲート（四端子回路の端子Ｄ）との間の
棒状拡散領域／ポリシリコン層間接合の単位コンデンサ
Ｃｉ２とを有している。
を備える図４に図示したような対応する電子モデルの場
合、各段Ｅｉ（但し、ｉ＝１、２または３）は、ノード
ＡｉとＢｉとの間の単位抵抗Ｒｉと、ノードＢｉと端子
Ｆに接続された、基板との間の棒状拡散領域／基板間接
合の単位コンデンサＣｉ１と、そのゲートがポリシリコ
ン層（四端子回路の端子Ｄ）に接続されており、ノード
Ｂｉと基板との間のトランジスタＴｉと、ノードＢｉと
トランジスタのゲート（四端子回路の端子Ｄ）との間の
棒状拡散領域／ポリシリコン層間接合の単位コンデンサ
Ｃｉ２とを有している。
【００２５】図２（ｃ）による回路の１実施例では、特
に下記のサイズにする。棒状拡散領域の場合、 ｅ＝２μｍ、 ドーピング＝1019cm3 Ｌｂ＝ 250μｍ Ｒ□＝ 100Ω/ □ ポリシリコン層の場合、 ｌｐ＝ 25μｍ Ｌｐ＝ 260μｍ セルフアライメント拡散領域の場合、 ｌｄ＝ 30μｍ Ｌｄ＝ 270μｍ 下記〔式３〕で 1.5 ファラッド／□の単位平方面積当
たりの等価容量Ｃｅが得られる。
に下記のサイズにする。棒状拡散領域の場合、 ｅ＝２μｍ、 ドーピング＝1019cm3 Ｌｂ＝ 250μｍ Ｒ□＝ 100Ω/ □ ポリシリコン層の場合、 ｌｐ＝ 25μｍ Ｌｐ＝ 260μｍ セルフアライメント拡散領域の場合、 ｌｄ＝ 30μｍ Ｌｄ＝ 270μｍ 下記〔式３〕で 1.5 ファラッド／□の単位平方面積当
たりの等価容量Ｃｅが得られる。
【００２６】
【式３】Ｃｅ＝ 1.3（Ｃ１）ファラッド／□＋ 0.2（Ｃ
２）ファラッド／□
２）ファラッド／□
【００２７】従って、回路の全体のサイズが、小さく、
すなわち、 900μｍ2 の範囲内にある場合、31ＫΩ（蛇
行の形状による補正を行う時）の総分布抵抗Ｒと、 0.7
50・10-12 ファラッド（Ｃ＝Ｃｅ×Ｌｂ×ｅ）の総分布
容量Ｃとが得られる。
すなわち、 900μｍ2 の範囲内にある場合、31ＫΩ（蛇
行の形状による補正を行う時）の総分布抵抗Ｒと、 0.7
50・10-12 ファラッド（Ｃ＝Ｃｅ×Ｌｂ×ｅ）の総分布
容量Ｃとが得られる。
【００２８】３つの素子、抵抗器、コンデンサ及びトラ
ンジスタは、、３つの異なる構造ではなく、同じ構造に
よって得られるので、その回路は実際にコンパクトであ
る。コンパクト性は、さらに、例えば、図２（ｃ）に見
られるような、ポリシリコン内にセルフアライメント拡
散領域５の金属化部分に凹部を備える設計のデバイスを
使用することによって向上する。
ンジスタは、、３つの異なる構造ではなく、同じ構造に
よって得られるので、その回路は実際にコンパクトであ
る。コンパクト性は、さらに、例えば、図２（ｃ）に見
られるような、ポリシリコン内にセルフアライメント拡
散領域５の金属化部分に凹部を備える設計のデバイスを
使用することによって向上する。
【００２９】そのような回路の用途は、図５に示したよ
うな弛張発振器である。この図は、四端子Ａ、Ｂ、Ｄ、
Ｆを単純化して図示しており、等価な電子モデルの１段
（Ｒ、Ｃ、Ｔ）だけを図示している。このような発振器
は、通常、下記のそのゲートが四端子回路の端子Ｄに接
続されている、電源電圧Ｖccと端子Ａとの間に直列接続
されたＰ形トランジスタＴｐと、四端子回路の端子Ｄと
端子Ｂとの間に直列接続され、出力ＯＵＴを生成する、
少なくとも２つのインバータを備える閾値検出段ＤＥＴ
とを備え、四端子回路の端子Ｆは、アースに接続されて
いる。好ましくは、インバータの１つは、トップ／ボト
ムスイッチオーバー閾値Ｖ２とは異なるボトム／トップ
スイッチオーバー閾値Ｖ１を有するシュミット(Schmit
t) トリガである。
うな弛張発振器である。この図は、四端子Ａ、Ｂ、Ｄ、
Ｆを単純化して図示しており、等価な電子モデルの１段
（Ｒ、Ｃ、Ｔ）だけを図示している。このような発振器
は、通常、下記のそのゲートが四端子回路の端子Ｄに接
続されている、電源電圧Ｖccと端子Ａとの間に直列接続
されたＰ形トランジスタＴｐと、四端子回路の端子Ｄと
端子Ｂとの間に直列接続され、出力ＯＵＴを生成する、
少なくとも２つのインバータを備える閾値検出段ＤＥＴ
とを備え、四端子回路の端子Ｆは、アースに接続されて
いる。好ましくは、インバータの１つは、トップ／ボト
ムスイッチオーバー閾値Ｖ２とは異なるボトム／トップ
スイッチオーバー閾値Ｖ１を有するシュミット(Schmit
t) トリガである。
【００３０】その動作を下記に示す。検出器ＤＥＴの出
力が０Ｖ（低いまたは零論理状態）である時、四端子回
路の分布トランジスタＴのゲートは０Ｖであり、すなわ
ち、オフであり、充電トランジスタＴｐのゲートは０Ｖ
である。従って、オンであり、電源電圧Ｖccを四端子回
路の端子Ａに供給する。総分布容量Ｃを形成するコンデ
ンサＣ１及びＣ２は、分布抵抗器Ｒを介して充電され
る。端子Ｂの電圧は上昇し、スイッチオーバー検出器の
ボトム／トップ閾値Ｖ１を越える。その出力ＯＵＴは５
Ｖになる（トップの論理状態または「１」）。従って、
四端子回路の端子Ｄは５Ｖになる。
力が０Ｖ（低いまたは零論理状態）である時、四端子回
路の分布トランジスタＴのゲートは０Ｖであり、すなわ
ち、オフであり、充電トランジスタＴｐのゲートは０Ｖ
である。従って、オンであり、電源電圧Ｖccを四端子回
路の端子Ａに供給する。総分布容量Ｃを形成するコンデ
ンサＣ１及びＣ２は、分布抵抗器Ｒを介して充電され
る。端子Ｂの電圧は上昇し、スイッチオーバー検出器の
ボトム／トップ閾値Ｖ１を越える。その出力ＯＵＴは５
Ｖになる（トップの論理状態または「１」）。従って、
四端子回路の端子Ｄは５Ｖになる。
【００３１】この時、充電トランジスタＴｐのゲートは
５Ｖであり、すなわち、オフであり、端子Ａはフローテ
ィングである。分布トランジスタＴのゲートは５Ｖであ
り、オンである。総分布コンデンサＣを形成するコンデ
ンサＣ１及びＣ２は、分布トランジスタＴを介して放電
される。四端子回路の端子Ｂの電圧は、検出器のトップ
／ボトム閾値Ｖ２以下に降下すし、検出器の出力は０Ｖ
にスイッチングする。
５Ｖであり、すなわち、オフであり、端子Ａはフローテ
ィングである。分布トランジスタＴのゲートは５Ｖであ
り、オンである。総分布コンデンサＣを形成するコンデ
ンサＣ１及びＣ２は、分布トランジスタＴを介して放電
される。四端子回路の端子Ｂの電圧は、検出器のトップ
／ボトム閾値Ｖ２以下に降下すし、検出器の出力は０Ｖ
にスイッチングする。
【００３２】本発明による回路による放電は、素子が全
て棒状拡散領域に沿って分布しているので極めて速い。
棒状拡散領域が長い時、コンデンサは大きいが、同様
に、等価なトランジスタも大きい。
て棒状拡散領域に沿って分布しているので極めて速い。
棒状拡散領域が長い時、コンデンサは大きいが、同様
に、等価なトランジスタも大きい。
【００３３】実際、四端子回路に選択したサイズが何で
あれ、放電時間は、所与の技術（ドーピング）では常に
同じである。すなわち、約１ナノ秒である。四端子回路
の場合、数値の例をＶccを５Ｖ、Ｖ１を約４Ｖ及びＶ２
を約１Ｖにすると、充電は45ナノ秒であり、放電は１ナ
ノ秒である。サイズＲ、Ｃは、充電時間に影響する。反
対に、放電は、Ｒ、Ｃ、Ｔのサイズとは無関係である。
従って、出力ＯＵＴで高い周波数パルス信号を得ること
ができる。
あれ、放電時間は、所与の技術（ドーピング）では常に
同じである。すなわち、約１ナノ秒である。四端子回路
の場合、数値の例をＶccを５Ｖ、Ｖ１を約４Ｖ及びＶ２
を約１Ｖにすると、充電は45ナノ秒であり、放電は１ナ
ノ秒である。サイズＲ、Ｃは、充電時間に影響する。反
対に、放電は、Ｒ、Ｃ、Ｔのサイズとは無関係である。
従って、出力ＯＵＴで高い周波数パルス信号を得ること
ができる。
【００３４】従って、弛張発振器の出力では、本発明の
四端子回路により約20〜40MHz の周波数のパルス信号を
得ることができ、その主な特徴はトランジスタを介した
コンデンサの放電時間であり、この時間は、さらに極め
てコンパクトな４端子の構造のサイズとは無関係であ
る。
四端子回路により約20〜40MHz の周波数のパルス信号を
得ることができ、その主な特徴はトランジスタを介した
コンデンサの放電時間であり、この時間は、さらに極め
てコンパクトな４端子の構造のサイズとは無関係であ
る。
【図１】 本発明による四端子回路を図示したものであ
る。
る。
【図２】 （ｂ）及び（ｃ）は、本発明による回路のま
た別の実施例である。
た別の実施例である。
【図３】 本発明による回路の製造の各段階（ａ）〜ｆ
の断面図である。
の断面図である。
【図４】 本発明の四端子回路の近似電子モデルであ
る。
る。
【図５】 本発明の四端子回路を使用した弛張発振器回
路を図示したものである。
路を図示したものである。
１ 棒状拡散領域 ２、３ 端部 ４ ポリシリコン層 ５ 拡散領域 Ａ、Ｂ、Ｄ、Ｆ 接続端子 Ｃ１、Ｃ２ コンデンサ Ｒ 抵抗器 Ｔ トランジスタ ＤＥＴ 検出器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リシャール フルネル フランス国 13530 トレ ルュ フロー ８
Claims (8)
- 【請求項１】 第１の形（Ｐ形）のドーピングを有する
基板またはウェルを具備する集積回路であって、上記基
板またはこのウェル内に、 その両端に第１の接続端子Ａ及び第２の接続端子Ｂを備
える、長さＬｂで、幅ｅの棒状の第２の形（Ｎ+ 形）の
ドーピングを有する第１の拡散領域と、 上記棒状の拡散領域を完全に被覆し、第３の接続端子Ｄ
を形成する延長部を有するポリシリコン層と、 上記ポリシリコン層によってセルフアライメントされ、
第４の接続端子Ｆを備える第２の形（Ｎ++形）のドーピ
ングを有する第２の拡散領域と、 を備え、このように形成された集積回路が、抵抗器−コ
ンデンサ−トランジスタ型の四端子（Ａ、Ｂ、Ｄ、Ｆ）
回路を形成することを特徴とする集積回路。 - 【請求項２】 上記棒状の拡散領域が直線状であること
を特徴とする請求項１に記載の集積回路。 - 【請求項３】 上記棒状の拡散領域が螺旋状に巻かれて
いることを特徴とする請求項１に記載の集積回路。 - 【請求項４】 上記棒状の拡散領域が蛇行の形状に折り
曲げられていることを特徴とする請求項１に記載の集積
回路。 - 【請求項５】 上記棒状の拡散領域が上記セルフアライ
メント拡散領域（Ｎ++形ドーピング）より低濃度にドー
ピングされている（Ｎ+ 形ドーピング）ことを特徴とす
る請求項１に記載の集積回路。 - 【請求項６】 第１の形のドーピングを有する基板また
はウェル内に集積回路を製造する方法であって、 第２の形の非セルフアライメント拡散領域で棒状領域を
形成し、 厚い酸化物によって区切られた、上記棒状領域よりも広
い窓内にゲート酸化物を形成し、 ポリシリコン層で上記棒状領域を被覆し、 上記ポリシリコン層によってセルフアライメントされ、
厚い酸化物によって区切られた、第２の形のドーピング
を有する拡散領域を形成し、 上記棒状領域の各端部に第１の接続端子Ａ及び第２の接
続端子Ｂを接続し、 上記ポリシリコン層へ第３の接続端子Ｄを接続し、 第４の接続端子を上記セルフアライメントされた拡散領
域に接続して、 抵抗器−コンデンサ−トランジスタ型の四端子（Ａ、
Ｂ、Ｄ、Ｆ）回路を形成することを特徴とする方法。 - 【請求項７】 請求項１に記載の四端子Ａ、Ｂ、Ｄ、Ｆ
と、 ゲートが四端子の内の第３の端子Ｄに接続されており、
充電電圧ＶCCと四端子の内の第１の接続端子Ａとの間に
直列接続された充電トランジスタＴp と、 入力が四端子の内の第２の接続端子Ｂに、出力が四端子
の内の第３の接続端子Ｄに接続された、少なくとも１つ
の検出閾値を有する出力段ＤＥＴを備え、 上記出力段は、入力電圧が検出閾値より高いときに出力
に第１の論理状態を与え、入力電圧が検出閾値より低い
ときに出力に第２に論理状態を与えることを特徴とする
弛張発振器。 - 【請求項８】上記出力段は、第１のボトム／トップ電圧
閾値（Ｖ１）及び第２のボトム／トップ電圧閾値（Ｖ
２）を有することを特徴とする請求項７に記載の弛張回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9306481 | 1993-05-28 | ||
| FR9306481A FR2705833B1 (fr) | 1993-05-28 | 1993-05-28 | Circuit intégré du type à résistance, capacité et transistor, procédé de fabrication d'un tel circuit intégré et application à un oscillateur. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714930A true JPH0714930A (ja) | 1995-01-17 |
Family
ID=9447588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6139468A Withdrawn JPH0714930A (ja) | 1993-05-28 | 1994-05-30 | 抵抗器−コンデンサ−トランジスタ型集積回路、そのような回路の製造方法及び発振器への使用 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5430319A (ja) |
| EP (1) | EP0626728B1 (ja) |
| JP (1) | JPH0714930A (ja) |
| DE (1) | DE69428480T2 (ja) |
| FR (1) | FR2705833B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2705833B1 (fr) * | 1993-05-28 | 1995-06-30 | Sgs Thomson Microelectronics | Circuit intégré du type à résistance, capacité et transistor, procédé de fabrication d'un tel circuit intégré et application à un oscillateur. |
| US5977610A (en) * | 1998-10-21 | 1999-11-02 | National Semniconductor Corporation | Integrated circuit having resistor formed over multiple tubs of semiconductor material |
| FR2787922B1 (fr) | 1998-12-23 | 2002-06-28 | St Microelectronics Sa | Cellule memoire a programmation unique en technologie cmos |
| US6483168B1 (en) | 2001-09-13 | 2002-11-19 | National Semiconductor Corporation | Integrated circuit having resistor formed over emitter of vertical bipolar transistor |
| US20060261840A1 (en) * | 2005-05-18 | 2006-11-23 | Texas Instruments, Inc. | System and method for determining channel mobility |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1424482A (fr) * | 1964-12-01 | 1966-01-14 | Csf | élément de circuit électrique intégré à réactance inductive |
| US3471755A (en) * | 1967-08-28 | 1969-10-07 | Sprague Electric Co | Distributed variable attenuator network |
| US3978431A (en) * | 1975-07-03 | 1976-08-31 | Motorola, Inc. | Temperature compensated oscillator |
| JPS5951141B2 (ja) * | 1977-03-10 | 1984-12-12 | 三洋電機株式会社 | 選局装置 |
| US4285001A (en) * | 1978-12-26 | 1981-08-18 | Board Of Trustees Of Leland Stanford Jr. University | Monolithic distributed resistor-capacitor device and circuit utilizing polycrystalline semiconductor material |
| FR2705833B1 (fr) * | 1993-05-28 | 1995-06-30 | Sgs Thomson Microelectronics | Circuit intégré du type à résistance, capacité et transistor, procédé de fabrication d'un tel circuit intégré et application à un oscillateur. |
-
1993
- 1993-05-28 FR FR9306481A patent/FR2705833B1/fr not_active Expired - Fee Related
-
1994
- 1994-05-19 US US08/246,070 patent/US5430319A/en not_active Expired - Lifetime
- 1994-05-25 EP EP94401162A patent/EP0626728B1/fr not_active Expired - Lifetime
- 1994-05-25 DE DE69428480T patent/DE69428480T2/de not_active Expired - Fee Related
- 1994-05-30 JP JP6139468A patent/JPH0714930A/ja not_active Withdrawn
-
1995
- 1995-03-08 US US08/399,900 patent/US5661324A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5661324A (en) | 1997-08-26 |
| EP0626728A1 (fr) | 1994-11-30 |
| EP0626728B1 (fr) | 2001-10-04 |
| DE69428480T2 (de) | 2002-05-08 |
| US5430319A (en) | 1995-07-04 |
| DE69428480D1 (de) | 2001-11-08 |
| FR2705833B1 (fr) | 1995-06-30 |
| FR2705833A1 (fr) | 1994-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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