JPH07147416A - 液晶マトリクスパネルの製造方法 - Google Patents
液晶マトリクスパネルの製造方法Info
- Publication number
- JPH07147416A JPH07147416A JP18827294A JP18827294A JPH07147416A JP H07147416 A JPH07147416 A JP H07147416A JP 18827294 A JP18827294 A JP 18827294A JP 18827294 A JP18827294 A JP 18827294A JP H07147416 A JPH07147416 A JP H07147416A
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Abstract
(57)【要約】
【目的】 液晶マトりクスパネルにおいて、ゲートライ
ン及びゲート電極上に陽極酸化によって形成した絶縁酸
化被膜とプラズマＣＶＤで形成した絶縁層を積層するこ
とにより、ピンホールを低減させることを目的とする。 【構成】 ゲートライン及びゲート電極上に陽極酸化に
よって形成した絶縁酸化被膜とプラズマＣＶＤで形成し
た絶縁層を積層する。
ン及びゲート電極上に陽極酸化によって形成した絶縁酸
化被膜とプラズマＣＶＤで形成した絶縁層を積層するこ
とにより、ピンホールを低減させることを目的とする。 【構成】 ゲートライン及びゲート電極上に陽極酸化に
よって形成した絶縁酸化被膜とプラズマＣＶＤで形成し
た絶縁層を積層する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タ（ＦＥＴ）を用いた液晶マトリクスパネルに関する。
最近液晶パネルの一方の基板にゲートライン（走査線）
及びドレインライン（信号線）を多数互いに絶縁した状
態で直交させ、これら各ラインの交差点に薄膜ＦＥＴ
（ＴＦＴ）をスイッチング素子として配し、これを開閉
して各交差点ごとに設けられた表示電極に信号を与え、
この部分の液晶を表示駆動させることにより、テレビ等
の画像表示を行なう液晶マトリクスパネルの開発が試み
られている。本発明は、例えばこのような表示パネルに
スイッチング素子を用いた液晶マトリクスパネルに関す
る。
タ（ＦＥＴ）を用いた液晶マトリクスパネルに関する。
最近液晶パネルの一方の基板にゲートライン（走査線）
及びドレインライン（信号線）を多数互いに絶縁した状
態で直交させ、これら各ラインの交差点に薄膜ＦＥＴ
（ＴＦＴ）をスイッチング素子として配し、これを開閉
して各交差点ごとに設けられた表示電極に信号を与え、
この部分の液晶を表示駆動させることにより、テレビ等
の画像表示を行なう液晶マトリクスパネルの開発が試み
られている。本発明は、例えばこのような表示パネルに
スイッチング素子を用いた液晶マトリクスパネルに関す
る。
【０００２】
【従来の技術】図３に、ＦＥＴをスイッチング素子とし
て使用したマトリクスパネルの全体構造を示す。
て使用したマトリクスパネルの全体構造を示す。
【０００３】同図に示す如く、１は前面ガラス透明基
板、２はこの透明基板１の内面全面に被覆されたＩＴＯ
膜よりなる共通電極、３は液晶層、４はガラスフリッ
ト、樹脂等よりなるスペーサでシール剤としてもはたら
く。５は背面ガラス透明基板で、その内面に複数本のゲ
ートライン（Ｘ）及びドレインライン（Ｙ）（ソースラ
インとしてもよい。以下同じ。）が互いに絶縁して直交
配列されている。６はゲートライン（Ｘ）、ドレインラ
イン（Ｙ）の各交差点にアモルファスシリコンＦＥＴを
介して接続された表示電極である。
板、２はこの透明基板１の内面全面に被覆されたＩＴＯ
膜よりなる共通電極、３は液晶層、４はガラスフリッ
ト、樹脂等よりなるスペーサでシール剤としてもはたら
く。５は背面ガラス透明基板で、その内面に複数本のゲ
ートライン（Ｘ）及びドレインライン（Ｙ）（ソースラ
インとしてもよい。以下同じ。）が互いに絶縁して直交
配列されている。６はゲートライン（Ｘ）、ドレインラ
イン（Ｙ）の各交差点にアモルファスシリコンＦＥＴを
介して接続された表示電極である。
【０００４】以下に、従来の液晶マトリクスパネルの製
造方法について説明する。
造方法について説明する。
【０００５】図４に１つのＦＥＴの平面図を示し、図５
に図４のＡ−Ａ’線に沿ったＴＦＴ部周辺の製造工程の
断面図を示し、図６に図４のＢ−Ｂ’線に沿ったゲート
ライン部の断面図を示す。
に図４のＡ−Ａ’線に沿ったＴＦＴ部周辺の製造工程の
断面図を示し、図６に図４のＢ−Ｂ’線に沿ったゲート
ライン部の断面図を示す。
【０００６】図５及び図６は、一個のＦＥＴの具体的構
造を示し、（Ｘ）（Ｙ）は、前述したゲートライン及び
ドレインラインで、絶縁層７を介して隔てられている。
ゲートライン（Ｘ）及びドレインライン（Ｙ）はガラス
基板５の表面に形成される。ゲートライン（Ｘ）にはＦ
ＥＴのゲート（Ｇ）が形成されている。ゲート（Ｇ）の
上方には絶縁層７を介してアモルファスシリコン層（Ａ
Ｓ）が形成され、その両端部分にゲート（Ｇ）を挟む如
くソース（Ｓ）及びドレイン（Ｄ）が形成される。ドレ
イン（Ｄ）は、ドレインライン（Ｙ）の一部にて兼用さ
れる。６は、前述した表示電極であり、ソース（Ｓ）に
接続される。通常ゲートライン（Ｘ）、及び表示電極６
は、ＩＴＯ膜にて、またソ−ス（Ｓ）及びドレインライ
ン（Ｙ）はアルミにて形成される。また絶縁膜７はプラ
ズマＣＶＤ法によって形成されたシリコンナイトライド
Ｓi3Ｎ4の蒸膜が使用される。
造を示し、（Ｘ）（Ｙ）は、前述したゲートライン及び
ドレインラインで、絶縁層７を介して隔てられている。
ゲートライン（Ｘ）及びドレインライン（Ｙ）はガラス
基板５の表面に形成される。ゲートライン（Ｘ）にはＦ
ＥＴのゲート（Ｇ）が形成されている。ゲート（Ｇ）の
上方には絶縁層７を介してアモルファスシリコン層（Ａ
Ｓ）が形成され、その両端部分にゲート（Ｇ）を挟む如
くソース（Ｓ）及びドレイン（Ｄ）が形成される。ドレ
イン（Ｄ）は、ドレインライン（Ｙ）の一部にて兼用さ
れる。６は、前述した表示電極であり、ソース（Ｓ）に
接続される。通常ゲートライン（Ｘ）、及び表示電極６
は、ＩＴＯ膜にて、またソ−ス（Ｓ）及びドレインライ
ン（Ｙ）はアルミにて形成される。また絶縁膜７はプラ
ズマＣＶＤ法によって形成されたシリコンナイトライド
Ｓi3Ｎ4の蒸膜が使用される。
【０００７】かかる構造のＦＥＴにあっては、図６
（ｃ）に示すように、ゲートライン（Ｘ）と、ドレイン
ライン（Ｙ）が絶縁膜７を介して交差する部分が存在す
る。この交差点は、画素数と同数あり、例えば、ゲート
ライン（Ｘ）ドレインライン（Ｙ）の数を、それぞれ２
２０本、２４０本とすると、その数は５２,８００個に
のぼる。それ故、これらの交差点のうちには僅かなが
ら、絶縁層７に生じたピンホールを介してショートする
ものが存在する。このショートは例え一点だけであった
としても一ゲートライン及び一ドレインラインの２本の
不良なラインが生ずることとなり、表示に大きな欠陥を
与えることとなる。
（ｃ）に示すように、ゲートライン（Ｘ）と、ドレイン
ライン（Ｙ）が絶縁膜７を介して交差する部分が存在す
る。この交差点は、画素数と同数あり、例えば、ゲート
ライン（Ｘ）ドレインライン（Ｙ）の数を、それぞれ２
２０本、２４０本とすると、その数は５２,８００個に
のぼる。それ故、これらの交差点のうちには僅かなが
ら、絶縁層７に生じたピンホールを介してショートする
ものが存在する。このショートは例え一点だけであった
としても一ゲートライン及び一ドレインラインの２本の
不良なラインが生ずることとなり、表示に大きな欠陥を
与えることとなる。
【０００８】
【発明が解決しようとする課題】本発明はゲートライン
およびドレインラインの交差点に発生するピンホールに
よるショートを阻止し、さらにＦＥＴ自身のショートを
も阻止してこれら素子構造の信頼性の向上を図り、もっ
て液晶マトリクスパネルの表示欠陥を防止する事を目的
とする。
およびドレインラインの交差点に発生するピンホールに
よるショートを阻止し、さらにＦＥＴ自身のショートを
も阻止してこれら素子構造の信頼性の向上を図り、もっ
て液晶マトリクスパネルの表示欠陥を防止する事を目的
とする。
【０００９】
【課題を解決するための手段】本発明の液晶マトリクス
パネルの製造方法は、絶縁基板上に多数の表示電極がこ
れに電位を供給するためのトランジスタとともに行列配
置された表示電極基板と該基板に対向する共通電極の間
に液晶を充填してなる液晶マトリクスパネルの製造方法
において、上記絶縁基板上にアルミニウムより成るゲー
トライン及び該ゲートラインにつながったゲート電極を
形成し、該ゲートライン及びゲート電極を陽極酸化して
その全表面に表面絶縁膜を形成した後、該表面絶縁膜を
含む基板全面をシリコンナイトライドを積層して形成さ
れた絶縁層で覆って、さらに該絶縁膜上に、半導体層、
ソース電極、上記表面絶縁膜及び絶縁膜を介して上記ゲ
ートラインと交差したドレインライン、該ドレインライ
ンにつながったドレイン電極、上記ソース電極につなが
った表示電極を形成するものである。
パネルの製造方法は、絶縁基板上に多数の表示電極がこ
れに電位を供給するためのトランジスタとともに行列配
置された表示電極基板と該基板に対向する共通電極の間
に液晶を充填してなる液晶マトリクスパネルの製造方法
において、上記絶縁基板上にアルミニウムより成るゲー
トライン及び該ゲートラインにつながったゲート電極を
形成し、該ゲートライン及びゲート電極を陽極酸化して
その全表面に表面絶縁膜を形成した後、該表面絶縁膜を
含む基板全面をシリコンナイトライドを積層して形成さ
れた絶縁層で覆って、さらに該絶縁膜上に、半導体層、
ソース電極、上記表面絶縁膜及び絶縁膜を介して上記ゲ
ートラインと交差したドレインライン、該ドレインライ
ンにつながったドレイン電極、上記ソース電極につなが
った表示電極を形成するものである。
【００１０】
【作用】本発明の液晶マトリクスパネルの製造方法によ
れば、仮に絶縁酸化被膜と絶縁層にピンホールが発生し
たとしても、それらのピンホールの位置が一致して発生
する確率は極めて低く、実際には殆どゼロとすることが
できる。また、陽極酸化により絶縁酸化被膜を形成させ
るので、ゲートライン及びゲート電極の表面にごみ等の
異物が付着していても回り込んで表面絶縁膜が形成さ
れ、異物によるピンホールの発生も減少する。
れば、仮に絶縁酸化被膜と絶縁層にピンホールが発生し
たとしても、それらのピンホールの位置が一致して発生
する確率は極めて低く、実際には殆どゼロとすることが
できる。また、陽極酸化により絶縁酸化被膜を形成させ
るので、ゲートライン及びゲート電極の表面にごみ等の
異物が付着していても回り込んで表面絶縁膜が形成さ
れ、異物によるピンホールの発生も減少する。
【００１１】
【実施例】図１及び図２は、図５及び図６に対応する本
発明一実施例断面図で、図５及び図６と同一部分につい
ては同一番号を付している。８は、ゲート（Ｇ）及びゲ
ートライン（Ｘ）の表面に形成された絶縁酸化被膜で、
ゲートライン（Ｘ）及びゲート（Ｇ）がアルミで形成さ
れている場合、その酸化物はアルミナＡl2Ｏ3である。
この絶縁酸化被膜８はアルミよりなるゲートライン
（Ｘ）の陽極酸化により形成される（図１（ｂ）及び図
２（ｂ））。ゲートライン（Ｘ）及びゲート（Ｇ）に酸
化処理が施された後、シリコンナイトライドの蒸着によ
り絶縁層７がその表面を覆って形成され、さらにこの絶
縁層７上にドレインライン（Ｙ）が被着される。このよ
うに絶縁酸化被膜８及び絶縁層７は、それぞれ酸化及び
プラズマＣＶＤによって別々に形成される。従って、Ｆ
ＥＴのゲート電極（Ｇ）上のゲート絶縁層は、ゲート電
極（Ｇ）の表面絶縁膜であるアルミナからなる絶縁酸化
被膜８とシリコンナイトライド等の絶縁層７との積層体
で構成されることになる（図１（ｄ））。さらに、ゲー
トライン（Ｘ）とドレインライン（Ｙ）との交差点に於
ても、その層間絶縁膜は、上記ＦＥＴのゲート絶縁層と
同様の絶縁酸化被膜８と絶縁層７との積層体で構成され
ることになる（図２（ｄ））。それ故、仮にゲートライ
ン（Ｘ）及びドレインライン（Ｙ）の交差点に存在する
絶縁層７にピンホールが生じたとしても、この位置に一
致して絶縁酸化被膜８にピンホールが発生する確率は極
めて低く、実際には殆どゼロとすることができる。勿
論、ＦＥＴ位置に於ても、図２（ｄ）から明らかなよう
に、ゲート電極（Ｇ）と半導体層であるアモルファスシ
リコン層とドレイン電極（Ｄ）あるいはソース電極
（Ｓ）との間に、絶縁酸化被膜８と絶縁層７との積層体
が介在しているので、上述のライン交差点の場合と同様
に、ピンホールによる電極間ショートの確率を激減でき
る。
発明一実施例断面図で、図５及び図６と同一部分につい
ては同一番号を付している。８は、ゲート（Ｇ）及びゲ
ートライン（Ｘ）の表面に形成された絶縁酸化被膜で、
ゲートライン（Ｘ）及びゲート（Ｇ）がアルミで形成さ
れている場合、その酸化物はアルミナＡl2Ｏ3である。
この絶縁酸化被膜８はアルミよりなるゲートライン
（Ｘ）の陽極酸化により形成される（図１（ｂ）及び図
２（ｂ））。ゲートライン（Ｘ）及びゲート（Ｇ）に酸
化処理が施された後、シリコンナイトライドの蒸着によ
り絶縁層７がその表面を覆って形成され、さらにこの絶
縁層７上にドレインライン（Ｙ）が被着される。このよ
うに絶縁酸化被膜８及び絶縁層７は、それぞれ酸化及び
プラズマＣＶＤによって別々に形成される。従って、Ｆ
ＥＴのゲート電極（Ｇ）上のゲート絶縁層は、ゲート電
極（Ｇ）の表面絶縁膜であるアルミナからなる絶縁酸化
被膜８とシリコンナイトライド等の絶縁層７との積層体
で構成されることになる（図１（ｄ））。さらに、ゲー
トライン（Ｘ）とドレインライン（Ｙ）との交差点に於
ても、その層間絶縁膜は、上記ＦＥＴのゲート絶縁層と
同様の絶縁酸化被膜８と絶縁層７との積層体で構成され
ることになる（図２（ｄ））。それ故、仮にゲートライ
ン（Ｘ）及びドレインライン（Ｙ）の交差点に存在する
絶縁層７にピンホールが生じたとしても、この位置に一
致して絶縁酸化被膜８にピンホールが発生する確率は極
めて低く、実際には殆どゼロとすることができる。勿
論、ＦＥＴ位置に於ても、図２（ｄ）から明らかなよう
に、ゲート電極（Ｇ）と半導体層であるアモルファスシ
リコン層とドレイン電極（Ｄ）あるいはソース電極
（Ｓ）との間に、絶縁酸化被膜８と絶縁層７との積層体
が介在しているので、上述のライン交差点の場合と同様
に、ピンホールによる電極間ショートの確率を激減でき
る。
【００１２】
【発明の効果】上述の説明の如く、本発明の液晶マトリ
クスパネルの製造方法によれば、トランジスタとライン
交差位置での電極間のピンホールによる短絡事故を共に
解消できるので、液晶マトリクスパネルでの表示動作欠
陥が解消される。
クスパネルの製造方法によれば、トランジスタとライン
交差位置での電極間のピンホールによる短絡事故を共に
解消できるので、液晶マトリクスパネルでの表示動作欠
陥が解消される。
【００１３】また、陽極酸化によりゲートライン及びゲ
ート電極の全表面に絶縁酸化被膜を形成させることか
ら、ゲートライン及びゲート電極の表面にごみ等の異物
が付着していても回り込んで絶縁酸化被膜が形成される
ので異物によるピンホールの発生も防止できる。
ート電極の全表面に絶縁酸化被膜を形成させることか
ら、ゲートライン及びゲート電極の表面にごみ等の異物
が付着していても回り込んで絶縁酸化被膜が形成される
ので異物によるピンホールの発生も防止できる。
【００１４】特にトランジスタや交差点の数が百万個の
オーダーをもつ液晶マトリクスパネルに於ては、その歩
留り向上に寄与する効果は大きい。
オーダーをもつ液晶マトリクスパネルに於ては、その歩
留り向上に寄与する効果は大きい。
【図１】本発明の液晶マトリクスパネルのＴＦＴ部の製
造工程断面図である。
造工程断面図である。
【図２】本発明の液晶マトリクスパネルのゲートライン
に沿った製造工程断面図である。
に沿った製造工程断面図である。
【図３】液晶マトリクスパネルの構造図である。
【図４】液晶マトリクスパネルの画素周辺の平面図であ
る。
る。
【図５】従来の液晶マトリクスパネルのＴＦＴ部の製造
工程断面図である。
工程断面図である。
【図６】従来の液晶マトリクスパネルのゲートラインに
沿った製造工程断面図である。
沿った製造工程断面図である。
１ 前面透明基板 ２ 共通電極 ３ 液晶層 ４ スペーサ ５ 背面透明基板 ６ 表示電極 ７ 絶縁層 ８ 絶縁酸化被膜 Ｘ ゲートライン Ｙ ドレインライン
Claims (1)
- 【請求項１】 絶縁基板上に多数の表示電極がこれに電
位を供給するためのトランジスタとともに行列配置され
た表示電極基板と該基板に対向する共通電極の間に液晶
を充填してなる液晶マトリクスパネルの製造方法におい
て、 上記絶縁基板上にアルミニウムより成るゲートライン及
び該ゲートラインにつながったゲート電極を形成し、該
ゲートライン及びゲート電極を陽極酸化してその全表面
に表面絶縁膜を形成した後、該表面絶縁膜を含む基板全
面をシリコンナイトライドを積層して形成された絶縁層
で覆って、さらに該絶縁膜上に、半導体層、ソース電
極、上記表面絶縁膜及び絶縁膜を介して上記ゲートライ
ンと交差したドレインライン、該ドレインラインにつな
がったドレイン電極、上記ソース電極につながった表示
電極を形成することを特徴とした液晶マトリクスパネル
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18827294A JP2538523B2 (ja) | 1994-08-10 | 1994-08-10 | 液晶マトリクスパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18827294A JP2538523B2 (ja) | 1994-08-10 | 1994-08-10 | 液晶マトリクスパネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147416A true JPH07147416A (ja) | 1995-06-06 |
| JP2538523B2 JP2538523B2 (ja) | 1996-09-25 |
Family
ID=16220769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18827294A Expired - Lifetime JP2538523B2 (ja) | 1994-08-10 | 1994-08-10 | 液晶マトリクスパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538523B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8686281B2 (en) | 2009-04-08 | 2014-04-01 | Fujifilm Corporation | Semiconductor device and solar battery using the same |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328382A (en) * | 1976-07-27 | 1978-03-16 | Mitsubishi Electric Corp | Production method of semiconductor devi ce |
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS54157272A (en) * | 1978-05-31 | 1979-12-12 | Siemens Ag | Method of producing conductive path laminated crossing |
| JPS5627114A (en) * | 1979-08-10 | 1981-03-16 | Canon Inc | Liquid crystal display cell |
| JPS5669864A (en) * | 1979-11-09 | 1981-06-11 | Japan Electronic Ind Dev Assoc<Jeida> | Thin-film transistor |
| JPS57128382A (en) * | 1981-02-02 | 1982-08-09 | Canon Kk | Electrooptical display device |
| JPS57153427A (en) * | 1981-03-17 | 1982-09-22 | Fujitsu Ltd | Manufacture of thin film device |
-
1994
- 1994-08-10 JP JP18827294A patent/JP2538523B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
| JPS5328382A (en) * | 1976-07-27 | 1978-03-16 | Mitsubishi Electric Corp | Production method of semiconductor devi ce |
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| JPS57153427A (en) * | 1981-03-17 | 1982-09-22 | Fujitsu Ltd | Manufacture of thin film device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8686281B2 (en) | 2009-04-08 | 2014-04-01 | Fujifilm Corporation | Semiconductor device and solar battery using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2538523B2 (ja) | 1996-09-25 |
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