JPH07143116A

JPH07143116A - パラレルデータのシリアル同期保護回路

Info

Publication number: JPH07143116A
Application number: JP5287019A
Authority: JP
Inventors: Kazuma Doi; 一真土井; Masaru Moriwake; 優森分
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-11-16
Filing date: 1993-11-16
Publication date: 1995-06-02
Anticipated expiration: 2016-11-19
Also published as: JP3230172B2

Abstract

(57)【要約】【目的】パラレルデータのシリアル同期保護回路に関
し、パラレル入力データに対しビット単位で正確に同期
保護段数をカウントすることを目的とする。【構成】パラレル入力データをＰＮパターンと比較す
るＥ−ＯＲ回路１１と、誤りビットよりもＭＳＢ側の有
効ビット数を出力する第１プライオリティエンコーダ１
２と、誤りビットよりもＬＳＢ側の有効ビット数を出力
する第２プライオリティエンコーダ１３と、レジスタ１
４と、レジスタ１４に有効ビット数を加算する加算回路
１５と、誤りビットがなければレジスタ１４に有効ビッ
ト数を累計させ、誤りビットがあればレジスタ１４をク
リアして新たに有効ビット数を累計させるセレクタ１６
と、加算された有効ビット数を基準ビット数と比較する
コンパレータ１７と、有効ビット数が基準ビット数を越
えたときにはパラレル入力データと同期がとれたと判定
するＳ−ＲラッチＦＦ１８から構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、通信装置間での回線
試験を行ったり、また、これらの通信装置自身の回路試
験を行うにあたり、試験信号の誤り検出や、誤り同期な
どを防止するためのパラレルデータのシリアル同期保護
回路に関する。

【０００２】

【従来の技術】図８は従来のこの種の同期保護回路を用
いた誤り検出回路を示す説明図であり、生成多項式Ｘ¹⁵
＋Ｘ＋１のＰＮパターンの誤り検出回路の一例を示した
ものである。

【０００３】図中、３１は２−１セレクタ、３２は８ビ
ットパラレルのＰＮパターン発生回路、３３は誤りビッ
ト検出回路、３４は同期保護回路である。この誤り検出
回路においては、２−１セレクタ３１は最初“Ｂ”側に
設定されており、８ビットのパラレル入力信号を受ける
と、その信号をＰＮパターン発生回路３２のＦＦ（フリ
ップフロップ）に取り込み、外部に同期したＰＮパター
ンを発生する。

【０００４】次に、誤りビット検出回路３３で、その発
生したＰＮパターンと入力信号との排他的論理和（Ｅ−
ＯＲ）をとり、同期保護回路３４で同期確保を行い、同
期が確保された時点で、２−１セレクタ３１を“Ａ”側
に切り換え、ＰＮパターン発生回路３２が自走を行うよ
うになっている。

【０００５】この誤り検出回路における同期保護回路３
４は、フリップフロップ３４ａをＦＦ１〜ＦＦ３まで３
個設けた４段シフトの構成となっている。すなわち、一
般に、ＰＮパターンの誤り検出回路においては、３０段
の同期保護段数が設定されており、８ビットのパラレル
信号単位で誤りを検出するため、誤りのない８ビットの
信号が４段連続することで同期確立とみなすようにして
いた。そして、同期確立後は、フリップフロップ３４ｂ
から２−１セレクタ３１へ切り換え信号を出力するよう
にしていた。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
この種の同期保護回路３４においては、フリップフロッ
プ３４ａを３個設けた４段シフトの構成で同期保護段数
をとるようにしていたため、実際には３０段の同期保護
段数でよいにもかかわらず、８ビット×４段＝３２ビッ
トの同期保護段数となっていた。したがって、同期保護
段数が８ビットの整数倍でなく、ビット単位で規定され
たときには、正確に同期保護段数が確保されないという
問題があった。

【０００７】この問題を解決するためには、パラレル入
力データをＰ／Ｓ（パラレル／シリアル）変換してシリ
アルデータに並び換え、図９に示すようなシリアルデー
タの誤り検出回路として同期保護をとることが考えられ
る。

【０００８】図９において、４１は２−１セレクタ、４
２はＰＮパターン発生回路、４３は誤りビット検出回
路、４４は同期保護回路である。この同期保護回路４４
であれば、フリップフロップ４４ａをＦＦ１〜ＦＦ２９
まで２９個用いているので、正確に３０段の同期保護段
数をとることができる。しかしながら、このように誤り
検出回路をシリアル回路とした場合には、Ｐ／Ｓ変換を
行う際、速度の速いクロックが必要となり、実現が困難
である。

【０００９】このため、パラレル処理で、かつ、同期保
護段数がビット単位で規定された時でも正確に同期保護
段数をカウントすることの可能な同期保護回路が望まれ
ていた。

【００１０】この発明は、このような事情を考慮してな
されたもので、パラレル入力データに対し、Ｐ／Ｓ変換
を行うことなく、ビット単位で正確に同期保護段数をカ
ウントすることが可能なパラレルデータのシリアル同期
保護回路を提供するものである。

【００１１】

【課題を解決するための手段】この発明は、所定ビット
のパラレル入力データを、所定ビット単位で特定パター
ンのデータと比較し、パラレル入力データの誤りビット
を検出する誤りビット検出回路１１と、誤りビット検出
の結果、全ビットが有効であるときには、その有効ビッ
ト数を出力し、誤りビットが存在するときには、最も上
位の誤りビットよりも上位に存在する有効ビット数を出
力する上位有効ビット数出力回路１２と、誤りビット検
出の結果、誤りビットが存在するときには、最も下位の
誤りビットよりも下位に存在する有効ビット数を出力す
る下位有効ビット数出力回路１３と、有効ビット数の累
計値を記憶する有効ビット数レジスタ１４と、有効ビッ
ト数レジスタ１４に記憶されている累計有効ビット数
に、上位有効ビット数出力回路１２から出力された有効
ビット数を加算する加算回路１５と、誤りビット検出の
結果、全ビットが有効であるきには、有効ビット数レジ
スタ１４に、加算回路１５によって加算された有効ビッ
ト数を累計させ、誤りビットが存在するときには、有効
ビット数レジスタ１４に、現在の記憶内容を消去させる
と共に、下位有効ビット出力回路１３から出力された有
効ビット数を新たに記憶させる選択回路１６と、加算回
路１５によって加算された有効ビット数を同期保護のた
めの基準ビット数と比較する比較回路１７と、比較回路
１７による比較の結果、有効ビット数の累計が同期保護
のための基準ビット数を越えたときには、パラレル入力
データと同期がとれたと判定する判定回路１８を備えて
なるパラレルデータのシリアル同期保護回路である。

【００１２】上記パラレルデータのシリアル同期保護回
路においては、誤りビット検出回路１１によってパラレ
ル入力データの誤りビットが検出されるとき、所定ビッ
ト単位における有効パターンが、複数の規定パターンの
内、どの規定パターンと一致しているのかを検出するパ
ターン一致検出回路２１を、さらに備え、選択回路１６
が、誤りビット検出の結果、全ビットが有効であるきに
は、有効ビット数レジスタ１４に、現在記憶されている
有効ビット数を再度記憶させ、誤りビットが存在すると
きには、有効ビット数レジスタ１４に、現在の記憶内容
を消去させると共に、下位有効ビット出力回路１３から
出力された有効ビット数を新たに記憶させる選択回路２
２から構成され、比較回路１７が、加算回路１５によっ
て加算された有効ビット数を、パターン一致検出回路２
１の複数の規定パターンに応じてそれぞれ設定され、同
期保護のための基準ビット数から所定ビットの整数倍を
引いた残りの有効ビット数と比較する比較回路２３から
構成されたものであってもよい。

【００１３】

【作用】この発明によれば、誤りビット検出回路１１
で、所定ビットのパラレル入力データを、所定ビット単
位で、例えばＰＮパターンのような特定パターンのデー
タと比較する。

【００１４】その結果、誤りビットがあるときには、有
効ビット数レジスタ１４の記憶内容を消去して、有効ビ
ット数レジスタ１４に、最も下位の誤りビットよりも下
位に存在する有効ビット数を新たに記憶させて、この時
点から同期保護ビット数の累計カウントを開始する。

【００１５】そして、誤りビットがないとき、つまり有
効なビットが続くときには、加算回路１５によって、有
効ビット数レジスタ１４に有効ビット数を加算すること
により、有効ビット数の累計カウントを継続してゆく。
この間、常に、加算回路１５によって加算された有効ビ
ット数を、同期保護のための基準ビット数と比較し、比
較の結果、基準ビットを越えているときには、パラレル
入力データと同期がとれたと判定する。

【００１６】この間に、もし誤りビットが生じた時に
は、有効ビット数レジスタ１４に累計されている有効ビ
ット数に、最も上位の誤りビットよりも上位に存在する
有効ビット数を最終的に加算し、この加算した有効ビッ
ト数を、同期保護のための基準ビット数と比較し、比較
の結果、基準ビットを越えているときには、パラレル入
力データと同期がとれたと判定する。

【００１７】これと同時に、誤りビットが生じた時に
は、有効ビット数レジスタ１４の記憶内容を消去し、有
効ビット数レジスタ１４に、最も下位の誤りビットより
も下位に存在する有効ビット数を新たに記憶して、この
時点から、再度同期保護ビット数の累計カウントを開始
する。

【００１８】したがって、誤りビットがあるときには、
最も下位の誤りビットよりも下位に存在する有効ビット
数を求めるとともに、最も上位の誤りビットよりも上位
に存在する有効ビット数を求めて、有効ビット数のビッ
ト単位での正確な累計値を同期保護のための基準ビット
数と比較するので、所定ビットのパラレル入力データに
対し、ビット単位で正確に保護段数をカウントすること
ができる。

【００１９】また、パターン一致検出回路を設けて、誤
りのないデータ列と誤りのあるデータ列を別々にカウン
トするようにした場合には、加算のための桁数を最小限
におさえて、同期保護の高速化を図ることができる。

【００２０】

【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。図１はこの発明の同期保護回路を用いた
誤り検出回路の一実施例を示す回路説明図であり、生成
多項式Ｘ¹⁵＋Ｘ＋１のＰＮパターンの誤り検出回路を示
したものである。

【００２１】この図において、１は２−１セレクタ、２
は８ビットパラレルのＰＮパターン発生回路、３は誤り
ビット検出回路、４は同期保護回路である。この誤り検
出回路においては、入力信号は生成多項式Ｘ¹⁵＋Ｘ＋１
のＰＮパターンを持つ８ビットのパラレル信号である。
また、ＰＮパターン発生回路２は、Ｘ¹⁵＋Ｘ＋１の８ビ
ット並列のＰＮパターン発生回路であり、保護段数は３
０ビットの保護段数である。

【００２２】この誤り検出回路の動作は以下のようにな
る。２−１セレクタ１は最初“Ｂ”側に設定されおり、
８ビットのパラレル入力信号を受けると、その信号をＰ
Ｎパターン発生回路２のＦＦ（フリップフロップ）に取
り込み、外部に同期したＰＮパターンを発生する。

【００２３】次に、誤りビット検出回路３で、その発生
したＰＮパターンと入力信号との排他的論理和（Ｅ−Ｏ
Ｒ）をとり、同期保護回路４で同期確保を行い、同期が
確保された時点で、２−１セレクタ１を“Ａ”側に切り
換え、ＰＮパターン発生回路２が自走を行う。その間、
誤りビットの検出は、ＰＮパターン発生回路２が外部デ
ータに同期しているのか、あるいは自走しているのか、
にかかわらず行われる。

【００２４】図２は同期保護回路４の詳細を示す説明図
である。この図において、１１は図１で示した誤りビッ
ト検出回路３の詳細を示すものであり、Ｅ−ＯＲ回路で
ある。Ｅ−ＯＲ回路１１は、８ビットのパラレル入力デ
ータを、ＰＮパターン発生回路２からのデータと８ビッ
ト単位で比較する。すなわち、この比較においては、排
他的論理和（エクスクルーシブＯＲ：Ｅ−ＯＲ）をと
り、パラレル入力データの誤りビットを検出する。

【００２５】１２は第１プライオリティエンコーダであ
り、誤りビット検出の結果、全ビットが有効であるとき
には、その有効ビット数を出力し、誤りビットが存在す
るときには、最も上位の誤りビットよりも上位に存在す
る有効ビット数を優先的に出力する。１３は第２プライ
オリティエンコーダであり、誤りビット検出の結果、誤
りビットが存在するときには、最も下位の誤りビットよ
りも下位に存在する有効ビット数を優先的に出力する。
１４は有効ビット数の累計値を記憶するレジスタであ
る。

【００２６】１５は加算回路（ＡＤＤ）であり、レジス
タ１４に記憶されている累計有効ビット数に、第１プラ
イオリティエンコーダ１２から出力された有効ビット数
を加算する。

【００２７】１６はセレクタであり、誤りビット検出の
結果、誤りビットがないとき、つまり全ビットが有効で
あるときには、“無”側を選択して、レジスタ１４に、
加算回路１５によって加算された有効ビット数を累計さ
せる。また、誤りビットが存在するときには、“有”側
を選択して、レジスタ１４に、現在の記憶内容を消去さ
せると共に、第２プライオリティエンコーダ１３から出
力された有効ビット数を新たに記憶させる。

【００２８】１７は同期保護段数が３０段になったか否
かを比較するコンパレータ（ＣＯＭＰ）であり、加算回
路１５によって加算された有効ビット数を３０ビットの
同期保護段数と比較する。

【００２９】１８は同期確立判定のためのＳ−Ｒラッチ
ＦＦ（フリップフロップ）であり、コンパレータ１７に
よる比較の結果、有効ビット数の累計が３０ビットを越
えたときには、パラレル入力データと同期がとれたと判
定し、２−１セレクタ１に切り換え信号を送る。

【００３０】この同期保護回路４の動作は以下のように
なる。同期引き込み時には、まず、現在の保護段数を記
憶するレジスタ１４をクリアーして、保護段数のカウン
トを“０”に設定する。また、パラレル入力信号をＰＮ
パターン発生回路２に取り込むため、Ｓ−ＲラッチＦＦ
１８に同期引き込み開始信号を与え、Ｓ−ＲラッチＦＦ
１８から２−１セレクタ１にセレクトパルスを与えて、
２−１セレクタ１に“Ｂ”側を選択させる。

【００３１】次に、Ｅ−ＯＲ回路１１で、ＰＮパターン
発生回路２より発生したＰＮパターンと入力信号との排
他的論理和をとり、第１プライオリティエンコーダ１２
と第２プライオリティエンコーダ１３を用いて、入力信
号のＭＳＢとＬＳＢから誤りがあるまでの正しいデータ
数、つまり有効ビット数の符号化を行う。

【００３２】第１プライオリティエンコーダ１２は、誤
りビットがある場合、入力信号のＭＳＢ側から数えた最
小の有効ビット数を優先的に出力し、第２プライオリテ
ィエンコーダ１３は、誤りビットがある場合、入力信号
のＬＳＢ側から数えた最小の有効ビット数を優先的に出
力するようになっている。

【００３３】Ｅ−ＯＲ回路１１でデータの比較を行った
結果、誤りビットがない場合には、セレクタ１６は
“無”側のデータを選択するため、レジスタ１４に記憶
されている有効ビット数に第１プライオリティエンコー
ダ１２から出力された有効ビット数が加算され、それが
レジスタ１４に再度書き込まれて有効ビット数が累計さ
れてゆく。

【００３４】Ｅ−ＯＲ回路１１でデータの比較を行った
結果、誤りビットがある場合には、セレクタ１６は
“有”側のデータを選択するため、レジスタ１４で現在
までカウントされていた有効ビット数は消去され、第２
プライオリティエンコーダ１３から出力された有効ビッ
ト数がレジスタ１４に新たに書き込まれる。

【００３５】加算回路１５で加算された結果は、常にコ
ンパレータ１７で比較され、設定した保護ビット数をク
リアーした場合には、Ｓ−ＲラッチＦＦ１８がリセット
されて、２−１セレクタ１が切り換わり、ＰＮパターン
発生回路２への入力信号の取り込みが停止され、同期が
確保される。同期測定開始後、上記の処理を繰り返し行
う事により、ビット単位で正確に保護段数をカウントす
る事ができる。

【００３６】図３はこの発明による同期保護回路の動作
結果を示す説明図であり、実際に同期が確保されるまで
の過程を、従来の同期保護回路による結果と本発明の同
期保護回路による結果とで比較したものである。

【００３７】図の上半分は、時刻“１”から時刻“１
３”における８ビット単位での誤りビット検出の結果を
示しており、誤りのなかったビットデータには番号を付
し、誤りのあったビットデータには斜線を付して示して
いる。

【００３８】この誤り検出の結果、で示すようなパタ
ーンで誤りが検出されたとすると、従来の方式では、４
段（８ビット×４段＝３２ビット）の保護をとるので、
保護段数のカウントが“２”の時には、規定の保護段数
をクリアーすることができない。しかしながら、この場
合には実際は誤りのないデータが３０ビット続いている
ので、本来であれば同期が確保されなければならない。
また、で示すようなパターンの場合は、従来の４段保
護で考えられる最悪の場合の誤りビットのデータ配置で
あり、ビット単位で考えると、誤りのないデータが３８
ビット続いているにもかかわらず、同期がとれないとい
う結果となる。

【００３９】これらの及びのパターンに対して、本
発明による同期保護回路４を用いた場合、のパターン
では、最初の誤りが時刻“１”の８ビット中のＭＳＢに
あるので、その残り７ビットと、最後の誤りが時刻
“４”の８ビット中のＬＳＢにあるので、その誤りがあ
るまでの残り７ビットと、誤りのない時刻“２”と時刻
“３”の１６ビットが有効となり、合計３０ビットで保
護段数がクリアーされ、同期が確保される。

【００４０】のパターンでは、最初の誤りが時刻
“７”の８ビット中のＭＳＢにあるので、その残り７ビ
ットと、最後の誤りが時刻“１１”の８ビット中にある
までに、時刻“８”，時刻“９”，時刻“１０”に２４
ビットの誤りのないデータがあるので、その２４ビット
との合計３１ビットで保護段数がクリアーされ、同期が
確保される。

【００４１】のパターンの場合、同時刻に２個の誤り
ビットが存在するが、この時には、第１プライオリティ
エンコーダ１２からは、１個目の誤りデータよりもＭＳ
Ｂ側に存在する正しいデータ数である“１”が出力さ
れ、第２プライオリティエンコーダ１３からは、２個目
の誤りデータよりもＬＳＢ側に存在する正しいデータ数
である“２”が出力される。この場合、誤った２ビット
の間にある３ビットのデータは無効として処理される。

【００４２】このようにして、誤り検出における同期保
護にプライオリティエンコーダ（優先順位付きエンコー
ダ）を用いる事により、Ｎ（Ｎは任意の自然数）並列の
パラレル入力データに対し、Ｐ／Ｓ変換することなく、
ビット単位で正確に保護段数をカウントすることができ
る。

【００４３】図４はこの発明の他の実施例を示す回路説
明図である。この実施例の同期保護回路は、先の実施例
の同期保護回路において、同期保護段数をＮ（Ｎは任意
の自然数）段に増やした場合、加算回路１５の桁数が増
え、遅延が増大するが、その問題を解決するために考え
出された回路であり、Ｎ段の同期保護段数に対応可能な
回路となっている。

【００４４】すなわち、先の実施例の同期保護回路４に
おいては、加算回路１５で、レジスタ１４と第１プライ
オリティエンコーダ１２との加算を行い、その加算結果
を再度レジスタ１４に書き込むため、保護段数を任意の
Ｎ段に増やした場合、加算回路１５の桁数が増え、遅延
が増大する。したがって、この実施例においては、加算
回路１５にかかる遅延を最小限におさえるために、誤り
のないデータ列に対しては、そのデータ列を１段と考
え、誤りのあるデータ列に対しては、第１プライオリテ
ィエンコーダ１２と第２プライオリティエンコーダ１３
を用いてカウントする事により、加算回路１５の桁数を
最小限におさえ、高速化を図るようにしている。

【００４５】以下に、先の実施例と本実施例とを比較し
た例を示す（ただし、入力データは８ビットのパラレル
信号とする）。

【００４６】

【表１】このように、本実施例の保護回路では、加算回路１５の
桁数を４桁にすることができるので、この加算回路１５
によって生ずる遅延を最小限におさえることができる。

【００４７】以下、この実施例を説明するが、先の実施
例と同じ構成要素には同一の参照番号を付し、その説明
を省略する。また、入力信号は先の実施例と同じ８ビッ
トのパラレル信号であり、保護段数も先の実施例と同じ
３０ビットの保護段数として説明する。

【００４８】図４において、２０はＡＮＤ回路、２１は
パターン一致検出回路である。パターン一致検出回路２
１は、Ｅ−ＯＲ回路１１によってパラレル入力データの
誤りビットが検出されるとき、８ビット単位における有
効パターンが、複数の規定パターンの内、どの規定パタ
ーンと一致しているのかを検出する。

【００４９】セレクタ２２は、誤りビット検出の結果、
誤りビットがないとき、つまり全ビットが有効であると
きには、“無”側を選択して、レジスタ１４に、現在記
憶されている有効ビット数をそのまま再度記憶させる。
また、誤りビットがあるときには、“有”側を選択し
て、レジスタ１４に、現在の記憶内容を消去させると共
に、第２プライオリティエンコーダ１３から出力された
有効ビット数を新たに記憶させる。

【００５０】比較回路２３は、加算回路１５によって加
算された有効ビット数を、パターン一致検出回路２１の
複数の規定パターンに応じてそれぞれ設定された有効ビ
ット数と比較する。つまり、同期保護のためのＮ（Ｎは
任意の自然数）段のビット数から８ビットの整数倍を引
いた残りの有効ビット数である、１４段及び６段のビッ
ト数と比較する。

【００５１】この実施例における加算回路１５は、上述
したように４桁の加算回路ですむようになっている。す
なわち、図３に示したように、入力データが８ビットの
パラレル信号である場合、誤りがある２つのデータ列に
対して、連続して最大、７ビット＋８ビット＝１５ビッ
トの誤りのないデータが考えられる。この７ビット＋８
ビット＝１５ビットの２進演算を行うには、最大４桁の
加算回路があればよいため、加算回路１５は４桁の加算
回路となっている。

【００５２】図５はパターン一致検出回路２１の詳細説
明図である。この図に示すように、パターン一致検出回
路２１は、４段のフリップフロップ２１ａと３つのＡＮ
Ｄ(A),(B),(C) 回路２１ｂから構成されている。

【００５３】フリップフロップ２１ａは、連続３０ビッ
トの保護をとるためには、図３に示したのパターン
（８ビットパラレルのデータが５連続）が最大と考えら
れるため、４段のフリップフロップとなっている。

【００５４】ＡＮＤ(A),(B),(C) 回路２１ｂにおいて
は、誤りがある８ビットのデータ列を“×”として示
し、誤りのない８ビットのデータ列を“○”として示せ
ば、ＡＮＤ(A) 回路２１ｂは、誤りが×○○×（Ｔ１，
Ｔ２，Ｔ３，Ｔ４）のパターンである事を確認するもの
であり、このパルス出力は、比較回路２３の比較結果の
有効・無効パルスとして使用する。

【００５５】ＡＮＤ(B) 回路２１ｂは、誤りが×○○○
×（Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５）のパターンである
事を確認するものであり、このパルス出力は、比較回路
２３の比較結果の有効・無効パルスとして使用する。

【００５６】ＡＮＤ(C) 回路２１ｂは、誤りが×○○○
（Ｔ１，Ｔ２，Ｔ３，Ｔ４）のパターンである事を確認
するものであり、このパルス出力は、比較回路２３の比
較結果の有効・無効パルスとして使用する。

【００５７】図６は比較回路２３の詳細説明図である。
この図に示すように、比較回路２３は、１４段の保護段
数を確認するための第１コンパレータ２３ａ、６段の保
護段数を確認するための第２コンパレータ２３ｂ、及
び、同じく６段の保護段数を確認するための第３コンパ
レータ２３ｃの３つのコンパレータと、パターン一致検
出回路２１で検出したパターンとアンドをとるための３
つのＡＮＤ(A),(B),(C)回路２３ｄと、３つのＡＮＤ
(A),(B),(C) 回路２３ｄの内のいずれかが一致した場合
のオアをとるＯＲ回路２３ｅとから構成されている。

【００５８】第１コンパレータ２３ａは、パターン一致
検出回路２１で検出された×○○×のパターン時に、保
護段数３０ビットをクリアーできる最低のビット数を検
出する回路である。パターン一致検出回路２１で検出さ
れた○○の部分は、誤りのないデータ列が２回＝１６ビ
ット続いた事を示すもので、第１コンパレータ２３ａで
は、その前後の×で示す誤りがあるデータ列に対して有
効なデータ（誤りのないデータ）のみ比較すれば良い。
よって、３０ビット−１６ビット＝１４ビット以上有効
なデータがある場合、保護段数をクリアできるようにな
っている。

【００５９】ここで示す有効なデータとは、最初に誤り
があるデータ列に関しては、第２プライオリティエンコ
ーダ１３（８ビットパラレルデータのＬＳＢから数えて
最初に誤りがあるまでの誤りのないデータ数）の値＝レ
ジスタ１４の値であり、次に誤りがあるデータ列に関し
ては、第１プライオリティエンコーダ１２（８ビットパ
ラレルデータのＭＳＢから数えて最初に誤りがあるまで
の誤りのないデータ数）の値である。

【００６０】第２コンパレータ２３ｂは、パターン一致
検出回路２１で検出された×○○○×のパターン時に、
保護段数３０ビットをクリアできる最低のビット数を検
出する回路である。パターン一致検出回路２１で検出さ
れた○○○の部分は、誤りのないデータ列が３回＝２４
ビット続いた事を示すもので、第２コンパレータ２３ｂ
では、その前後の×で示す誤りがあるデータ列に対して
有効なデータ（誤りのないデータ）のみ比較すれば良
い。よって、３０ビット−２４ビット＝６ビット以上有
効なデータがある場合、保護段数をクリアできるように
なっている。

【００６１】ここで示す有効なデータとは、最初に誤り
があるデータ列に関しては、第２プライオリティエンコ
ーダ１３の値＝レジスタ１４の値であり、次に誤りがあ
るデータ列に関しては、第１プライオリティエンコーダ
１２の値である。

【００６２】第３コンパレータ２３ｃは、パターン一致
検出回路２１で検出された×○○○のパターン時に、保
護段数３０ビットをクリアできる最低のビット数を検出
する回路である。パターン一致検出回路２１で検出され
た○○○の部分は、誤りのないデータ列が３回＝２４ビ
ット続いた事を示すもので、第３コンパレータ２３ｃで
は、その１個前の×で示す誤りがあるデータ列に対して
有効なデータ（誤りのないデータ）のみ比較すれば良
い。よって、３０ビット−２４ビット＝６ビット以上有
効なデータがある場合、保護段数をクリアできるように
なっている。ここで示す有効なデータとは、最初に誤り
があるデータ列に関しては、第２プライオリティエンコ
ーダ１３の値＝レジスタ１４の値である。

【００６３】ＡＮＤ(A) 回路２３ｄは、第１コンパレー
タ２３ａで比較された結果の有効・無効を制御するもの
であり、パターン一致検出回路２１のＡＮＤ(A) 回路２
１ｂで検出されたパルスが“Ｈ（ハイ）”の時のみ有効
となる。

【００６４】ＡＮＤ(B) 回路２３ｄは、第２コンパレー
タ２３ｂで比較された結果の有効・無効を制御するもの
であり、パターン一致検出回路２１のＡＮＤ(B) 回路２
１ｂで検出されたパルスが“Ｈ”の時のみ有効となる。

【００６５】ＡＮＤ(C) 回路２３ｄは、第３コンパレー
タ２３ｃで比較された結果の有効・無効を制御するもの
であり、パターン一致検出回路２１のＡＮＤ(C) 回路２
１ｂで検出されたパルスが“Ｈ”の時のみ有効となる。
ＯＲ回路２３ｅは、同期保護段数３０ビットをクリアー
できたか否かを検出するゲートである。

【００６６】図７はこの他の実施例による同期保護回路
の動作結果を示す説明図である。図の上半分は、時刻
“１”から時刻“１１”における８ビット単位での誤り
ビット検出の結果を示しており、誤りのなかったビット
データには番号を付し、誤りのあったビットデータには
斜線を付して示している。

【００６７】この誤り検出の結果、で示すようなパタ
ーンで誤りが検出されたとすると、時刻“１”のデータ
列でＭＳＢに誤りが発生しているので、セレクタ２２
は、“有”側のデータを選択し、現在記憶している保護
段数を無効にし、第２プライオリティエンコーダ１３の
値をレジスタ１４に新たに書き込む。

【００６８】時刻“２”と時刻“３”のデータ列では誤
りが検出されないので、２つのデータ列に関してはパタ
ーン一致検出回路２１でカウントを行う。この間、セレ
クタ２２は“無”側のデータを選択しているので、現在
記憶している保護段数をそのまま再度レジスタ１４に書
き込む。

【００６９】次に、時刻“４”のデータ列でＬＳＢに誤
りが発生しているので、レジスタ１４と第１プライオリ
ティエンコーダ１２の結果を加算し、比較回路２３で比
較を行い、設定された段数をクリアーしていれば、同期
を確保することができる。ただし、この場合、比較回路
２３で比較された結果は、パターン一致検出回路２１で
パターンの一致が検出された、という条件が満たされた
時のみ有効であり、条件が満たされていない時は無効と
なる。

【００７０】このように、で示すパターンについて
は、図中、“(2) パターン一致検出”の欄で示す“Ａ”
のパターン（×○○×）となり、で示すパターンにつ
いては、同様の動作で、同欄に示す“Ｂ”のパターン
（×○○○×）となって、同期が確保される。

【００７１】このようにして、任意のＮ段の同期保護段
数に対し、誤りのあるデータに関しては第１プライオリ
ティエンコーダ１２とレジスタ１４の値を加算し、誤り
のないデータ列に関してはパターン一致検出回路２１に
おいて８ビット単位でパターンを一致させること、すな
わち、誤りのないデータ列と誤りのあるデータ列とを別
々にカウントすることにより、加算のための桁数を最小
限におさえて、同期保護の高速化を図ることができる。

【００７２】

【発明の効果】この発明によれば、誤りビットが存在す
るときには、最も下位の誤りビットよりも下位に存在す
る有効ビット数を求めるとともに、最も上位の誤りビッ
トよりも上位に存在する有効ビット数を求めて、有効ビ
ット数の累計値を同期保護のための基準ビット数と比較
するようにしたので、所定ビットのパラレル入力データ
に対し、ビット単位で正確に保護段数をカウントするこ
とができる。また、パターン一致検出回路を設けて、誤
りのないデータ列と誤りのあるデータ列を別々にカウン
トするようにした場合には、加算のための桁数を最小限
におさえて、同期保護の高速化を図ることができる。

【図面の簡単な説明】

【図１】この発明の同期保護回路を用いた誤り検出回路
の一実施例を示す回路説明図である。

【図２】同期保護回路の詳細説明図である。

【図３】この発明による同期保護回路の動作結果を示す
説明図である。

【図４】この発明の他の実施例を示す回路説明図であ
る。

【図５】パターン一致検出回路の詳細説明図である。

【図６】比較回路の詳細説明図である。

【図７】この発明の他の実施例による同期保護回路の動
作結果を示す説明図である。

【図８】従来の同期保護回路を用いた誤り検出回路を示
す説明図である。

【図９】従来のシリアルデータの誤り検出回路を示す説
明図である。

【符号の説明】１２−１セレクタ２ＰＮパターン発生回路３誤りビット検出回路４同期保護回路１１Ｅ−ＯＲ回路１２第１プライオリティエンコーダ１３第２プライオリティエンコーダ１４レジスタ１５加算回路（ＡＤＤ）１６，２２セレクタ１７コンパレータ（ＣＯＭＰ）１８Ｓ−ＲラッチＦＦ（フリップフロップ）２０，２１ｂ，２３ｄＡＮＤ回路２１パターン一致検出回路２１ａＦＦ（フリップフロップ）２３比較回路２３ａ第１コンパレータ２３ｂ第２コンパレータ２３ｃ第３コンパレータ２３ｅＯＲ回路

Claims

【特許請求の範囲】

【請求項１】所定ビットのパラレル入力データを、所
定ビット単位で特定パターンのデータと比較し、パラレ
ル入力データの誤りビットを検出する誤りビット検出回
路（１１）と、誤りビット検出の結果、全ビットが有効であるときに
は、その有効ビット数を出力し、誤りビットが存在する
ときには、最も上位の誤りビットよりも上位に存在する
有効ビット数を出力する上位有効ビット数出力回路（１
２）と、誤りビット検出の結果、誤りビットが存在するときに
は、最も下位の誤りビットよりも下位に存在する有効ビ
ット数を出力する下位有効ビット数出力回路（１３）
と、有効ビット数の累計値を記憶する有効ビット数レジスタ
（１４）と、有効ビット数レジスタ（１４）に記憶されている累計有
効ビット数に、上位有効ビット数出力回路（１２）から
出力された有効ビット数を加算する加算回路（１５）
と、誤りビット検出の結果、全ビットが有効であるきには、
有効ビット数レジスタ（１４）に、加算回路（１５）に
よって加算された有効ビット数を累計させ、誤りビット
が存在するときには、有効ビット数レジスタ（１４）
に、現在の記憶内容を消去させると共に、下位有効ビッ
ト出力回路（１３）から出力された有効ビット数を新た
に記憶させる選択回路（１６）と、加算回路（１５）によって加算された有効ビット数を同
期保護のための基準ビット数と比較する比較回路（１
７）と、比較回路（１７）による比較の結果、有効ビット数の累
計が同期保護のための基準ビット数を越えたときには、
パラレル入力データと同期がとれたと判定する判定回路
（１８）を備えてなるパラレルデータのシリアル同期保
護回路。
【請求項２】誤りビット検出回路（１１）によってパ
ラレル入力データの誤りビットが検出されるとき、所定
ビット単位における有効パターンが、複数の規定パター
ンの内、どの規定パターンと一致しているのかを検出す
るパターン一致検出回路（２１）を、さらに備え、選択回路（１６）が、誤りビット検出の結果、全ビット
が有効であるときには、有効ビット数レジスタ（１４）
に、現在記憶されている有効ビット数を再度記憶させ、
誤りビットが存在するときには、有効ビット数レジスタ
（１４）に、現在の記憶内容を消去させると共に、下位
有効ビット出力回路（１３）から出力された有効ビット
数を新たに記憶させる選択回路（２２）からなり、比較回路（１７）が、加算回路（１５）によって加算さ
れた有効ビット数を、パターン一致検出回路（２１）の
複数の規定パターンに応じてそれぞれ設定され、同期保
護のための基準ビット数から所定ビットの整数倍を引い
た残りの有効ビット数と比較する比較回路（２３）から
なる請求項１記載のパラレルデータのシリアル同期保護
回路。