JPH0714113B2 - シロキサンポリイミドのラミネートの形成方法 - Google Patents

シロキサンポリイミドのラミネートの形成方法

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JPH0714113B2
JPH0714113B2 JP2103218A JP10321890A JPH0714113B2 JP H0714113 B2 JPH0714113 B2 JP H0714113B2 JP 2103218 A JP2103218 A JP 2103218A JP 10321890 A JP10321890 A JP 10321890A JP H0714113 B2 JPH0714113 B2 JP H0714113B2
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Description

【発明の詳細な説明】 (関連する出願) 以下の各特許出願と特許は、本被譲渡人に譲渡され、引
用により本明細書中に包含されている。
『迅速な注文設計と独特の検査性能のための集積回路の
封止構成』という標題でC.W.Eichelberger等による1986
年9月26日出願の米国特許出願第912,457号;『マルチ
チップ集積回路の封止構成とその方法』という標題のC.
W.Eichelberger等に付与された米国特許第4,783,695号;
C.W.Eichelberger等による1986年9月26日出願の米国特
許出願第912,458号の継続出願としての1988年8月30日
出願の『重合体フィルム上張りを使用する集積回路チッ
プ封止のための方法と装置』という標題による米国特許
出願第240,367号;C.W.Eichelberger等による1986年9月
26日出願の米国特許出願第912,454号の継続出願として
の1988年8月5日出願の『除去可能な上張りを使用する
電子回路と集積回路チップの検査のための方法と構成』
という標題による米国特許出願第230,654号;『基板に
接合された素子を除去するための方法と装置』という標
題でR.J.Wojnarowski等による1988年9月27日出願の米
国特許出願第249,927号;『高精度相互連結熱可塑性金
型装着物質および溶剤による金型装着処理』という標題
でR.J.Wojnarowski等による1989年2月21日出願の米国
特許出願第312,798号;『高密度相互連結回路の単純化
された修理法』という標題でC.W.Eichelberger等による
1988年12月12日出願の米国特許出願第283,095号;『集
積回路の検査構成と検査方法』という標題でH.S.Cole,J
r.等による1989年2月3日出願の米国特許出願第305,31
4号;R.J.Wojnarowski等による1988年2月16日出願の米
国特許出願第156,138号の一部継続出願としての1989年
2月17日出願の『接着可能なラミネートを形成するため
に熱硬化膜を熱可塑性物質に接着する方法』という標題
による米国特許出願第312,536号;『有機膜から模様付
けするやり方で有機物質を除去する方法』という標題の
H.S.Cole,Jr.等に付与された米国特許第4,617,085号;
『多重電子回路チップ封止用に重合体絶縁物の中に接続
孔を作る方法』という標題のC.W.Eichelberger等に付与
された米国特許第4,714,516号;『重合体絶縁物の中に
接続孔を作る方法』という標題のJ.W.Loughran等に付与
された米国特許第4,764,485号;および『重合体物質中
に接続孔を作るためのレーザービーム走査法』という標
題でC.W.Eichelberger等による1989年2月14日出願の米
国特許出願第310,489号。
(本発明の産業分野) 本発明は重合体絶縁物で多層回路構造物を形成する分野
に関し、特に共重合体絶縁物を使用してこのような構造
物を形成する分野に関する。
(本発明の背景) 上記の関連特許および特許出願に開示されている内容
は、中には接続孔を、その上には模様付けした金属被覆
層を持っていて、各種の集積回路の接触パッドが回路内
で、相互間で、および外部回路と連結するようにする重
合体絶縁物張り板を使用して多重チップ集積回路を製作
する方法である。要約すれば、その方法は、好ましくは
ポリイミドである第一重合体絶縁物層を、基板に配置し
た集積回路チップの上にラミネートすることにより成
る。従って、接続孔は、模様付けした金属被覆を経て連
結されることになる各種の集積回路チップ上の接触部分
と整合状態で、絶縁物層に形成されるのが好ましい。こ
の接続孔の形成は、関連米国特許第4,617,085号,第4,7
14,516号および第4,764,485号あるいは米国特許出願第3
10,489号(1989年2月14日出願)明細書に記載された方
法のひとつ、あるいは他の任意の適当な方法でレーザー
穿孔によるのが好ましい。その後で、重合体絶縁物層の
上に金属被覆を形成し、望まれる金属被覆パターンを提
供すべく模様付けされる。多層金属被覆パターンを形成
するためには、第一重合体層と第一金属被覆層の上に第
二重合体絶縁物層を形成する。この第二重合体絶縁物層
は、好ましくはシロキサンポリイミド共重合体より成
る。このシロキサンポリイミド層の形成後、接続孔はレ
ーザー穿孔され、第一金属被覆層との電気的接触用の孔
を提供する。その構造物をその後プラズマエッチング
し、第二金属被覆層の折出の前に、破片が総て接続孔か
ら確実に除去されているようにする。第二金属被覆層の
模様付け後、シロキサンポリイミド絶縁物の第二層をシ
ロキサンポリイミド絶縁物の第一層とその上の金属被覆
パターンの上に形成し、更に相互連結構造としてよい。
本発明者の発見によれば、この時、第二シロキサンポリ
イミド層はひび割れの外観を呈し、露出表面は皺状また
は粗い状態となる。この表面は、その上への模様付けし
た金属被覆の形成が困難になる程に粗い。こうした特質
は、このやり方で相互接触が成される電子系に関して、
重大な信頼性の危惧を生ぜしめる。
シロキサンポリイミド構造内に模様付けした金属被覆を
持つ、高品質な多層シロキサンポリイミド絶縁物構造の
信頼性ある形成方法が必要とされている。
(本発明の目的) 本発明の主たる目的は、絶縁物層にひび割れが生じない
やり方で、構造内に模様付けした金属被覆層を持つ多層
シロキサンポリイミド構造を形成する方法を提供するこ
とである。
本発明のもうひとつの目的は、プラズマエッチングされ
ている先のシロキサンポリイミド層に対してそのあと塗
布されたシロキサンポリイミド層を確実に強固に付着さ
せる方法を提供することである。
(本発明の要約) 本発明は、上記の目的と本明細書から明らかなる他の目
的を達成すべく、第一シロキサンポリイミド層を形成
し、その中に接続孔を形成し、接続孔から破片を除去す
べく第一シロキサンポリイミド層を処理し、ケイ素、酸
素とフッ素を含有する実質的に無機質の皮膜を除去する
ため第一シロキサンポリイミド共重合体層を酸化ケイ素
用エッチング剤で洗浄してシロキサンポリイミド共重合
体の無処理のものと実質的に同様な組成を持つ洗浄にさ
れた表面状態とし、そして、第一シロキサンポリイミド
共重合体層の上に第二シロキサンポリイミド共重合体層
を形成する工程によりなる。
この洗浄工程は、実質的に無機質な表面層を作り出した
特定の処理工程とは無関係に、第一シロキサンポリイミ
ド層の表面を第二シロキサンポリイミド層の形成に適切
なものとするのに適当である。
(本発明の詳細な説明) 本発明の構成と実施方法並びに他の目的と効果に関して
は、添付の図面とともに以下の記述から最も良く理解さ
れるであろう。
第一図では、多層の絶縁体/導体構造は、一般的に10で
示されている。この構造は、上部面14を持つ基板12とそ
の上に配置される金属被覆パターン16より成る。基板12
は、絶縁構造、一つの集積回路チップ、多数の集積回路
チップ、等を含む任意の形態を取ってよい。望ましい電
子系を提供するために、普通は離れて置かれた多数の金
属質導体より成る金属被覆パターン16は、望ましいやり
方で他の導体と相互連結されなければならない。
前記の関連出願の教示によれば、これは、デュポン・デ
・ニモアス社により販売されているカプトンポリイミ
ドのような絶縁物層を金属被覆層16と基板12の表面に、
そのポリイミドを接着するための熱可塑性接着剤として
ゼネラル・エレクトリック社により販売されているULTE
Mポリエーテルイミド樹脂を使用して、金属被覆16と
基板12の上部面14にラミネートして達成される。この図
では、ポリイミドどポリエーテルアミドは単一層30とし
て示されている。それから、接続孔32のような接続孔
を、前記の関連出願と特許に教示されているやり方でポ
リイミド30にレーザー穿孔する。その後、絶縁層30の上
部面の上に金属被覆パターン34を配置する。この金属被
覆パターン34は、所定の方法で模様付けしてもよく、ま
た均一な層を配置してから選択的に物質を除去して所望
のパターン34を残してもよい。金属被覆パターン34は、
下方に伸びて接続孔32中に達し金属被覆層16と電気的に
接触し層34を層16に連結する。多層金属被覆相互連結パ
ターンが必要な場合には、重合体フィルム30と金属被覆
パターン34の上に第二重合体フィルム50を形成する。こ
の第二重合体フィルム50は好ましくは、アリゾナ州フェ
ニックスのヒュルス・アメリカ社から販売されているSP
I−129のようなシロキサンポリイミド共重合体を回転塗
布したものである。SPI−129は29%固形分のダイグライ
ム・キシレン溶液であると考えられる。この物質は、洗
浄なポリイミド層と金属被覆層によく付着するので好ま
れ、カプトンポリイミドを基板に接着させるULTEM
ポリエーテルイミド樹脂の軟化点以下の温度で塗布乾燥
されてよく、あとの工程や構造ともうまくあう。
シロキサンポリイミド共重合体層50を二つの工程で形成
することが好ましく、層30と金属被覆34の上に、購入し
たままのSPI−129を回転塗布し6μの厚さの層をまず形
成し乾燥し、さらに第二の6μ厚の皮膜を回転塗布しこ
れを乾燥する。その後、200℃で半時間のベーキング処
理をして実質的に全溶剤を確実にこの共重合体層から除
去する。このベーキング工程が終わると、二つの回転塗
布されたシロキサンポリイミド層は一体化し先に回転塗
布された二つの部分間では識別され得る界面のない単一
フィルム50を形成する。しかし、ポリイミド層30とシロ
キサンポリイミド層50との間の界面40は識別可能なまま
であるが、シロキサンポリイミドとポリイミドとの間の
優れた接着により得られるものは、実際上、層剥離を受
けない単一連続絶縁体なるものである。その後、前記の
関連出願と特許に教示されているやり方で、接続孔をこ
のシロキサンポリイミド絶縁体層にレーザー穿孔する。
レーザー穿孔工程に続いて、好ましくは酸素とCF4(但
し、どちらか一方で十分であるかも知れないが)を含有
するプラズマでシロキサンポリイミド層をプラズマエッ
チングし、接続孔中の破片あるいはレーザー穿孔中に共
重合体層50の上部表面に付着した破片を除去する。
本発明以前には、金属被覆パターン54を層50の上と接続
孔52の中に形成し、そして第二シロキサンポリイミド共
重合体層を第一層と同じやり方で形成した。不運なこと
には、こうして生じた層70は上から見るとひび割れを示
した。このひび割れは層50と70の間の界面60に主として
あると見られたが、このひび割れは得られる構造の長期
耐久性に関して重大な信頼性の危惧を引き起こした。更
に、この層の露出表面は望ましくない程に荒れていた。
この問題を克服するために、SPI−129の形成されたまま
の表面およびO2/CF4プラズマエッチング後のSPI−129
層の表面を分析してみた。表面分析の結果は、表の第一
と第二列に示されている。明らかに、プラズマエッチン
グ後の表面は事実上は実質的に無機質であり、エッチン
グしない表面と比較して、ケイ素、酸素およびフッ素の
濃度が高くなっている。シロキサンポリイミド共重合体
層のエッチング後の表面を、希薄なHFのようなエッチン
グ剤で約10秒のような短時間洗浄すると、その無機質皮
膜がそのシロキサンポリイミドから除去されることを見
いだした。
エッチングされたシロキサンポリイミド層表面のこの洗
浄工程後の表面分析は表の第三列に示されている。明ら
かに、この組成は無処理のシロキサンポリイミド共重合
体のそれと実質的に同じである。
希薄なHF以外のエッチング剤を用いてもよい。この共重
合体にとっては、洗浄溶液が、酸化ケイ素をエッチング
するものであることが重要である。しかし、この表面物
質をうまく除去する他の溶液を使用してもよい。
この洗浄工程に続いて、層50の上に金属被覆層54とシロ
キサンポリイミド共重合体層70を形成した。こうして生
じた構造は、測定可能な範囲でひび割れは無く、内部に
金属被覆パターン54を持つ強固な一体化したシロキサン
ポリイミド共重合体材料を形成した。即ち、層50と層70
との間の界面60は、その元の位置は金属被覆パターン54
の位置から決定可能なものの、消滅した。それから、接
続孔72を層70にレーザー穿孔し、そしてプラズマエッチ
ング、別のHF洗浄エッチング、追加の金属被覆層の付設
へと続いた。更に続いて、金属被覆層とシロキサンポリ
イミド共重合体層を望むままに形成してよい。
結論は、要するに、プラズマエッチングは共重合体のシ
ロキサン成分を分解し除去するよりも早く共重合体のポ
リイミド成分を分解し除去し、このことが、ケイ素と酸
素の濃度の高い無機質表面層を表面に残す原因となる。
また、プラズマエッチング工程中に遊離されるフッ素が
シロキサンポリイミド共重合体層の上で反応しSi−O−
F結合を形成するとも考えられる。もし、洗浄工程が省
略されると、次に形成されるシロキサンポリイミド共重
合体層の上で粗い表面を発生させるのはこのケイ素、酸
素およびフッ素を含有する表面層であると考えられる。
ひび割れ結果的にシロキサンポリイミド層全体に広がっ
ているという危惧は別にしても、第二シロキサンポリイ
ミド層は平滑というよりむしろ粗く、従って、これで
は、続いての金属被覆層の形成にとって良好な表面を提
供しない。後続のシロキサンポリイミド共重合体層の形
成前に、本発明による洗浄工程が採用されれば、かかる
層は均一で、最初の層と至るところで密着し、平滑な露
出表面を持ち、工程の完結時には、金属被覆層が存在し
ている位置を除いては層間にはっきりした界面のない実
質的に均一なブロックを形成する。SPI−129は、清浄な
カプトンポリイミド層にも、更にまた清浄なSPI−129
層にもよく付着するので、第二およびそれに続く絶縁物
層にとって望ましい物質と考えられる。従って、この電
子系の使用中の層剥離の危惧は無い。
層50のエッチングされた表面の洗浄に希薄なHFを使用し
ても信頼性に関する危惧は起こさない。それは、構造の
他の部分がそのHF溶液に不活性であり、集積回路チップ
はいずれもすぐにカプセル包装されているからである。
一般に、金属被覆層34と54は、金属被覆層と上下の絶縁
体層間の良好な付着を提供するために、最初のチタン層
に続いて銅の厚めの層更にチタンの薄層の順でスパッタ
リングされて成るのが好ましい。HF洗浄溶液は接続孔の
底にあるチタンの露出表面を攻撃するであろう。しか
し、HF溶液は下にある銅を攻撃することなく、次の処理
工程は露出した金属表面を確実に清浄にするための短い
バックスパッタリングであり、これは直ちに1,000Åの
チタン層のその上に続いて銅の3,000Åの厚さの層の順
でスパッタリングを受けので信頼性に関する危惧は起こ
さない。このようにして、接続孔の底から洗浄工程で除
去されたチタンは、次のスパッタリング工程で補充され
る。続いて、3−5μの銅を電気メッキし、その上から
もう一度1,000Å厚のチタン層をスパッタリングする。
こうして、本発明による洗浄工程は、得られる多層相互
連続配線構造の一体性と信頼性を高める。この好ましい
三層金属構造物においては、チタンの代わりにクロムを
使用してもよい。更に、その他の望ましい金属被覆組成
物を使用してもよい。
もし望ましいのであれば、好ましいとされるSPI−129以
外のシロキサンポリイミド物質を用いてもよい。また、
もし望ましいのであれば、NH4HF2(フッ化水素アンモニ
ウム)のようなHF以外の酸化ケイ素エッチング剤を用い
てもよい。更に、重合体層70は層50と異なる組成を持っ
てよく、共重合体であるより重合体であってさえよい。
接続孔から破片を除去するためにプラズマエッチングに
代わるものは、無焦点のエクシマレーザービーム(約1c
m程度のかなり大きな直径を持つ)を使用し、確実に接
続孔が遠くこのビームに充分にさらされてきれいになる
やり方で表面を走査して孔と表面を清掃することであ
る。これは、シロキサン共重合体の暴露された面から薄
層を除去して表面を清掃し、こうしてレーザー穿孔され
た接続孔中の残存重合体を除去する。この清掃工程もま
た、無処理のシロキサンポリイミド層の表面と比較して
共重合体の表面の酸素とケイ素の濃度を高くする結果と
なる。前記の希薄HF溶液はこの高濃度化物を実質的に除
去するのに効果的である。他のレーザー除去工程は、シ
ロキサンポリイミドに対して行われた場合、同様に酸素
とケイ素の濃度を高くする結果となるであろう。このよ
うに、シロキサンポリイミドの表面で酸素とケイ素の濃
度を高くし、それ故に清浄化工程を重要なものにせしめ
る各種の処理法がある。
本発明の実施を記述するにあたり、シロキサンポリイミ
ド層を用いているが、付着阻害層は無機質層を表面に残
す条件下での共重合体のプラズマエッチングによって生
じること、そしてこの問題は形成される構造体をその無
機質物質用のエッチング剤を用いて清浄にすることで克
服され得ることが判明したことで、本発明は更に広い応
用面を持つと言える。
本発明は、本明細書中である種の好ましい具体例につい
て詳細に記述されているが、多くの変形と変更は同業者
によってなされ得る。従って、本発明の技術的思想の範
囲内で総てのかかる変形と変更は特許請求の範囲に含ま
れる。
【図面の簡単な説明】
第一図は、一種の電子系の中で接続を提供する多層の共
重合体/金属被覆層の相互連結構造の一部切り取り透視
図である。 12…基板、16…金属被覆層、30…重合体フィルム、32…
接続孔、34…金属被覆パターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H05K 3/38 A 7011−4E 3/46 E 6921−4E

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】第一シロキサンポリイミド共重合体層を形
    成し、シロキサンポリイミド共重合体の無処理面に比較
    して、その第一シロキサンポリイミド共重合体層の露出
    表面をケイ素と酸素を高濃度に含む状態にさせるやり方
    で第一シロキサンポリイミド共重合体層の露出表面を処
    理し、露出した第一シロキサンポリイミド共重合体層の
    表面を、酸化ケイ素を除去するエッチング剤あるいは溶
    剤にて洗浄し、第一シロキサンポリイミド共重合体層の
    清浄にされた露出表面の上に第二シロキサンポリイミド
    共重合体層を形成する工程を含むシロキサンポリイミド
    のラミネートを形成する方法。
  2. 【請求項2】第二シロキサンポリイミド共重合体層を形
    成する前に、第一シロキサンポリイミド共重合体層の露
    出表面の上にパターン形成した金属層を形成する工程を
    更に含む請求項1記載の方法。
  3. 【請求項3】処理工程が、酸素含有プラズマでその表面
    をエッチングすることより成る請求項1記載の方法。
  4. 【請求項4】そのプラズマが更にCF4を含有している請
    求項3記載の方法。
  5. 【請求項5】洗浄工程が、第一シロキサンポリイミド共
    重合体層の高濃度化された表面を、酸化ケイ素を除去す
    るエッチング剤あるいは溶剤に露出させる工程より成る
    請求項4記載の方法。
  6. 【請求項6】酸化ケイ素を除去するエッチング剤あるい
    は溶剤が、有効成分としてHFを含んでいる請求項5記載
    の方法。
  7. 【請求項7】処理工程が、CF4含有プラズマでその表面
    をエッチングすることより成る請求項1記載の方法。
  8. 【請求項8】第一シロキサンポリイミド共重合体層を形
    成し、第一シロキサンポリイミド共重合体層の露出した
    表面に、ケイ素と酸素を含有する物質の実質的に無機質
    の皮膜を残すやり方でその露出した表面を処理し、その
    実質的に無機質の皮膜を除去して第一シロキサンポリイ
    ミド共重合体層の露出された面をそのシロキサンポリイ
    ミド共重合体の未処理の層の組成と実質的に同様な表面
    組成にさせ、そして、第一シロキサンポリイミド共重合
    体層の清浄にされた露出表面の上に第二シロキサンポリ
    イミド共重合体層を形成する工程を含むシロキサンポリ
    イミド共重合体のラミネートを形成する方法。
  9. 【請求項9】無機質の皮膜を除去する工程が、その無機
    質の皮膜を除去するエッチング剤でその露出表面を洗浄
    する工程より成る請求項8記載の方法。
  10. 【請求項10】エッチング剤が酸化ケイ素を除去するも
    のである請求項9記載の方法。
  11. 【請求項11】エッチング剤が有効成分としてHFを含ん
    でいる請求項10記載の方法。
  12. 【請求項12】シロキサンポリイミド共重合体の基体を
    処理してその基体の一部を除去するに際し、その処理
    は、その基体の表面の一部を、シロキサンポリイミド共
    重合体の未処理の基体に比較して、その共重合体組成の
    ケイ素と酸素の濃度が高くなった状態にさせる処理であ
    り、そして、表面のその部分を高濃度化されたこれ等の
    元素を実質的に除去する流体で洗浄する工程を含む方
    法。
  13. 【請求項13】処理工程が、プラズマエッチングとレー
    ザー除去法より成る群から選ばれる工程である請求項12
    記載の方法。
  14. 【請求項14】洗浄工程が、その高濃度化された元素を
    エッチングするかあるいは溶解することより成る請求項
    13記載の方法。
  15. 【請求項15】洗浄工程が、その高濃度化された元素を
    エッチングするかあるいは溶解することより成る請求項
    12記載の方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03167869A (ja) * 1989-11-20 1991-07-19 American Teleph & Telegr Co <Att> 製品および電子デバイスの製造方法
US5066357A (en) * 1990-01-11 1991-11-19 Hewlett-Packard Company Method for making flexible circuit card with laser-contoured vias and machined capacitors
US5137751A (en) * 1990-03-09 1992-08-11 Amoco Corporation Process for making thick multilayers of polyimide
US5200810A (en) * 1990-04-05 1993-04-06 General Electric Company High density interconnect structure with top mounted components
JP3280394B2 (ja) * 1990-04-05 2002-05-13 ロックヒード マーティン コーポレーション 電子装置
US5351001A (en) * 1990-04-05 1994-09-27 General Electric Company Microwave component test method and apparatus
US5157255A (en) * 1990-04-05 1992-10-20 General Electric Company Compact, thermally efficient focal plane array and testing and repair thereof
US5146303A (en) * 1990-04-05 1992-09-08 General Electric Company Compact, thermally efficient focal plane array and testing and repair thereof
US5236551A (en) * 1990-05-10 1993-08-17 Microelectronics And Computer Technology Corporation Rework of polymeric dielectric electrical interconnect by laser photoablation
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
JPH06105836B2 (ja) * 1990-10-05 1994-12-21 富士通株式会社 薄膜多層基板の製造方法
JPH0760821B2 (ja) * 1991-05-17 1995-06-28 インターナショナル・ビジネス・マシーンズ・コーポレイション ポリマー基材の状態調整方法
US5227013A (en) * 1991-07-25 1993-07-13 Microelectronics And Computer Technology Corporation Forming via holes in a multilevel substrate in a single step
US5544038A (en) * 1992-09-21 1996-08-06 General Electric Company Synchronous rectifier package for high-efficiency operation
US6274391B1 (en) * 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
US5371047A (en) * 1992-10-30 1994-12-06 International Business Machines Corporation Chip interconnection having a breathable etch stop layer
US5300812A (en) * 1992-12-09 1994-04-05 General Electric Company Plasticized polyetherimide adhesive composition and usage
US5486235A (en) * 1993-08-09 1996-01-23 Applied Materials, Inc. Plasma dry cleaning of semiconductor processing chambers
US5432073A (en) * 1993-09-27 1995-07-11 United Microelectronics Corporation Method for metal deposition without poison via
US5866952A (en) * 1995-11-30 1999-02-02 Lockheed Martin Corporation High density interconnected circuit module with a compliant layer as part of a stress-reducing molded substrate
US5926359A (en) 1996-04-01 1999-07-20 International Business Machines Corporation Metal-insulator-metal capacitor
US5874770A (en) 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
US5910255A (en) * 1996-11-08 1999-06-08 W. L. Gore & Associates, Inc. Method of sequential laser processing to efficiently manufacture modules requiring large volumetric density material removal for micro-via formation
US6025256A (en) * 1997-01-06 2000-02-15 Electro Scientific Industries, Inc. Laser based method and system for integrated circuit repair or reconfiguration
US5851302A (en) * 1997-02-19 1998-12-22 Vlsi Technology, Inc. Method for dry etching sidewall polymer
US5888884A (en) * 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
US20010013660A1 (en) * 1999-01-04 2001-08-16 Peter Richard Duncombe Beol decoupling capacitor
US6770322B1 (en) * 2000-03-03 2004-08-03 Ysi Incorporated Method of making a platform for use in a sensor in a microfluidic device
US6793759B2 (en) 2001-10-09 2004-09-21 Dow Corning Corporation Method for creating adhesion during fabrication of electronic devices
DE60304365T2 (de) * 2002-08-21 2006-12-07 Koninklijke Philips Electronics N.V. Verfahren zum brechen eines spröden substrates

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5953541A (ja) * 1982-09-20 1984-03-28 Shin Etsu Chem Co Ltd 有機高分子成形品の表面改質方法
JPS60260334A (ja) * 1984-06-07 1985-12-23 東洋インキ製造株式会社 積層体
US4764485A (en) * 1987-01-05 1988-08-16 General Electric Company Method for producing via holes in polymer dielectrics
US4731156A (en) * 1987-02-25 1988-03-15 Itt Avionics, A Division Of Itt Corporation Plasma processes for surface modification of fluoropolymers using ammonia

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