JPH07130711A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH07130711A
JPH07130711A JP27413693A JP27413693A JPH07130711A JP H07130711 A JPH07130711 A JP H07130711A JP 27413693 A JP27413693 A JP 27413693A JP 27413693 A JP27413693 A JP 27413693A JP H07130711 A JPH07130711 A JP H07130711A
Authority
JP
Japan
Prior art keywords
etching
polysilicon
gas
insulating film
polysilicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27413693A
Other languages
English (en)
Inventor
Kiyonori Kajiyana
喜代儀 鍛治梁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP27413693A priority Critical patent/JPH07130711A/ja
Publication of JPH07130711A publication Critical patent/JPH07130711A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】 層間接続のためのポリシリコンプラグ形成技
術において、ポリシリコン層のエッチバック除去時のポ
リシリコンプラグ16の上面の落ち込み深さを最小にす
る。 【構成】 塩素系ガスおよび臭素系ガスの少なくとも一
方と酸素ガスとを含む混合ガスを枚葉式ドライエッチン
グ装置に導入して、ポリシリコン層のエッチバック除去
を行なう。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。
【0002】
【従来の技術】半導体装置では、絶縁層をはさむ2層間
の電気的な接続のために、この絶縁層を貫通するコンタ
クトホールを設け、コンタクトホール内に導電性部材を
充填することが行なわれる。半導体装置の製造時には高
温での熱処理が行なわれるが、この高温での熱処理にお
いても劣化せずかつ高アスペクトであるようにコンタク
トホールを形成し導電性部材を充填する方法として、C
VD法によるポリシリコンの堆積と堆積されたポリシリ
コン層のエッチバックとを組み合わせたポリシリコンプ
ラグ形成技術がある(例えば、J.M.Drynan et al,"Fabr
ication of Polysilicon Plugs for Deep-submicron co
ntact-holes", 1990 VLSI Multilevel Interconnection
Conference Proceedings, pp.441-443)。
【0003】このポリシリコンプラグ形成技術では、ま
ず、二酸化シリコン系の絶縁膜12にコンタクトホール
13を形成し(図3(a))、CVD(化学気相成長)法
によって、コンタクトホール13を含む絶縁膜12の全
面に、ポリシリコン層14を形成する。ここでCVD法
を用いるのは、この方法が埋め込み性に優れるためであ
り、これによってコンタクトホール13内が完全にポリ
シリコン層14によって埋められた状態となる。続い
て、コンタクトホール13内のみにポリシリコン層14
を残すために、絶縁膜12上の不要なポリシリコン層を
エッチバック除去し(図3(c))、その後、スパッタリ
ングによってタングステンシリサイド(WSix)膜1
5を成膜して配線を形成する(図3(d))。コンタクト
ホール13内にプラグ状に残存しているポリシリコン層
をポリシリコンプラグ16という。
【0004】ポリシリコン層のエッチバック除去を行な
った場合に、ポリシリコンプラグ16の上面が絶縁膜1
2の表面から大きく落ち込むと、スパッタによるタング
ステンシリサイド膜15の段差被覆性が極端に低下し、
段切れによる導通不良や配線抵抗増大をもたらし、歩留
り低下や信頼性低下の原因となる。ポリシリコンプラグ
の落ち込み深さを最小限に抑えるため、ポリシリコン層
のエッチバック除去工程では、オーバーエッチング時間
を短縮するようにしている。短いオーバーエッチング時
間による残渣発生の問題を回避するために、エッチング
速度が小さくなるような条件を用いて、終点検出の再現
性を確保している。また、ポリシリコン層と絶縁膜との
等速エッチングを行ない、相対的な落ち込み深さが最小
になるようにしている場合もある。
【0005】
【発明が解決しようとする課題】しかしながら、通常の
エッチング方法を用いてポリシリコン層のエッチバック
除去を行なった場合、エッチング終点に近くなって相対
的なポリシリコン層の面積が小さくなったときに、エッ
チング速度が上昇する。このため、オーバーエッチング
時間を短縮しても、ポリシリコンプラグの落ち込み深さ
を小さくできないという問題が生ずる。この現象は、エ
ッチング終点付近でポリシリコン層の相対的な面積が小
さくなると、エッチャントの消費量が急激に低下し、ラ
ジカルが過剰になることに起因する。したがって、オー
バーエッチング時間を短く設定しても、ポリシリコンプ
ラグの落ち込み深さを小さくできない。さらに、オーバ
ーエッチング時間を短くしすぎると、絶縁膜上にポリシ
リコン残渣が生じてしまう。結局、エッチングの制御性
および再現性に乏しいという問題点がある。制御性を得
るために、反応性ガスの供給量を減らしてエッチング速
度を低下させる手法もあるが、スループットが低く、現
実的ではない。
【0006】また、ポリシリコン層と絶縁膜とを等速エ
ッチングしてポリシリコン落ち込み深さを小さく抑える
方法では、ウエハ面内におけるポリシリコン膜厚および
エッチング速度の不均一により、ウエハ面内およびウエ
ハ間で、エッチング後の絶縁膜の膜厚が不均一となって
しまう。そして、絶縁膜が厚く残っている部分では、後
工程でのエッチング不良などが起きてしまうという問題
点がある。
【0007】以上述べたように、ポリシリコン層のエッ
チバック除去工程では、下地の絶縁膜に対して十分な選
択比があり、ポリシリコンプラグの落ち込み深さを最小
とし、かつ制御性および再現性を備えたエッチング方法
が必要である。
【0008】本発明の目的は、ポリシリコンプラグの落
ち込み深さを最小とし、歩留りおよび信頼性が向上した
半導体装置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、二酸化シリコン系の絶縁膜にコンタクトホー
ルを形成する工程と、CVD法によって前記絶縁膜上お
よび前記コンタクトホール内にポリシリコンを堆積する
工程と、前記絶縁膜表面に形成されている前記ポリシリ
コンをドライエッチングによりエッチバック除去するエ
ッチバック工程とを有し、前記各工程を実施することに
より前記コンタクトホール内にポリシリコンプラグを形
成する半導体装置の製造方法において、前記エッチバッ
ク工程が、塩素系ガスおよび臭素系ガスの少なくとも一
方と酸素ガスとを含む混合ガスを枚葉式エッチング装置
に導入して行なわれる。
【0010】
【作用】反応性イオンエッチング(RIE)装置を用い
て二酸化シリコン系の絶縁膜上のポリシリコン層をエッ
チングする場合、エッチング終点に近付くほどポリシリ
コンの露出面積が縮小し二酸化シリコン系の絶縁膜の露
出面積が拡大する。ここで二酸化シリコン系の絶縁膜と
しては、熱酸化法、CVD法などによる二酸化シリコン
膜のほか、PSG膜、BPSG膜などが含まれる。絶縁
膜が露出すると、二酸化シリコンがイオンにアタックさ
れて酸素が放出される。一方、反応ガスとしての塩素系
もしくは臭素系ガスに酸素が混合されると、酸素混合量
が多いほど、ポリシリコン層のエッチング速度が低下す
る。
【0011】枚葉式のエッチング装置では、反応室内体
積が小さいので、絶縁膜からの酸素放出があればプラズ
マ中の酸素濃度が増加することになる。したがって、全
面にポリシリコン層が露出している間はエッチング速度
が大きいが、エッチング終点近くになり二酸化シリコン
系の絶縁膜が露出するとエッチング速度が低下すること
になる。
【0012】本発明では、塩素系ガスおよび臭素系ガス
の少なくとも一方と酸素ガスとを含む混合ガスを使用
し、さらに枚葉式のエッチング装置内でドライエッチン
グを行なうことにより、上述したように終点近傍で自動
的にエッチング速度が低下することとなって、制御性と
再現性とに優れたポリシリコンエッチングを行なうこと
ができる。これにより、絶縁膜をエッチング除去するこ
となく、ポリシリコンプラグの落ち込み深さを最小限と
することができる。
【0013】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0014】《実施例1》ポリシリコン層のエッチバッ
ク除去工程以外は、図3に示した従来例と同様のもので
ある。まず、MOSトランジスタおよび下層配線の形成
後、二酸化シリコン系の絶縁膜12を形成する。ポリシ
リコン層成長前の絶縁膜12は、下層配線との絶縁性を
保つのに必要最小限の膜厚でよく、必要以上に膜厚を大
きくする必要はない。そして、周知のフォトレジスト工
程とドライエッチング工程とによって、絶縁層12にコ
ンタクトホール13を開口する(図3(a))。
【0015】次に、コンタクトホール12の底部の自然
酸化膜の除去後、減圧CVD法を用いてポリシリコン層
14を厚さ200〜1000nm成長させる(図3
(b))。そして、ポリシリコン層14を導電体とするた
めに、不純物注入を行なう。この場合、ポリシリコン層
14の成長を数回に分割して成長と不純物注入とを繰り
返し行なってもよいし、in situですなわちポリシリコ
ン層14の成長と同時に不純物を注入するようにしても
よい。
【0016】次に、枚葉式平行平板型RIE装置を用い
て、ポリシリコン層14のエッチバックを行なう。エッ
チングガスとしては、3〜50%の酸素を含む混合ガス
(酸素と塩素との混合ガス)系を用いる。エッチング圧
力が50〜500mTorr、RFパワーが50〜50
0Wの範囲内で、SiO2絶縁膜のエッチング速度が5
〜50nm/分の範囲となるエッチング条件を使用す
る。エッチング終点の検出には、Cl、SiClxある
いはSiなどの発光強度モニタを使用する。
【0017】図1は、種々の反応ガスを用いて二酸化シ
リコン絶縁膜上のポリシリコン層をエッチングする場合
における、ポリシリコン層の相対的な露出面積とポリシ
リコン層のエッチング速度との関係を示す特性図であ
る。SF6などのフッ素系ガスをエッチングガスとして
用いると、ポリシリコンの露出面積が小さくなるほどエ
ッチング速度が増大する。その理由は、ポリシリコン層
のエッチングに寄与するラジカル生成量が変化しないた
めである。主としてイオンによりエッチング反応が進行
する塩素単体(Cl2)を用いる場合も、ポリシリコン
の露出面積が小さいとエッチング速度が増加する。この
場合も、エッチング速度の増加にはラジカルが関与して
いる。
【0018】これらに対し、塩素と酸素とを混合した場
合には、ポリシリコンの露出面積が小さく二酸化シリコ
ン絶縁膜の露出面積が大きいと、エッチング速度は低下
する。その理由は以下に示す通りである。すなわち、二
酸化シリコンがイオンにアタックされると酸素が放出さ
れ、反応室内の酸素濃度が上昇する。枚葉式装置の場
合、チャンバ容積が小さいので、酸素濃度変化は大き
い。すると、ポリシリコン層表面では、酸素による酸化
作用が大きくなってエッチング反応が阻害され、エッチ
ング速度が低下する。酸素を混合せず塩素単体のみでエ
ッチングを行なった場合にも同様の現象は起こると考え
られるが、反応室内の酸素の絶対量が足りないため、こ
の効果は得られない。したがって、本発明に基づいて酸
素−塩素混合ガスを用いるポリシリコンエッチング方法
は、ポリシリコン層のエッチバック除去に最適なエッチ
ング方法である。すなわち、全面にポリシリコンが存在
する間はエッチング速度が高く、短時間でエッチング終
点までエッチングでき、さらに、エッチング終点付近で
はエッチング速度が自動的に低下して、ポリシリコンプ
ラグの落ち込み深さを最小に抑えることができる。ま
た、エッチング終点付近におけるエッチング速度の低下
により、エッチングの制御性および再現性にも優れるこ
とになる。
【0019】図2(a)は、図3(b)に示すようにポリシリ
コン層14を形成した後に、本実施例の方法によってポ
リシリコン層をエッチバック除去した場合の断面図であ
り、図3(c)と比較すると、本実施例ではポリシリコン
プラグ16の落ち込み深さが小さくなっていることがわ
かる。このように落ち込み深さが小さいポリシリコンプ
ラグ16(図2(a)参照)の上にタングステンシリサイ
ド膜15を成膜すると、図2(b)に示すように、段差被
覆性の低下を防ぐことができる。すなわち本実施例の方
法によれば、段切れによる導通不良や配線抵抗増大を防
ぐことができることになる。
【0020】本実施例では、平行平板型RIE装置を使
用したが、ドライエッチング装置としてはこれに限られ
るものではなく、ECR(電子サイクロトロン共鳴)や
ヘリコンなどのプラズマ源を使用する装置を用いること
もできる。また、均一性の向上などを目的として、不活
性な窒素やアルゴンなどの第3のガスをエッチングガス
に混合してもよい。
【0021】《実施例2》実施例1のエッチング条件に
おいて、エッチングガスとして、臭化水素(HBr)と
酸素との混合ガスを用いる。HBrガスを用いてポリシ
リコン層をエッチングする場合、塩素を使用した場合に
比べ、エッチング速度の酸素濃度依存性がより大きい。
したがって、全面がポリシリコン層である場合のエッチ
ング速度とエッチング終点近くでのエッチング速度との
差が、塩素を用いた場合に比べ、さらに大きくなる。
【0022】
【発明の効果】以上説明したように本発明は、塩素系ガ
スおよび臭素系ガスの少なくとも一方と酸素ガスとを含
む混合ガスを使用し、さらに枚葉式のエッチング装置内
でポリシリコン層のドライエッチングを行なうことによ
り、エッチング終点付近でのエッチング速度の増大を防
ぐことができるので、二酸化シリコンとの十分な選択比
が得られ、しかもポリシリコンプラグの落ち込み深さを
小さくすることが可能となるという効果がある。なお、
ポリシリコン層が全面に残っている場合にはエッチング
速度は大きく、従来法と同等のスループットが得られ
る。さらに、エッチングの制御性と再現性とが向上する
という効果がある。これにより、半導体装置の歩留りや
信頼性が向上する。
【図面の簡単な説明】
【図1】種々の反応ガスを用いて二酸化シリコン絶縁膜
上のポリシリコン層をエッチングする場合における、ポ
リシリコン層の相対的な露出面積とポリシリコン層のエ
ッチング速度との関係を示す特性図である。
【図2】(a),(b)は、実施例1でのポリシリコンプラグ
形成技術を示す模式断面図である。
【図3】(a)〜(d)は従来のポリシリコンプラグ形成技術
を示す模式断面図である。
【符号の説明】
12 絶縁膜 13 コンタクトホール 14 ポリシリコン層 15 タングステンシリサイド膜 16 ポリシリコンプラグ

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 二酸化シリコン系の絶縁膜にコンタクト
    ホールを形成する工程と、CVD法によって前記絶縁膜
    上および前記コンタクトホール内にポリシリコンを堆積
    する工程と、前記絶縁膜表面に形成されている前記ポリ
    シリコンをドライエッチングによりエッチバック除去す
    るエッチバック工程とを有し、前記各工程を実施するこ
    とにより前記コンタクトホール内にポリシリコンプラグ
    を形成する半導体装置の製造方法において、 前記エッチバック工程が、塩素系ガスおよび臭素系ガス
    の少なくとも一方と酸素ガスとを含む混合ガスを枚葉式
    エッチング装置に導入して行なわれることを特徴とする
    半導体装置の製造方法。
  2. 【請求項2】 ドライエッチングが反応性イオンエッチ
    ングである請求項1に記載の半導体装置の製造方法。
  3. 【請求項3】 塩素系ガスが塩素ガスである請求項1ま
    たは2に記載の半導体装置の製造方法。
  4. 【請求項4】 臭素系ガスが臭化水素ガスである請求項
    1または2に記載の半導体装置の製造方法。
JP27413693A 1993-11-02 1993-11-02 半導体装置の製造方法 Pending JPH07130711A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27413693A JPH07130711A (ja) 1993-11-02 1993-11-02 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27413693A JPH07130711A (ja) 1993-11-02 1993-11-02 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH07130711A true JPH07130711A (ja) 1995-05-19

Family

ID=17537528

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27413693A Pending JPH07130711A (ja) 1993-11-02 1993-11-02 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH07130711A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100377163B1 (ko) * 2000-12-18 2003-03-26 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성 방법
CN103839846A (zh) * 2012-11-21 2014-06-04 无锡华润上华半导体有限公司 沟槽dmos多晶硅回刻在线监控方法
CN103855046A (zh) * 2012-11-29 2014-06-11 无锡华润上华半导体有限公司 一种监控回刻深度的结构和监控方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5648099A (en) * 1979-09-25 1981-05-01 Tokyo Ohka Kogyo Co Ltd Electrode for generating plasma for sheet type plasma reaction processor
JPH03136241A (ja) * 1989-10-21 1991-06-11 Sony Corp 半導体装置の製造方法
JPH0529471A (ja) * 1991-07-25 1993-02-05 Mitsubishi Electric Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5648099A (en) * 1979-09-25 1981-05-01 Tokyo Ohka Kogyo Co Ltd Electrode for generating plasma for sheet type plasma reaction processor
JPH03136241A (ja) * 1989-10-21 1991-06-11 Sony Corp 半導体装置の製造方法
JPH0529471A (ja) * 1991-07-25 1993-02-05 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100377163B1 (ko) * 2000-12-18 2003-03-26 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성 방법
CN103839846A (zh) * 2012-11-21 2014-06-04 无锡华润上华半导体有限公司 沟槽dmos多晶硅回刻在线监控方法
CN103855046A (zh) * 2012-11-29 2014-06-11 无锡华润上华半导体有限公司 一种监控回刻深度的结构和监控方法

Similar Documents

Publication Publication Date Title
US6939806B2 (en) Etching memory
US7291550B2 (en) Method to form a contact hole
KR100371289B1 (ko) 반도체 장치 및 그 제조 방법
US6089183A (en) Dry etching method, chemical vapor deposition method, and apparatus for processing semiconductor substrate
JP3213820B2 (ja) 半導体基板上のデバイスの製造中に平行板反応器内で耐火性金属層をエッチングする方法
KR19980071698A (ko) 질화 실리콘층의 에칭 방법 및 반도체 장치의 제조 방법
US6933228B2 (en) Method of manufacturing of contact plug in a contact hole on a silicon substrate
JP2006190947A (ja) リセスゲート及びそれを備えた半導体装置の製造方法
KR20070089058A (ko) 고종횡비 분야용 이방성 피쳐를 형성하는 에칭 방법
JPH09148268A (ja) 半導体装置の製造方法
US6204170B1 (en) Method for manufacturing semiconductor device having metal silicide film and metal film in which metal film can be selectively removed
US6358859B1 (en) HBr silicon etching process
US5990020A (en) Method for forming a conductive plug
US4708767A (en) Method for providing a semiconductor device with planarized contacts
US20020009891A1 (en) Method for the etchback of a conductive material
JPH11186236A (ja) エッチング方法
US6461969B1 (en) Multiple-step plasma etching process for silicon nitride
US7022618B2 (en) Method of forming a conductive contact
JPH08186111A (ja) 接続孔の形成方法
US6225220B1 (en) Plug forming method for semiconductor device
JPH07130711A (ja) 半導体装置の製造方法
JPH02257640A (ja) 半導体素子の製造方法
JPH10242065A (ja) ポリシリコン層及び層構造の製造方法並びにパターニング方法
JPH09260366A (ja) 半導体装置の製造方法
JP3371179B2 (ja) 配線形成方法