JPH07128084A - 測定データ記憶装置 - Google Patents
測定データ記憶装置Info
- Publication number
- JPH07128084A JPH07128084A JP28916193A JP28916193A JPH07128084A JP H07128084 A JPH07128084 A JP H07128084A JP 28916193 A JP28916193 A JP 28916193A JP 28916193 A JP28916193 A JP 28916193A JP H07128084 A JPH07128084 A JP H07128084A
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Abstract
(57)【要約】
【目的】 取り込み周期間のアナログ測定信号のレベル
変動を反映した形態で測定データを格納することにより
限られたメモリ容量を有効に利用できる測定データ記憶
装置を実現することにある。 【構成】 アナログ測定信号をサンプルクロックに従っ
てデジタル信号に変換するA/D変換器と、このA/D
変換器から出力されるデジタル信号に対して任意に設定
される取り込み区分毎に統計演算処理を行う手段と、各
取り込み区分毎に求められた統計演算処理結果を逐次格
納する記憶手段、とで構成されたことを特徴とする。
変動を反映した形態で測定データを格納することにより
限られたメモリ容量を有効に利用できる測定データ記憶
装置を実現することにある。 【構成】 アナログ測定信号をサンプルクロックに従っ
てデジタル信号に変換するA/D変換器と、このA/D
変換器から出力されるデジタル信号に対して任意に設定
される取り込み区分毎に統計演算処理を行う手段と、各
取り込み区分毎に求められた統計演算処理結果を逐次格
納する記憶手段、とで構成されたことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は測定データ記憶装置に関
し、詳しくは、記憶された測定データに基づく測定信号
の再現性の改善に関するものである。
し、詳しくは、記憶された測定データに基づく測定信号
の再現性の改善に関するものである。
【0002】
【従来の技術】従来から、温度,圧力,電圧,電流など
の物理量の測定にあたっては、これらの物理量に関連し
たアナログ測定信号を一定周期のサンプルクロックに従
って駆動されるA/D変換器に加えてデジタル信号に変
換し、変換されたデジタル信号に基づいて記録ヘッドを
駆動してアナログ測定信号の大きさを記録紙上にアナロ
グ記録したり、変換されたデジタル信号を各種のデータ
処理に活用するためにメモリカードやフロッピーディス
クなどの外部メモリに格納することが行われている。
の物理量の測定にあたっては、これらの物理量に関連し
たアナログ測定信号を一定周期のサンプルクロックに従
って駆動されるA/D変換器に加えてデジタル信号に変
換し、変換されたデジタル信号に基づいて記録ヘッドを
駆動してアナログ測定信号の大きさを記録紙上にアナロ
グ記録したり、変換されたデジタル信号を各種のデータ
処理に活用するためにメモリカードやフロッピーディス
クなどの外部メモリに格納することが行われている。
【0003】このとき、一般に測定期間はA/D変換器
のサンプルクロックの周期に比べて十分長く、測定期間
内にはA/D変換器から多数の変換されたデジタル信号
が出力されることになる。外部メモリの容量が十分ある
場合にはA/D変換器から変換出力される全データを逐
次格納できるが、測定期間が長くなると外部メモリの容
量に応じて格納すべきデジタル信号を制限しなければな
らない。
のサンプルクロックの周期に比べて十分長く、測定期間
内にはA/D変換器から多数の変換されたデジタル信号
が出力されることになる。外部メモリの容量が十分ある
場合にはA/D変換器から変換出力される全データを逐
次格納できるが、測定期間が長くなると外部メモリの容
量に応じて格納すべきデジタル信号を制限しなければな
らない。
【0004】そこで、従来のこのようなデジタル信号の
外部メモリへの格納にあたっては、任意に設定される取
り込み周期毎に取り込みパルスを発生させ、この取り込
みパルスが出力された時点でA/D変換器から変換出力
されるデジタル信号のみを外部メモリに転送格納するこ
とが行われている。
外部メモリへの格納にあたっては、任意に設定される取
り込み周期毎に取り込みパルスを発生させ、この取り込
みパルスが出力された時点でA/D変換器から変換出力
されるデジタル信号のみを外部メモリに転送格納するこ
とが行われている。
【0005】
【発明が解決しようとする課題】しかし、このような従
来の構成によれば、外部メモリには取り込みパルスが出
力された時点でA/D変換器から変換出力されるデジタ
ル信号のみが転送格納されることから、取り込み周期間
におけるアナログ測定信号のレベル変動が小さい場合に
は外部メモリに格納されたデジタル信号からアナログ測
定信号を精度よく再現できるが、取り込み周期間におけ
るアナログ測定信号のレベル変動が大きい場合には外部
メモリに格納されたデジタル信号はアナログ測定信号の
レベル変動を反映したものにはならないという問題があ
る。
来の構成によれば、外部メモリには取り込みパルスが出
力された時点でA/D変換器から変換出力されるデジタ
ル信号のみが転送格納されることから、取り込み周期間
におけるアナログ測定信号のレベル変動が小さい場合に
は外部メモリに格納されたデジタル信号からアナログ測
定信号を精度よく再現できるが、取り込み周期間におけ
るアナログ測定信号のレベル変動が大きい場合には外部
メモリに格納されたデジタル信号はアナログ測定信号の
レベル変動を反映したものにはならないという問題があ
る。
【0006】本発明は、このような従来の問題点を解決
するものであって、その目的は、取り込み周期間のアナ
ログ測定信号のレベル変動を反映した形態で測定データ
を格納することにより限られたメモリ容量を有効に利用
できる測定データ記憶装置を実現することにある。
するものであって、その目的は、取り込み周期間のアナ
ログ測定信号のレベル変動を反映した形態で測定データ
を格納することにより限られたメモリ容量を有効に利用
できる測定データ記憶装置を実現することにある。
【0007】
【課題を解決するための手段】本発明の測定データ記憶
装置は、アナログ測定信号をサンプルクロックに従って
デジタル信号に変換するA/D変換器と、このA/D変
換器から出力されるデジタル信号に対して任意に設定さ
れる取り込み区分毎に統計演算処理を行う手段と、各取
り込み区分毎に求められた統計演算処理結果を逐次格納
する記憶手段、とで構成されたことを特徴とする。
装置は、アナログ測定信号をサンプルクロックに従って
デジタル信号に変換するA/D変換器と、このA/D変
換器から出力されるデジタル信号に対して任意に設定さ
れる取り込み区分毎に統計演算処理を行う手段と、各取
り込み区分毎に求められた統計演算処理結果を逐次格納
する記憶手段、とで構成されたことを特徴とする。
【0008】
【作用】記憶手段には、各取り込み区分毎に求められた
デジタル信号の最大値,最小値,平均値,実効値などの
各種の統計演算処理結果が逐次格納される。測定データ
の再生にあたっては、記憶手段に格納されているこれら
統計演算処理結果を読みだしてD/A変換などの必要な
データ処理を施す。
デジタル信号の最大値,最小値,平均値,実効値などの
各種の統計演算処理結果が逐次格納される。測定データ
の再生にあたっては、記憶手段に格納されているこれら
統計演算処理結果を読みだしてD/A変換などの必要な
データ処理を施す。
【0009】これにより、取り込み周期間のアナログ測
定信号のレベル変動を反映した形態で測定データを格納
でき、限られたメモリ容量を有効に利用できる。
定信号のレベル変動を反映した形態で測定データを格納
でき、限られたメモリ容量を有効に利用できる。
【0010】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図1は本発明の一実施例を示すブロック図である。
図において、1はアナログ測定信号の入力端子であり、
アナログ測定信号を一定のサンプルクロックに従ってデ
ジタル信号に変換するA/D変換器を含む測定部2に接
続されている。3は装置内部に設けられているメモリで
あり、測定部2から出力される測定データを格納する。
4は演算制御部として機能するCPUであり、制御部5
と統計演算部6を備えている。制御部5には測定部2が
接続され、統計演算部6にはメモリ3が接続されてい
る。また、制御部5には可変パラメータを格納するRA
M7,固定パラメータを格納するROM8および統計演
算部6での統計演算結果を格納するフロッピーディスク
などの外部メモリ9も接続されている。
る。図1は本発明の一実施例を示すブロック図である。
図において、1はアナログ測定信号の入力端子であり、
アナログ測定信号を一定のサンプルクロックに従ってデ
ジタル信号に変換するA/D変換器を含む測定部2に接
続されている。3は装置内部に設けられているメモリで
あり、測定部2から出力される測定データを格納する。
4は演算制御部として機能するCPUであり、制御部5
と統計演算部6を備えている。制御部5には測定部2が
接続され、統計演算部6にはメモリ3が接続されてい
る。また、制御部5には可変パラメータを格納するRA
M7,固定パラメータを格納するROM8および統計演
算部6での統計演算結果を格納するフロッピーディスク
などの外部メモリ9も接続されている。
【0011】図2は図1の装置の動作の流れを示すフロ
ーチャートである。開始操作で測定処理が開始される。
すなわち、まず、測定部2から出力される測定データを
内部のメモリ3に取り込む。次に、メモリ3に取り込ま
れた測定データに対して、任意に設定される取り込み区
分毎に最大値(MAX),最小値(MIN),平均値
(AVG),実効値(RMS)などの各種の統計演算処
理を行う。そして各取り込み区分毎にセーブファイルを
作成し、これら統計演算結果をファイル単位で順次外部
メモリ9に転送格納する。このような一連の処理を終了
操作が行われるまで自動的に繰り返して実行し、終了操
作が行われた時点で測定処理を完了する。
ーチャートである。開始操作で測定処理が開始される。
すなわち、まず、測定部2から出力される測定データを
内部のメモリ3に取り込む。次に、メモリ3に取り込ま
れた測定データに対して、任意に設定される取り込み区
分毎に最大値(MAX),最小値(MIN),平均値
(AVG),実効値(RMS)などの各種の統計演算処
理を行う。そして各取り込み区分毎にセーブファイルを
作成し、これら統計演算結果をファイル単位で順次外部
メモリ9に転送格納する。このような一連の処理を終了
操作が行われるまで自動的に繰り返して実行し、終了操
作が行われた時点で測定処理を完了する。
【0012】図3は外部メモリ9に転送格納されるセー
ブファイルフォーマットの具体例図である。各ファイル
は、「トリガ時刻」「統計演算対象ch」「演算値単
位,時間単位」「演算開始データのトリガ点からの相対
時間Sと演算終了データのトリガ点からの相対時間E」
「各演算結果とトリガ点からの相対時間」とで構成され
ている。これらのファイルは例えばMS−DOS形式の
ASCIIフォーマットでセーブする。
ブファイルフォーマットの具体例図である。各ファイル
は、「トリガ時刻」「統計演算対象ch」「演算値単
位,時間単位」「演算開始データのトリガ点からの相対
時間Sと演算終了データのトリガ点からの相対時間E」
「各演算結果とトリガ点からの相対時間」とで構成され
ている。これらのファイルは例えばMS−DOS形式の
ASCIIフォーマットでセーブする。
【0013】これにより、長期間にわたる測定データの
収集が可能になり、外部メモリ9に格納された測定デー
タをパソコン上で容易に処理できることになる。図4は
図1の要部の具体例図であり、図1と共通する部分には
同一の符号を付けている。図において、11は任意に設
定される取り込み区間内にA/D変換器2から変換出力
されるデジタル信号の最大値を検出するコンパレータ
で、一方の入力端子にはA/D変換器2の出力端子が接
続されている。12は任意に設定される取り込み区間内
にA/D変換器2から変換出力されるデジタル信号の最
小値を検出するコンパレータで、一方の入力端子にはA
/D変換器2の出力端子が接続されている。13は平均
演算部であり、入力端子にはA/D変換器2の出力端子
が接続され、出力端子は外部メモリ9の第3の入力端子
に接続されている。
収集が可能になり、外部メモリ9に格納された測定デー
タをパソコン上で容易に処理できることになる。図4は
図1の要部の具体例図であり、図1と共通する部分には
同一の符号を付けている。図において、11は任意に設
定される取り込み区間内にA/D変換器2から変換出力
されるデジタル信号の最大値を検出するコンパレータ
で、一方の入力端子にはA/D変換器2の出力端子が接
続されている。12は任意に設定される取り込み区間内
にA/D変換器2から変換出力されるデジタル信号の最
小値を検出するコンパレータで、一方の入力端子にはA
/D変換器2の出力端子が接続されている。13は平均
演算部であり、入力端子にはA/D変換器2の出力端子
が接続され、出力端子は外部メモリ9の第3の入力端子
に接続されている。
【0014】14は任意に設定される取り込み区間内に
A/D変換器2から変換出力されるデジタル信号の最大
値をコンパレータ11の検出信号に従って更新格納する
メモリであり、入力端子にはA/D変換器2の出力端子
が接続され、ラッチ端子にはコンパレータ11の出力端
子が接続され、クリア端子には取り込み区分設定部15
の出力端子が接続され、出力端子はコンパレータ11の
他方の入力端子に接続されるとともに外部メモリ9の第
1の入力端子に接続されている。16は任意に設定され
る取り込み区間内にA/D変換器2から変換出力される
デジタル信号の最小値をコンパレータ12の検出信号に
従って更新格納するメモリであり、入力端子にはA/D
変換器2の出力端子が接続され、ラッチ端子にはコンパ
レータ12の出力端子が接続され、クリア端子には取り
込み区分設定部15の出力端子が接続され、出力端子は
コンパレータ12の他方の入力端子に接続されるととも
に外部メモリ9の第2の入力端子に接続されている。
A/D変換器2から変換出力されるデジタル信号の最大
値をコンパレータ11の検出信号に従って更新格納する
メモリであり、入力端子にはA/D変換器2の出力端子
が接続され、ラッチ端子にはコンパレータ11の出力端
子が接続され、クリア端子には取り込み区分設定部15
の出力端子が接続され、出力端子はコンパレータ11の
他方の入力端子に接続されるとともに外部メモリ9の第
1の入力端子に接続されている。16は任意に設定され
る取り込み区間内にA/D変換器2から変換出力される
デジタル信号の最小値をコンパレータ12の検出信号に
従って更新格納するメモリであり、入力端子にはA/D
変換器2の出力端子が接続され、ラッチ端子にはコンパ
レータ12の出力端子が接続され、クリア端子には取り
込み区分設定部15の出力端子が接続され、出力端子は
コンパレータ12の他方の入力端子に接続されるととも
に外部メモリ9の第2の入力端子に接続されている。
【0015】取り込み区分設定部15は任意の取り込み
区分周期に対応したタイミングを設定するものであり、
平均演算部13およびメモリ14,16に対して外部メ
モリ9への転送と転送後のデータクリアを指示するタイ
ミング信号を出力し、外部メモリ9に対して転送格納を
指示するタイミング信号を出力する。このような構成に
おいて、A/D変換器2は入力端子1に入力されるアナ
ログ測定信号を一定のサンプルクロックに従ってデジタ
ル信号に変換し、変換されたデジタル信号をコンパレー
タ11,12と平均演算部13とメモリ14,16に出
力する。
区分周期に対応したタイミングを設定するものであり、
平均演算部13およびメモリ14,16に対して外部メ
モリ9への転送と転送後のデータクリアを指示するタイ
ミング信号を出力し、外部メモリ9に対して転送格納を
指示するタイミング信号を出力する。このような構成に
おいて、A/D変換器2は入力端子1に入力されるアナ
ログ測定信号を一定のサンプルクロックに従ってデジタ
ル信号に変換し、変換されたデジタル信号をコンパレー
タ11,12と平均演算部13とメモリ14,16に出
力する。
【0016】ここで、メモリ14,16がクリアされて
いるとすると、A/D変換器2から出力される最初のデ
ジタル信号は最大値および最小値としてそれぞれのメモ
リ14,16に格納される。これらメモリ14,16に
格納されたデジタル信号は、A/D変換器2から続いて
出力されるデジタル信号の大小関係を比較するそれぞれ
のコンパレータ11,12の基準値になる。A/D変換
器2から入力されるデジタル信号がメモリ14に格納さ
れているデジタル信号よりも大きい場合にはコンパレー
タ11の検出信号に従って新しいデジタル信号がメモリ
14に更新格納され、A/D変換器2から入力されるデ
ジタル信号がメモリ16に格納されているデジタル信号
よりも小さい場合にはコンパレータ12の検出信号に従
って新しいデジタル信号がメモリ16に更新格納され
る。このような動作は、取り込み区分設定部15からタ
イミング信号が出力されるまでの間連続して行われる。
これにより、メモリ14には常にその時点での最大値デ
ータが格納され、メモリ16には常にその時点での最小
値データが格納されることになる。
いるとすると、A/D変換器2から出力される最初のデ
ジタル信号は最大値および最小値としてそれぞれのメモ
リ14,16に格納される。これらメモリ14,16に
格納されたデジタル信号は、A/D変換器2から続いて
出力されるデジタル信号の大小関係を比較するそれぞれ
のコンパレータ11,12の基準値になる。A/D変換
器2から入力されるデジタル信号がメモリ14に格納さ
れているデジタル信号よりも大きい場合にはコンパレー
タ11の検出信号に従って新しいデジタル信号がメモリ
14に更新格納され、A/D変換器2から入力されるデ
ジタル信号がメモリ16に格納されているデジタル信号
よりも小さい場合にはコンパレータ12の検出信号に従
って新しいデジタル信号がメモリ16に更新格納され
る。このような動作は、取り込み区分設定部15からタ
イミング信号が出力されるまでの間連続して行われる。
これにより、メモリ14には常にその時点での最大値デ
ータが格納され、メモリ16には常にその時点での最小
値データが格納されることになる。
【0017】取り込み区分設定部15からタイミング信
号が出力されることによりメモリ14,16に格納され
ているデジタル信号は外部メモリ9に転送格納され、そ
の後メモリ14,16に格納されているデジタル信号は
クリアされて次の取り込み区分の測定に移る。一方、平
均演算部13は、取り込み区分設定部15からタイミン
グ信号が出力されるまでの間にA/D変換器2から変換
出力されるデジタル信号を逐次加算しながらそれら平均
値を演算する。そして、取り込み区分設定部15からタ
イミング信号が出力されると、その時点における平均の
演算結果を外部メモリ9に転送格納してそれまでの演算
結果をクリアし、次の取り込み区分の測定に移る。
号が出力されることによりメモリ14,16に格納され
ているデジタル信号は外部メモリ9に転送格納され、そ
の後メモリ14,16に格納されているデジタル信号は
クリアされて次の取り込み区分の測定に移る。一方、平
均演算部13は、取り込み区分設定部15からタイミン
グ信号が出力されるまでの間にA/D変換器2から変換
出力されるデジタル信号を逐次加算しながらそれら平均
値を演算する。そして、取り込み区分設定部15からタ
イミング信号が出力されると、その時点における平均の
演算結果を外部メモリ9に転送格納してそれまでの演算
結果をクリアし、次の取り込み区分の測定に移る。
【0018】図5は図4の動作説明図である。図5にお
いて、上段はアナログ測定信号を示し、中段は従来の格
納データを示し、下段は本発明の格納データを示してお
り、(A)はアナログ測定信号にノイズが重畳している
例で、(B)はアナログ測定信号が瞬間的に変化してい
る例を示している。すなわち、従来の格納データには
(A)のノイズ成分や(B)の瞬間的に変化成分は反映
されないが、本発明の格納データには各取り込み区分間
におけるアナログ測定信号の最大値と最小値が反映され
るので、これら格納データに基づいてアナログ測定信号
の変化の状態を従来よりも忠実に再現できる。
いて、上段はアナログ測定信号を示し、中段は従来の格
納データを示し、下段は本発明の格納データを示してお
り、(A)はアナログ測定信号にノイズが重畳している
例で、(B)はアナログ測定信号が瞬間的に変化してい
る例を示している。すなわち、従来の格納データには
(A)のノイズ成分や(B)の瞬間的に変化成分は反映
されないが、本発明の格納データには各取り込み区分間
におけるアナログ測定信号の最大値と最小値が反映され
るので、これら格納データに基づいてアナログ測定信号
の変化の状態を従来よりも忠実に再現できる。
【0019】ここで、各取り込み区分毎に外部メモリに
格納されるデータは少なくとも最大値と最小値の2個に
なって従来の場合の2倍になるが、A/D変換器2から
変換出力されるデジタル信号を一定の間隔で順次格納す
る場合に比べて格納すべきデータ数を大幅に削減でき
る。なお、上記実施例では平均演算部13を設けている
が、用途によっては省略してもよい。
格納されるデータは少なくとも最大値と最小値の2個に
なって従来の場合の2倍になるが、A/D変換器2から
変換出力されるデジタル信号を一定の間隔で順次格納す
る場合に比べて格納すべきデータ数を大幅に削減でき
る。なお、上記実施例では平均演算部13を設けている
が、用途によっては省略してもよい。
【0020】また、上記実施例では外部メモリに転送格
納するものとして説明したが、装置本体の内部メモリで
あってもよい。
納するものとして説明したが、装置本体の内部メモリで
あってもよい。
【0021】
【発明の効果】以上説明したように、本発明によれば、
取り込み周期間のアナログ測定信号のレベル変動を反映
した形態で測定データを格納することにより限られたメ
モリ容量を有効に利用できる測定データ記憶装置が実現
できる。
取り込み周期間のアナログ測定信号のレベル変動を反映
した形態で測定データを格納することにより限られたメ
モリ容量を有効に利用できる測定データ記憶装置が実現
できる。
【図1】本発明の一実施例を示すブロック図である。
【図2】図1の動作の流れを示すフローチャートであ
る。
る。
【図3】図1のセーブファイルフォーマットの具体例図
である。
である。
【図4】図1の要部の回路図である。
【図5】図4の動作の説明図である。
1 入力端子 2 測定部(A/D変換器) 3 内部メモリ 4 CPU 5 制御部 6 統計演算部 7 RAM 8 ROM 9 外部メモリ(フロッピーディスク)
Claims (1)
- 【請求項1】アナログ測定信号をサンプルクロックに従
ってデジタル信号に変換するA/D変換器と、 このA/D変換器から出力されるデジタル信号に対して
任意に設定される取り込み区分毎に統計演算処理を行う
手段と、 各取り込み区分毎に求められた統計演算処理結果を逐次
格納する記憶手段、とで構成されたことを特徴とする測
定データ記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28916193A JPH07128084A (ja) | 1993-09-08 | 1993-11-18 | 測定データ記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22313393 | 1993-09-08 | ||
JP5-223133 | 1993-09-08 | ||
JP28916193A JPH07128084A (ja) | 1993-09-08 | 1993-11-18 | 測定データ記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07128084A true JPH07128084A (ja) | 1995-05-19 |
Family
ID=26525290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28916193A Pending JPH07128084A (ja) | 1993-09-08 | 1993-11-18 | 測定データ記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07128084A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6691576B1 (en) | 1999-08-04 | 2004-02-17 | Asahi Engineering Co., Ltd. | Thickness measuring device for cylindrical tank bottom plate |
JP2007163174A (ja) * | 2005-12-09 | 2007-06-28 | Mitsubishi Electric Corp | 電流計測装置 |
CN110208877A (zh) * | 2019-03-20 | 2019-09-06 | 北京维天信气象设备有限公司 | 一种手持气象仪、气象站 |
-
1993
- 1993-11-18 JP JP28916193A patent/JPH07128084A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6691576B1 (en) | 1999-08-04 | 2004-02-17 | Asahi Engineering Co., Ltd. | Thickness measuring device for cylindrical tank bottom plate |
JP2007163174A (ja) * | 2005-12-09 | 2007-06-28 | Mitsubishi Electric Corp | 電流計測装置 |
JP4519064B2 (ja) * | 2005-12-09 | 2010-08-04 | 三菱電機株式会社 | 電流計測装置 |
CN110208877A (zh) * | 2019-03-20 | 2019-09-06 | 北京维天信气象设备有限公司 | 一种手持气象仪、气象站 |
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