JPH07128084A - 測定データ記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 取り込み周期間のアナログ測定信号のレベル
変動を反映した形態で測定データを格納することにより
限られたメモリ容量を有効に利用できる測定データ記憶
装置を実現することにある。 【構成】 アナログ測定信号をサンプルクロックに従っ
てデジタル信号に変換するＡ／Ｄ変換器と、このＡ／Ｄ
変換器から出力されるデジタル信号に対して任意に設定
される取り込み区分毎に統計演算処理を行う手段と、各
取り込み区分毎に求められた統計演算処理結果を逐次格
納する記憶手段、とで構成されたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は測定データ記憶装置に関
し、詳しくは、記憶された測定データに基づく測定信号
の再現性の改善に関するものである。

【０００２】

【従来の技術】従来から、温度，圧力，電圧，電流など
の物理量の測定にあたっては、これらの物理量に関連し
たアナログ測定信号を一定周期のサンプルクロックに従
って駆動されるＡ／Ｄ変換器に加えてデジタル信号に変
換し、変換されたデジタル信号に基づいて記録ヘッドを
駆動してアナログ測定信号の大きさを記録紙上にアナロ
グ記録したり、変換されたデジタル信号を各種のデータ
処理に活用するためにメモリカードやフロッピーディス
クなどの外部メモリに格納することが行われている。

【０００３】このとき、一般に測定期間はＡ／Ｄ変換器
のサンプルクロックの周期に比べて十分長く、測定期間
内にはＡ／Ｄ変換器から多数の変換されたデジタル信号
が出力されることになる。外部メモリの容量が十分ある
場合にはＡ／Ｄ変換器から変換出力される全データを逐
次格納できるが、測定期間が長くなると外部メモリの容
量に応じて格納すべきデジタル信号を制限しなければな
らない。

【０００４】そこで、従来のこのようなデジタル信号の
外部メモリへの格納にあたっては、任意に設定される取
り込み周期毎に取り込みパルスを発生させ、この取り込
みパルスが出力された時点でＡ／Ｄ変換器から変換出力
されるデジタル信号のみを外部メモリに転送格納するこ
とが行われている。

【０００５】

【発明が解決しようとする課題】しかし、このような従
来の構成によれば、外部メモリには取り込みパルスが出
力された時点でＡ／Ｄ変換器から変換出力されるデジタ
ル信号のみが転送格納されることから、取り込み周期間
におけるアナログ測定信号のレベル変動が小さい場合に
は外部メモリに格納されたデジタル信号からアナログ測
定信号を精度よく再現できるが、取り込み周期間におけ
るアナログ測定信号のレベル変動が大きい場合には外部
メモリに格納されたデジタル信号はアナログ測定信号の
レベル変動を反映したものにはならないという問題があ
る。

【０００６】本発明は、このような従来の問題点を解決
するものであって、その目的は、取り込み周期間のアナ
ログ測定信号のレベル変動を反映した形態で測定データ
を格納することにより限られたメモリ容量を有効に利用
できる測定データ記憶装置を実現することにある。

【０００７】

【課題を解決するための手段】本発明の測定データ記憶
装置は、アナログ測定信号をサンプルクロックに従って
デジタル信号に変換するＡ／Ｄ変換器と、このＡ／Ｄ変
換器から出力されるデジタル信号に対して任意に設定さ
れる取り込み区分毎に統計演算処理を行う手段と、各取
り込み区分毎に求められた統計演算処理結果を逐次格納
する記憶手段、とで構成されたことを特徴とする。

【０００８】

【作用】記憶手段には、各取り込み区分毎に求められた
デジタル信号の最大値，最小値，平均値，実効値などの
各種の統計演算処理結果が逐次格納される。測定データ
の再生にあたっては、記憶手段に格納されているこれら
統計演算処理結果を読みだしてＤ／Ａ変換などの必要な
データ処理を施す。

【０００９】これにより、取り込み周期間のアナログ測
定信号のレベル変動を反映した形態で測定データを格納
でき、限られたメモリ容量を有効に利用できる。

【００１０】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は本発明の一実施例を示すブロック図である。
図において、１はアナログ測定信号の入力端子であり、
アナログ測定信号を一定のサンプルクロックに従ってデ
ジタル信号に変換するＡ／Ｄ変換器を含む測定部２に接
続されている。３は装置内部に設けられているメモリで
あり、測定部２から出力される測定データを格納する。
４は演算制御部として機能するＣＰＵであり、制御部５
と統計演算部６を備えている。制御部５には測定部２が
接続され、統計演算部６にはメモリ３が接続されてい
る。また、制御部５には可変パラメータを格納するＲＡ
Ｍ７，固定パラメータを格納するＲＯＭ８および統計演
算部６での統計演算結果を格納するフロッピーディスク
などの外部メモリ９も接続されている。

【００１１】図２は図１の装置の動作の流れを示すフロ
ーチャートである。開始操作で測定処理が開始される。
すなわち、まず、測定部２から出力される測定データを
内部のメモリ３に取り込む。次に、メモリ３に取り込ま
れた測定データに対して、任意に設定される取り込み区
分毎に最大値（ＭＡＸ），最小値（ＭＩＮ），平均値
（ＡＶＧ），実効値（ＲＭＳ）などの各種の統計演算処
理を行う。そして各取り込み区分毎にセーブファイルを
作成し、これら統計演算結果をファイル単位で順次外部
メモリ９に転送格納する。このような一連の処理を終了
操作が行われるまで自動的に繰り返して実行し、終了操
作が行われた時点で測定処理を完了する。

【００１２】図３は外部メモリ９に転送格納されるセー
ブファイルフォーマットの具体例図である。各ファイル
は、「トリガ時刻」「統計演算対象ｃｈ」「演算値単
位，時間単位」「演算開始データのトリガ点からの相対
時間Ｓと演算終了データのトリガ点からの相対時間Ｅ」
「各演算結果とトリガ点からの相対時間」とで構成され
ている。これらのファイルは例えばＭＳ−ＤＯＳ形式の
ＡＳＣＩＩフォーマットでセーブする。

【００１３】これにより、長期間にわたる測定データの
収集が可能になり、外部メモリ９に格納された測定デー
タをパソコン上で容易に処理できることになる。図４は
図１の要部の具体例図であり、図１と共通する部分には
同一の符号を付けている。図において、１１は任意に設
定される取り込み区間内にＡ／Ｄ変換器２から変換出力
されるデジタル信号の最大値を検出するコンパレータ
で、一方の入力端子にはＡ／Ｄ変換器２の出力端子が接
続されている。１２は任意に設定される取り込み区間内
にＡ／Ｄ変換器２から変換出力されるデジタル信号の最
小値を検出するコンパレータで、一方の入力端子にはＡ
／Ｄ変換器２の出力端子が接続されている。１３は平均
演算部であり、入力端子にはＡ／Ｄ変換器２の出力端子
が接続され、出力端子は外部メモリ９の第３の入力端子
に接続されている。

【００１４】１４は任意に設定される取り込み区間内に
Ａ／Ｄ変換器２から変換出力されるデジタル信号の最大
値をコンパレータ１１の検出信号に従って更新格納する
メモリであり、入力端子にはＡ／Ｄ変換器２の出力端子
が接続され、ラッチ端子にはコンパレータ１１の出力端
子が接続され、クリア端子には取り込み区分設定部１５
の出力端子が接続され、出力端子はコンパレータ１１の
他方の入力端子に接続されるとともに外部メモリ９の第
１の入力端子に接続されている。１６は任意に設定され
る取り込み区間内にＡ／Ｄ変換器２から変換出力される
デジタル信号の最小値をコンパレータ１２の検出信号に
従って更新格納するメモリであり、入力端子にはＡ／Ｄ
変換器２の出力端子が接続され、ラッチ端子にはコンパ
レータ１２の出力端子が接続され、クリア端子には取り
込み区分設定部１５の出力端子が接続され、出力端子は
コンパレータ１２の他方の入力端子に接続されるととも
に外部メモリ９の第２の入力端子に接続されている。

【００１５】取り込み区分設定部１５は任意の取り込み
区分周期に対応したタイミングを設定するものであり、
平均演算部１３およびメモリ１４，１６に対して外部メ
モリ９への転送と転送後のデータクリアを指示するタイ
ミング信号を出力し、外部メモリ９に対して転送格納を
指示するタイミング信号を出力する。このような構成に
おいて、Ａ／Ｄ変換器２は入力端子１に入力されるアナ
ログ測定信号を一定のサンプルクロックに従ってデジタ
ル信号に変換し、変換されたデジタル信号をコンパレー
タ１１，１２と平均演算部１３とメモリ１４，１６に出
力する。

【００１６】ここで、メモリ１４，１６がクリアされて
いるとすると、Ａ／Ｄ変換器２から出力される最初のデ
ジタル信号は最大値および最小値としてそれぞれのメモ
リ１４，１６に格納される。これらメモリ１４，１６に
格納されたデジタル信号は、Ａ／Ｄ変換器２から続いて
出力されるデジタル信号の大小関係を比較するそれぞれ
のコンパレータ１１，１２の基準値になる。Ａ／Ｄ変換
器２から入力されるデジタル信号がメモリ１４に格納さ
れているデジタル信号よりも大きい場合にはコンパレー
タ１１の検出信号に従って新しいデジタル信号がメモリ
１４に更新格納され、Ａ／Ｄ変換器２から入力されるデ
ジタル信号がメモリ１６に格納されているデジタル信号
よりも小さい場合にはコンパレータ１２の検出信号に従
って新しいデジタル信号がメモリ１６に更新格納され
る。このような動作は、取り込み区分設定部１５からタ
イミング信号が出力されるまでの間連続して行われる。
これにより、メモリ１４には常にその時点での最大値デ
ータが格納され、メモリ１６には常にその時点での最小
値データが格納されることになる。

【００１７】取り込み区分設定部１５からタイミング信
号が出力されることによりメモリ１４，１６に格納され
ているデジタル信号は外部メモリ９に転送格納され、そ
の後メモリ１４，１６に格納されているデジタル信号は
クリアされて次の取り込み区分の測定に移る。一方、平
均演算部１３は、取り込み区分設定部１５からタイミン
グ信号が出力されるまでの間にＡ／Ｄ変換器２から変換
出力されるデジタル信号を逐次加算しながらそれら平均
値を演算する。そして、取り込み区分設定部１５からタ
イミング信号が出力されると、その時点における平均の
演算結果を外部メモリ９に転送格納してそれまでの演算
結果をクリアし、次の取り込み区分の測定に移る。

【００１８】図５は図４の動作説明図である。図５にお
いて、上段はアナログ測定信号を示し、中段は従来の格
納データを示し、下段は本発明の格納データを示してお
り、（Ａ）はアナログ測定信号にノイズが重畳している
例で、（Ｂ）はアナログ測定信号が瞬間的に変化してい
る例を示している。すなわち、従来の格納データには
（Ａ）のノイズ成分や（Ｂ）の瞬間的に変化成分は反映
されないが、本発明の格納データには各取り込み区分間
におけるアナログ測定信号の最大値と最小値が反映され
るので、これら格納データに基づいてアナログ測定信号
の変化の状態を従来よりも忠実に再現できる。

【００１９】ここで、各取り込み区分毎に外部メモリに
格納されるデータは少なくとも最大値と最小値の２個に
なって従来の場合の２倍になるが、Ａ／Ｄ変換器２から
変換出力されるデジタル信号を一定の間隔で順次格納す
る場合に比べて格納すべきデータ数を大幅に削減でき
る。なお、上記実施例では平均演算部１３を設けている
が、用途によっては省略してもよい。

【００２０】また、上記実施例では外部メモリに転送格
納するものとして説明したが、装置本体の内部メモリで
あってもよい。

【００２１】

【発明の効果】以上説明したように、本発明によれば、
取り込み周期間のアナログ測定信号のレベル変動を反映
した形態で測定データを格納することにより限られたメ
モリ容量を有効に利用できる測定データ記憶装置が実現
できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１の動作の流れを示すフローチャートであ
る。

【図３】図１のセーブファイルフォーマットの具体例図
である。

【図４】図１の要部の回路図である。

【図５】図４の動作の説明図である。

【符号の説明】

１ 入力端子 ２ 測定部（Ａ／Ｄ変換器） ３ 内部メモリ ４ ＣＰＵ ５ 制御部 ６ 統計演算部 ７ ＲＡＭ ８ ＲＯＭ ９ 外部メモリ（フロッピーディスク）

Claims (1)

【特許請求の範囲】
1. 【請求項１】アナログ測定信号をサンプルクロックに従
   ってデジタル信号に変換するＡ／Ｄ変換器と、 このＡ／Ｄ変換器から出力されるデジタル信号に対して
   任意に設定される取り込み区分毎に統計演算処理を行う
   手段と、 各取り込み区分毎に求められた統計演算処理結果を逐次
   格納する記憶手段、とで構成されたことを特徴とする測
   定データ記憶装置。