JPH07122700A - 半導体チップ搭載用多層配線基板 - Google Patents
半導体チップ搭載用多層配線基板Info
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- Lead Frames For Integrated Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 半導体チップの外部導通用の電極パッドのピ
ッチがファイン化した場合でも、半導体チップと半導体
チップ搭載用基板とを短いボンディングワイヤーで接続
できるようにする。しかも容易にバンブ接合できるよう
にする。 【構成】 半導体チップ搭載部１及び該半導体チップ搭
載部１の周囲に一列以上の環状に配された半導体チップ
接続用端子群を表面に有する多層配線板３からなる半導
体チップ搭載用多層配線基板において、半導体チップ搭
載部１に最も近接して配された環状の半導体チップ接続
用端子群を島状端子２から構成し、その島状端子２にス
ルーホールｔｈ１を形成し、そのスルーホールｔｈ１を
介して各島状端子２を多層配線板３の内層又は裏面の導
電層４に電気的に接続する。
ッチがファイン化した場合でも、半導体チップと半導体
チップ搭載用基板とを短いボンディングワイヤーで接続
できるようにする。しかも容易にバンブ接合できるよう
にする。 【構成】 半導体チップ搭載部１及び該半導体チップ搭
載部１の周囲に一列以上の環状に配された半導体チップ
接続用端子群を表面に有する多層配線板３からなる半導
体チップ搭載用多層配線基板において、半導体チップ搭
載部１に最も近接して配された環状の半導体チップ接続
用端子群を島状端子２から構成し、その島状端子２にス
ルーホールｔｈ１を形成し、そのスルーホールｔｈ１を
介して各島状端子２を多層配線板３の内層又は裏面の導
電層４に電気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、高密度実装に適した半
導体チップ搭載用多層配線基板に関する。
導体チップ搭載用多層配線基板に関する。
【０００２】
【従来の技術】従来、半導体チップから外部への接続
は、一般的に、半導体チップにリードフレームのインナ
ーリードを接近させ、半導体チップの周辺部に設けられ
た外部導通用の電極パッドとインナーリードの先端部と
をボンディングワイヤーで接続したり、バンブ接合した
りすることにより行われている。
は、一般的に、半導体チップにリードフレームのインナ
ーリードを接近させ、半導体チップの周辺部に設けられ
た外部導通用の電極パッドとインナーリードの先端部と
をボンディングワイヤーで接続したり、バンブ接合した
りすることにより行われている。
【０００３】ところで、近年、半導体チップの高集積化
が進展するにつれて、半導体チップ内の配線ピッチ及び
半導体チップの周辺部に形成された外部導通用の電極パ
ッドのピッチのファイン化が顕著となってきており、そ
れに応じてリードフレームのインナーリードのピッチも
ファイン化することが求められている。
が進展するにつれて、半導体チップ内の配線ピッチ及び
半導体チップの周辺部に形成された外部導通用の電極パ
ッドのピッチのファイン化が顕著となってきており、そ
れに応じてリードフレームのインナーリードのピッチも
ファイン化することが求められている。
【０００４】ところが、リードフレームはエッチング法
やスタンピング法などにより製造されており、この場合
リード強度の点からインナーリードのピッチはリードフ
レーム材料の厚み、即ち０．１ｍｍ程度が限界となって
いる。このため、半導体チップの外部導通用の電極パッ
ドのピッチが０．１ｍｍより小さい場合、半導体チップ
の外部導通用の電極パッドとインナーリードとをバンプ
接合することは非常に困難となり、一方、ワイヤーボン
ディング法により両者の接続が行うときには、インナー
リードを半導体チップから遠ざけ、インナーリードピッ
チを広げ且つボンディングワイヤーを長くして接続して
いた。
やスタンピング法などにより製造されており、この場合
リード強度の点からインナーリードのピッチはリードフ
レーム材料の厚み、即ち０．１ｍｍ程度が限界となって
いる。このため、半導体チップの外部導通用の電極パッ
ドのピッチが０．１ｍｍより小さい場合、半導体チップ
の外部導通用の電極パッドとインナーリードとをバンプ
接合することは非常に困難となり、一方、ワイヤーボン
ディング法により両者の接続が行うときには、インナー
リードを半導体チップから遠ざけ、インナーリードピッ
チを広げ且つボンディングワイヤーを長くして接続して
いた。
【０００５】しかしながら、インナーリードを半導体チ
ップから遠ざけて、ボンディングワイヤーを長くする
と、特に樹脂封止工程時にワイヤー同士の短絡やワイヤ
ーの切断が生じやすくなるという問題がある。また、ワ
イヤー材料として使用する金は非常に高価なため、半導
体装置の製造コストが増大するという問題もある。更
に、ワイヤー自体が有するＬ成分やＣ成分も無視できな
くなるという問題がある。加えて、半導体装置の実装密
度が低下するという問題もある。
ップから遠ざけて、ボンディングワイヤーを長くする
と、特に樹脂封止工程時にワイヤー同士の短絡やワイヤ
ーの切断が生じやすくなるという問題がある。また、ワ
イヤー材料として使用する金は非常に高価なため、半導
体装置の製造コストが増大するという問題もある。更
に、ワイヤー自体が有するＬ成分やＣ成分も無視できな
くなるという問題がある。加えて、半導体装置の実装密
度が低下するという問題もある。
【０００６】このため、ワイヤーボンディング法により
半導体チップを外部に導通させる際に、半導体チップの
外部導通用の電極パッドのピッチがファイン化してもボ
ンディングワイヤーを長くすることなく導通させようと
することが試みられており、例えば、図５に示すよう
に、基板５０上の半導体チップ５１とインナーリード５
２との間に、絶縁シート５３上にスクリーン印刷などに
より比較的狭ピッチの配線パターン５４が形成されてい
る中継配線部材５５を配し、その半導体チップ５１を配
線パターン５４の先端部にボンディングワイヤー５６で
接続し、また、配線パターン５４の末端部にインナーリ
ード５２を半田や導電性接着剤あるいはスルーホールを
介して接続することが提案されている（特開昭５８−１
２２７６３号公報）。
半導体チップを外部に導通させる際に、半導体チップの
外部導通用の電極パッドのピッチがファイン化してもボ
ンディングワイヤーを長くすることなく導通させようと
することが試みられており、例えば、図５に示すよう
に、基板５０上の半導体チップ５１とインナーリード５
２との間に、絶縁シート５３上にスクリーン印刷などに
より比較的狭ピッチの配線パターン５４が形成されてい
る中継配線部材５５を配し、その半導体チップ５１を配
線パターン５４の先端部にボンディングワイヤー５６で
接続し、また、配線パターン５４の末端部にインナーリ
ード５２を半田や導電性接着剤あるいはスルーホールを
介して接続することが提案されている（特開昭５８−１
２２７６３号公報）。
【０００７】また、図６に示すように、アルミナ基板６
１上に厚膜導電ペーストからなるリード状の内部電極６
２を形成し、更に、その上に絶縁ペースト層６３を形成
し、その上に厚膜導電ペーストからなるリード状の外部
電極６４を内部電極６２に対して千鳥状となるように形
成し、半導体チップ５１と、内部電極６２又は外部電極
６４とをボンディングワイヤー６５で接続することも提
案されている（特開平４−３５４１４３号公報）。図５
もしくは図６に示したような構成とすることにより、半
導体チップの電極パッドに接続するボンディングワイヤ
ーを長くしなくても、その電極パッドに接続するリード
を電極パッドピッチのファイン化に対応させることが可
能となる。
１上に厚膜導電ペーストからなるリード状の内部電極６
２を形成し、更に、その上に絶縁ペースト層６３を形成
し、その上に厚膜導電ペーストからなるリード状の外部
電極６４を内部電極６２に対して千鳥状となるように形
成し、半導体チップ５１と、内部電極６２又は外部電極
６４とをボンディングワイヤー６５で接続することも提
案されている（特開平４−３５４１４３号公報）。図５
もしくは図６に示したような構成とすることにより、半
導体チップの電極パッドに接続するボンディングワイヤ
ーを長くしなくても、その電極パッドに接続するリード
を電極パッドピッチのファイン化に対応させることが可
能となる。
【０００８】
【発明が解決しようとする課題】しかしながら、特開昭
５８−１２２７６３号公報に記載された技術において
は、配線パターン５４が横並びとなっているので、配線
パターン５４のパターンピッチは、配線パターン５４の
幅とパターン間を絶縁するためのパターン間距離との和
となる。そのため配線パターン５４のパターンピッチは
そのパターン幅とパターン間距離に制約されてしまうと
いう問題があった。
５８−１２２７６３号公報に記載された技術において
は、配線パターン５４が横並びとなっているので、配線
パターン５４のパターンピッチは、配線パターン５４の
幅とパターン間を絶縁するためのパターン間距離との和
となる。そのため配線パターン５４のパターンピッチは
そのパターン幅とパターン間距離に制約されてしまうと
いう問題があった。
【０００９】一方、特開平４−３５４１４３号公報に記
載された技術の場合には、内部電極６２と外部電極６４
との間に絶縁ペースト層６３が存在するために、内部電
極６２と外部電極６４とを千鳥状に配することができる
ので、特開昭５８−１２２７６３号公報に記載された技
術の場合に比べ、電極ピッチをファイン化させることが
可能となる。しかし、外部電極６４を形成する絶縁ペー
スト層６３の表面は、その下に内部電極６２に形成され
ているので平坦ではなく、従って外部電極６４をファイ
ンピッチで形成することは非常に困難であるという問題
があった。また、内部電極６２と外部電極６４との間に
は段差があるために、バンプ接続法により接続する場合
にはその段差が障害となり、バンプの大きさを変化させ
なければならない等の問題があった。ワイヤーボンディ
ングする場合にも、ボンディングの高さ方向の制御を行
わなければならないという問題があった。
載された技術の場合には、内部電極６２と外部電極６４
との間に絶縁ペースト層６３が存在するために、内部電
極６２と外部電極６４とを千鳥状に配することができる
ので、特開昭５８−１２２７６３号公報に記載された技
術の場合に比べ、電極ピッチをファイン化させることが
可能となる。しかし、外部電極６４を形成する絶縁ペー
スト層６３の表面は、その下に内部電極６２に形成され
ているので平坦ではなく、従って外部電極６４をファイ
ンピッチで形成することは非常に困難であるという問題
があった。また、内部電極６２と外部電極６４との間に
は段差があるために、バンプ接続法により接続する場合
にはその段差が障害となり、バンプの大きさを変化させ
なければならない等の問題があった。ワイヤーボンディ
ングする場合にも、ボンディングの高さ方向の制御を行
わなければならないという問題があった。
【００１０】本発明は以上のような従来技術の問題点を
解決しようとするものであり、半導体チップと半導体チ
ップを搭載するための基板とをボンディングワイヤーで
接続する際に、半導体チップの周辺部に設けられた外部
導通用の電極パッドピッチがファイン化してもボンディ
ングワイヤーを長くすることなく対応でき、しかもその
ような半導体チップをバンプ接続することにも対応でき
るようにすることを目的とする。
解決しようとするものであり、半導体チップと半導体チ
ップを搭載するための基板とをボンディングワイヤーで
接続する際に、半導体チップの周辺部に設けられた外部
導通用の電極パッドピッチがファイン化してもボンディ
ングワイヤーを長くすることなく対応でき、しかもその
ような半導体チップをバンプ接続することにも対応でき
るようにすることを目的とする。
【００１１】
【課題を解決するための手段】本発明者らは、半導体チ
ップを搭載する多層配線板表面に半導体チップ接続用端
子として島状端子を、半導体チップ搭載部に近接させて
環状に配し、且つその各島状端子にバイアホールを形成
し、そのバイアホールを介して各島状端子を多層配線板
の内層又は裏面の導電層に導通させることにより上述の
目的が達成できることを見出し、本発明を完成させるに
至った。
ップを搭載する多層配線板表面に半導体チップ接続用端
子として島状端子を、半導体チップ搭載部に近接させて
環状に配し、且つその各島状端子にバイアホールを形成
し、そのバイアホールを介して各島状端子を多層配線板
の内層又は裏面の導電層に導通させることにより上述の
目的が達成できることを見出し、本発明を完成させるに
至った。
【００１２】即ち、本発明は、半導体チップ搭載部及び
該半導体チップ搭載部の周囲に一列以上の環状に配され
た半導体チップ接続用端子群を表面に有する多層配線板
からなる半導体チップ搭載用多層配線基板において、半
導体チップ搭載部に最も近接して配された環状の半導体
チップ接続用端子群が島状端子からなり、該島状端子に
バイアホールが形成され、そのバイアホールを介して各
島状端子が多層配線板の内層又は裏面の導電層に電気的
に接続されていることを特徴とする半導体チップ搭載用
多層配線基板を提供する。
該半導体チップ搭載部の周囲に一列以上の環状に配され
た半導体チップ接続用端子群を表面に有する多層配線板
からなる半導体チップ搭載用多層配線基板において、半
導体チップ搭載部に最も近接して配された環状の半導体
チップ接続用端子群が島状端子からなり、該島状端子に
バイアホールが形成され、そのバイアホールを介して各
島状端子が多層配線板の内層又は裏面の導電層に電気的
に接続されていることを特徴とする半導体チップ搭載用
多層配線基板を提供する。
【００１３】
【作用】本発明の半導体チップ搭載用多層配線基板にお
いては、半導体チップ搭載部の周囲に最も近接して配さ
れている環状の半導体チップ接続用端子群が島状端子か
らなり、その各島状端子にバイアホールが形成されてい
る。従って、その島状端子をバイアホールを介して多層
配線板の内層又は裏面の導電層に接続することが可能と
なる。このため、この島状端子は、バイアホールが形成
できる程度の大きさとすれば足り、それらの大きさが、
リード状パターンの接続用端子を並列させるときのよう
に、パターン幅やパターン間距離に制約されることはな
い。よって、半導体チップ搭載部の周囲に高密度で島状
の半導体チップ接続用端子を配設することが可能とな
る。また、これらの島状端子は半導体チップに近接して
配されるので短いボンディングワイヤーで半導体チップ
と接続することが可能となる。
いては、半導体チップ搭載部の周囲に最も近接して配さ
れている環状の半導体チップ接続用端子群が島状端子か
らなり、その各島状端子にバイアホールが形成されてい
る。従って、その島状端子をバイアホールを介して多層
配線板の内層又は裏面の導電層に接続することが可能と
なる。このため、この島状端子は、バイアホールが形成
できる程度の大きさとすれば足り、それらの大きさが、
リード状パターンの接続用端子を並列させるときのよう
に、パターン幅やパターン間距離に制約されることはな
い。よって、半導体チップ搭載部の周囲に高密度で島状
の半導体チップ接続用端子を配設することが可能とな
る。また、これらの島状端子は半導体チップに近接して
配されるので短いボンディングワイヤーで半導体チップ
と接続することが可能となる。
【００１４】また、バイアホールが形成された半導体チ
ップ接続用の島状端子の周囲に、半導体チップ接続用の
リード状端子を、島状端子に対して千鳥状となるように
形成することにより、多層配線板の表面も有効に利用
し、スルーホールの開孔の手間や、多層配線板の多層度
を軽減し、製造コストを低減させることが可能となる。
ップ接続用の島状端子の周囲に、半導体チップ接続用の
リード状端子を、島状端子に対して千鳥状となるように
形成することにより、多層配線板の表面も有効に利用
し、スルーホールの開孔の手間や、多層配線板の多層度
を軽減し、製造コストを低減させることが可能となる。
【００１５】また、本発明の半導体チップ搭載用多層配
線基板においては、バイアホールが形成された半導体チ
ップ接続用の島状端子を２列以上の環状に設け、更に半
導体チップ接続用のリード状端子を設けることができる
が、この場合に、それぞれの端子を同一表面に形成する
ことができるので、それらの間に実質的に段差がないよ
うにすることができる。従って、半導体チップをバンプ
を介して容易にフリップチップボンディングすることが
可能となる。
線基板においては、バイアホールが形成された半導体チ
ップ接続用の島状端子を２列以上の環状に設け、更に半
導体チップ接続用のリード状端子を設けることができる
が、この場合に、それぞれの端子を同一表面に形成する
ことができるので、それらの間に実質的に段差がないよ
うにすることができる。従って、半導体チップをバンプ
を介して容易にフリップチップボンディングすることが
可能となる。
【００１６】
【実施例】以下、この発明を図面に基づいて詳細に説明
する。なお、各図において同じ符号は同一又は同等の構
成要素を示している。
する。なお、各図において同じ符号は同一又は同等の構
成要素を示している。
【００１７】まず、本発明の半導体チップ搭載用多層配
線基板の実施例に半導体チップを搭載した場合の断面図
を図１（ａ）に、そして平面図を図１（ｂ）に示す。同
図にあるように、半導体チップ搭載用多層配線基板は、
半導体チップ搭載部１及び該半導体チップ搭載部１の周
囲に環状に配された複数の半導体チップ接続用の島状端
子２を表面に有する多層配線板３から構成されている。
線基板の実施例に半導体チップを搭載した場合の断面図
を図１（ａ）に、そして平面図を図１（ｂ）に示す。同
図にあるように、半導体チップ搭載用多層配線基板は、
半導体チップ搭載部１及び該半導体チップ搭載部１の周
囲に環状に配された複数の半導体チップ接続用の島状端
子２を表面に有する多層配線板３から構成されている。
【００１８】ここで、島状端子２には、多層配線板３の
裏面にまでスルーホールｔｈ１が形成されており、その
スルーホールｔｈ１を介して島状端子２が裏面の導電層
４に接続されている。これにより、この島状端子２の近
傍に別の半導体チップ接続用端子群、例えば、島状端子
や後述するリード状端子７を形成することができ、従っ
て、半導体チップ接続用の島状端子２だけではなく他の
半導体チップ接続用端子も短いボンディングワイヤー５
で半導体チップ６の電極パッドと接続することができ
る。
裏面にまでスルーホールｔｈ１が形成されており、その
スルーホールｔｈ１を介して島状端子２が裏面の導電層
４に接続されている。これにより、この島状端子２の近
傍に別の半導体チップ接続用端子群、例えば、島状端子
や後述するリード状端子７を形成することができ、従っ
て、半導体チップ接続用の島状端子２だけではなく他の
半導体チップ接続用端子も短いボンディングワイヤー５
で半導体チップ６の電極パッドと接続することができ
る。
【００１９】また、島状端子２には、基板表面で配線パ
ターンを直接接続する必要がないので、この島状端子の
大きさとしてはスルーホールが形成できるだけの大きさ
とすれば足りる。
ターンを直接接続する必要がないので、この島状端子の
大きさとしてはスルーホールが形成できるだけの大きさ
とすれば足りる。
【００２０】島状端子２の形状としては、図２に示すよ
うに、スルーホールｔｈ１の開口部の周囲にボンディン
グエリア２ｃを拡大させた形状とすることができる。ま
た、必要に応じて、スルーホール内に硬化型樹脂をスク
リーン印刷などで充填し、それを覆うようにメッキ法な
どで形成しアイランド形状としてもよい。
うに、スルーホールｔｈ１の開口部の周囲にボンディン
グエリア２ｃを拡大させた形状とすることができる。ま
た、必要に応じて、スルーホール内に硬化型樹脂をスク
リーン印刷などで充填し、それを覆うようにメッキ法な
どで形成しアイランド形状としてもよい。
【００２１】なお、スルーホールｔｈ１の代わりにブラ
インドバイアホールを形成し、多層配線板の内層に接続
してもよい。
インドバイアホールを形成し、多層配線板の内層に接続
してもよい。
【００２２】また、図１の実施例においては、島状端子
２の周囲に、他の半導体チップ接続用のリード状端子７
が形成されており、その末端部はスルーホールｔｈ２で
多層配線板３の裏面に導通されている。この場合、図１
（ｂ）に示すように、島状端子２とリード状端子７とを
千鳥状に配することが好ましい。これにより、ボンディ
ングワイヤーの短絡を防止し、更により高密度実装が可
能となる。なお、リード状端子７は必要に応じて省略す
ることもできる。
２の周囲に、他の半導体チップ接続用のリード状端子７
が形成されており、その末端部はスルーホールｔｈ２で
多層配線板３の裏面に導通されている。この場合、図１
（ｂ）に示すように、島状端子２とリード状端子７とを
千鳥状に配することが好ましい。これにより、ボンディ
ングワイヤーの短絡を防止し、更により高密度実装が可
能となる。なお、リード状端子７は必要に応じて省略す
ることもできる。
【００２３】図１に従って説明した半導体チップ搭載用
多層配線基板は、裏面で半田バンプなどを介してマザー
ボードに接続される。
多層配線基板は、裏面で半田バンプなどを介してマザー
ボードに接続される。
【００２４】次に、本発明の半導体チップ搭載用多層配
線基板の別の実施例に半導体チップを搭載した場合の断
面図を図３（ａ）に、そして平面図を図３（ｂ）に示
す。この実施例は、多層配線板３の周縁部に外部導通用
リード８が、熱圧着法などにより接続された例であり、
図１の実施例の場合に比べ、リード状端子７にスルーホ
ールを設けず、且つ島状端子２と外部接続用リード８と
を二つのスルーホールｔｈ１及びｔｈ３を介して接続し
たものである。この半導体チップ搭載用多層配線基板
は、外部導通用リード８を介してマザーボードに接続さ
れる。
線基板の別の実施例に半導体チップを搭載した場合の断
面図を図３（ａ）に、そして平面図を図３（ｂ）に示
す。この実施例は、多層配線板３の周縁部に外部導通用
リード８が、熱圧着法などにより接続された例であり、
図１の実施例の場合に比べ、リード状端子７にスルーホ
ールを設けず、且つ島状端子２と外部接続用リード８と
を二つのスルーホールｔｈ１及びｔｈ３を介して接続し
たものである。この半導体チップ搭載用多層配線基板
は、外部導通用リード８を介してマザーボードに接続さ
れる。
【００２５】以上、説明した本発明の半導体チップ搭載
用多層配線基板の実施例は、いずれも島状端子が一列の
環状となっているが、二列以上の環状になるように設け
てもよい。この場合には、外側の半導体チップ接続用の
島状端子群にもそれぞれバイアホールを形成することが
好ましい。また、より高密度の実装を実現するために、
各環状の半導体チップ接続用端子を千鳥状に配すること
が好ましい。
用多層配線基板の実施例は、いずれも島状端子が一列の
環状となっているが、二列以上の環状になるように設け
てもよい。この場合には、外側の半導体チップ接続用の
島状端子群にもそれぞれバイアホールを形成することが
好ましい。また、より高密度の実装を実現するために、
各環状の半導体チップ接続用端子を千鳥状に配すること
が好ましい。
【００２６】以上の説明した半導体チップ搭載用多層配
線基板においては、いずれの場合も、半導体チップ接続
用の島状端子２同士又は半導体チップ接続用島状端子２
とリード状端子７とを、実質的に段差が存在しないよう
に配することができる。従って、半導体チップをワイヤ
ーボンディング法ではなく、バンプを介して容易にフリ
ップチップボンディングすることができる。例えば、半
導体チップ接続用の島状端子を２列環状に配し、その外
側にリード状端子を配した場合、その部分断面図である
図４（ａ）及び部分平面図である図４（ｂ）に示すよう
に、島状端子２ａ、２ｂ及びリード状端子７を互いに千
鳥状に配し、バンプ９を介して半導体チップ６を島状端
子２ａ、２ｂ及びリード状端子７に接続すればよい。こ
のとき、内側の島状端子２ａは多層配線板３の裏面にス
ルーホールｔｈ１を介して接続し、外側の島状端子２ｂ
は、ブラインドバイアホールｂｈで多層配線板３の内層
の導電層に接続することにより、より高密度実装を実現
することができる。なお、図４（ｂ）において半導体チ
ップ６は点線で示されている。
線基板においては、いずれの場合も、半導体チップ接続
用の島状端子２同士又は半導体チップ接続用島状端子２
とリード状端子７とを、実質的に段差が存在しないよう
に配することができる。従って、半導体チップをワイヤ
ーボンディング法ではなく、バンプを介して容易にフリ
ップチップボンディングすることができる。例えば、半
導体チップ接続用の島状端子を２列環状に配し、その外
側にリード状端子を配した場合、その部分断面図である
図４（ａ）及び部分平面図である図４（ｂ）に示すよう
に、島状端子２ａ、２ｂ及びリード状端子７を互いに千
鳥状に配し、バンプ９を介して半導体チップ６を島状端
子２ａ、２ｂ及びリード状端子７に接続すればよい。こ
のとき、内側の島状端子２ａは多層配線板３の裏面にス
ルーホールｔｈ１を介して接続し、外側の島状端子２ｂ
は、ブラインドバイアホールｂｈで多層配線板３の内層
の導電層に接続することにより、より高密度実装を実現
することができる。なお、図４（ｂ）において半導体チ
ップ６は点線で示されている。
【００２７】また、本発明の半導体チップ搭載用多層配
線基板の半導体チップ搭載部は一つに限られず、二つ以
上の半導体チップを搭載するように複数の半導体チップ
搭載部を設けてもよい。この場合、少なくとも一つの半
導体チップ搭載部の周囲の半導体チップ搭載用端子群を
上述のように、バイアホールを有する島状端子から構成
すればよい。
線基板の半導体チップ搭載部は一つに限られず、二つ以
上の半導体チップを搭載するように複数の半導体チップ
搭載部を設けてもよい。この場合、少なくとも一つの半
導体チップ搭載部の周囲の半導体チップ搭載用端子群を
上述のように、バイアホールを有する島状端子から構成
すればよい。
【００２８】以上説明した本発明の半導体チップ搭載用
多層配線基板は、公知の材料と方法を利用することによ
り製造することができる。例えば、図１に示した半導体
チップ搭載用多層配線基板は以下に示すように製造する
ことができる。
多層配線基板は、公知の材料と方法を利用することによ
り製造することができる。例えば、図１に示した半導体
チップ搭載用多層配線基板は以下に示すように製造する
ことができる。
【００２９】まず、ＢＴ樹脂含浸ガラスクロス、ガラス
エポキシ、ポリイミド、セラミック、ガラスなどの絶縁
基板の両面に銅箔を貼り合わせた多層配線板３の半導体
チップ搭載部１の周囲にドリルで開孔し、孔内に銅メッ
キを施しスルーホールｔｈ１及びｔｈ２を形成する。
エポキシ、ポリイミド、セラミック、ガラスなどの絶縁
基板の両面に銅箔を貼り合わせた多層配線板３の半導体
チップ搭載部１の周囲にドリルで開孔し、孔内に銅メッ
キを施しスルーホールｔｈ１及びｔｈ２を形成する。
【００３０】次に、フォトリソグラフ法により多層配線
板の両面の銅箔をパターニングしてリード状端子７、導
電層４、島状端子２を形成する。リード状端子７の半導
体チップ搭載部１側の先端部は、ボンディングワイヤー
あるいはバンプが接続されるので、通常、その表面に３
〜５μｍ厚のニッケルメッキ層を形成した後、更に約
０．３〜０．５μｍ厚の金やパラジウムなどの貴金属メ
ッキ層を形成することが好ましい。
板の両面の銅箔をパターニングしてリード状端子７、導
電層４、島状端子２を形成する。リード状端子７の半導
体チップ搭載部１側の先端部は、ボンディングワイヤー
あるいはバンプが接続されるので、通常、その表面に３
〜５μｍ厚のニッケルメッキ層を形成した後、更に約
０．３〜０．５μｍ厚の金やパラジウムなどの貴金属メ
ッキ層を形成することが好ましい。
【００３１】なお、島状端子２に図２に示したようなボ
ンディングエリア２ａを形成しないような場合には、ス
ルーホールｔｈ１の開孔部をスクリーン印刷法などを利
用して熱硬化性樹脂で塞ぎ、その上にメッキ層を形成し
てボンディングエリアとすることが好ましい。これによ
り、島状端子をより小さくすることができ、高密度化が
可能となる。この場合、ボンディングエリアを確保する
ことが目的なので、スルーホールｔｈ１の内部すべてに
熱硬化性樹脂を充填する必要はない。スルーホールｔｈ
１を熱硬化性樹脂で塞いだ場合には、硬化後に表面研磨
を行って、樹脂面を平滑にしてメッキ層を形成しやすく
することが好ましい。また、このようなメッキ層は、通
常、樹脂面に銅メッキ層、ニッケルメッキ層及び金メッ
キ層を順次形成した多層メッキ層とすることが好まし
い。
ンディングエリア２ａを形成しないような場合には、ス
ルーホールｔｈ１の開孔部をスクリーン印刷法などを利
用して熱硬化性樹脂で塞ぎ、その上にメッキ層を形成し
てボンディングエリアとすることが好ましい。これによ
り、島状端子をより小さくすることができ、高密度化が
可能となる。この場合、ボンディングエリアを確保する
ことが目的なので、スルーホールｔｈ１の内部すべてに
熱硬化性樹脂を充填する必要はない。スルーホールｔｈ
１を熱硬化性樹脂で塞いだ場合には、硬化後に表面研磨
を行って、樹脂面を平滑にしてメッキ層を形成しやすく
することが好ましい。また、このようなメッキ層は、通
常、樹脂面に銅メッキ層、ニッケルメッキ層及び金メッ
キ層を順次形成した多層メッキ層とすることが好まし
い。
【００３２】なお、スルーホールｔｈ１の代わりにブラ
インドバイアホールを利用する場合には、一般に、積層
工程においてプリプレグによりホール内部が塞がれるの
で、改めて熱硬化性樹脂の充填操作を行わなくてもその
上にメッキ層を形成し、ボンディングエリアを形成する
ことができる。ホールの開孔部表面からプリプレグがは
み出した場合には、上述した場合と同様に、表面研磨を
行うことが好ましい。
インドバイアホールを利用する場合には、一般に、積層
工程においてプリプレグによりホール内部が塞がれるの
で、改めて熱硬化性樹脂の充填操作を行わなくてもその
上にメッキ層を形成し、ボンディングエリアを形成する
ことができる。ホールの開孔部表面からプリプレグがは
み出した場合には、上述した場合と同様に、表面研磨を
行うことが好ましい。
【００３３】図３及び図４に示した半導体チップ搭載用
多層配線基板も基本的に上述した製造方法により製造す
ることができる。
多層配線基板も基本的に上述した製造方法により製造す
ることができる。
【００３４】
【発明の効果】本発明の半導体チップ搭載用多層配線基
板によれば、半導体チップの周辺部に設けられた外部導
通用の電極パッドのピッチがファイン化した場合でも、
ボンディングワイヤーを長くすることなく半導体チップ
を実装でき、しかもそのような半導体チップを容易にバ
ンプ接続することもできる。従って、本発明の半導体チ
ップ搭載用多層配線基板を使用することにより高密度実
装の半導体装置を提供することができる。
板によれば、半導体チップの周辺部に設けられた外部導
通用の電極パッドのピッチがファイン化した場合でも、
ボンディングワイヤーを長くすることなく半導体チップ
を実装でき、しかもそのような半導体チップを容易にバ
ンプ接続することもできる。従って、本発明の半導体チ
ップ搭載用多層配線基板を使用することにより高密度実
装の半導体装置を提供することができる。
【図１】本発明の半導体チップ搭載用多層配線基板に半
導体チップを搭載した場合の断面図（図１（ａ））と平
面図（図１（ｂ））である。
導体チップを搭載した場合の断面図（図１（ａ））と平
面図（図１（ｂ））である。
【図２】半導体チップ接続用の島状端子の拡大平面図で
ある。
ある。
【図３】本発明の別の態様の半導体チップ搭載用多層配
線基板に半導体チップを搭載した場合の断面図（図３
（ａ））と平面図（図３（ｂ））である。
線基板に半導体チップを搭載した場合の断面図（図３
（ａ））と平面図（図３（ｂ））である。
【図４】本発明の更に別の態様の半導体チップ搭載用多
層配線基板の断面図（図４（ａ））と平面図（図４
（ｂ））である。
層配線基板の断面図（図４（ａ））と平面図（図４
（ｂ））である。
【図５】従来の半導体チップ搭載用配線基板の説明図で
ある。
ある。
【図６】従来の半導体チップ搭載用配線基板の説明図で
ある。
ある。
１ 半導体チップ搭載部 ２、２ａ、２ｂ 半導体チップ接続用の島状端子 ２ｃ ボンディングエリア ３ 多層配線板 ４ 導電層 ５ ボンディングワイヤー ６ 半導体チップ ７ リード状端子 ８ 外部導通用リード ９ バンプ ｔｈ１、ｔｈ２、ｔｈ３ スルーホール、 ｂｈ ブラインドバイアホール
Claims (4)
- 【請求項１】 半導体チップ搭載部及び該半導体チップ
搭載部の周囲に一列以上の環状に配された半導体チップ
接続用端子群を表面に有する多層配線板からなる半導体
チップ搭載用多層配線基板において、半導体チップ搭載
部に最も近接して配された環状の半導体チップ接続用端
子群が島状端子からなり、該島状端子にバイアホールが
形成され、そのバイアホールを介して各島状端子が多層
配線板の内層又は裏面の導電層に電気的に接続されてい
ることを特徴とする半導体チップ搭載用多層配線基板。 - 【請求項２】 バイアホールが形成された島状端子群の
周囲に、半導体チップ接続用のリード状端子が、該島状
端子に対して千鳥状となるように形成されている半導体
チップ搭載用多層配線基板。 - 【請求項３】 該島状端子同士又は該島状端子とリード
状端子とが、実質的に段差が存在しないように配されて
いる請求項１又は２記載の半導体チップ搭載用多層配線
基板。 - 【請求項４】 多層配線板の周縁部に外部導通用リード
が接続された請求項１〜３のいずれかに記載の半導体チ
ップ搭載用多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292572A JP2918087B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体チップ搭載用多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292572A JP2918087B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体チップ搭載用多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122700A true JPH07122700A (ja) | 1995-05-12 |
| JP2918087B2 JP2918087B2 (ja) | 1999-07-12 |
Family
ID=17783513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5292572A Expired - Lifetime JP2918087B2 (ja) | 1993-10-27 | 1993-10-27 | 半導体チップ搭載用多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918087B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7777332B2 (en) | 2005-11-07 | 2010-08-17 | Seiko Epson Corporation | Semiconductor device |
-
1993
- 1993-10-27 JP JP5292572A patent/JP2918087B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7777332B2 (en) | 2005-11-07 | 2010-08-17 | Seiko Epson Corporation | Semiconductor device |
| US8115309B2 (en) | 2005-11-07 | 2012-02-14 | Seiko Epson Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2918087B2 (ja) | 1999-07-12 |
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