JPH07118916B2

JPH07118916B2 - スイツチング電源回路

Info

Publication number: JPH07118916B2
Application number: JP61234162A
Authority: JP
Inventors: 勇美乗越; 紘竹下; 春信比企; 茂夫渡辺
Original assignee: 株式会社電設
Priority date: 1986-10-01
Filing date: 1986-10-01
Publication date: 1995-12-18
Anticipated expiration: 2010-12-18
Also published as: JPS6389052A

Description

【発明の詳細な説明】「産業上の利用分野」本発明は、ホワードまたはフライバック式のスイッチン
グ電源回路に係り、特に開閉素子に付加されるスナバー
に関するものである。

「従来の技術」一般に、第９図に示すように、直流電源（１）の両端間
に、主変圧器（２）の１次巻線（３）と開閉素子（４）
の直列回路を結合し、前記主変圧器（２）の２次巻線
（５）に、整流器（６）とろ波回路（７）を結合し、出
力端子（８）（９）に得られた出力電圧を検出増幅回路
（10）、アイソレータ（11）を介して前記開閉素子
（４）に加えて時比率を制御するようにしたいわゆるホ
ワードまたはフライバック式スイッチング電源回路があ
る。この電源回路において、従来、スイッチング電源回
路のターンオフ時の開閉素子（４）のスパイク電圧およ
びこれに基因する出力電圧のノイズ電圧を低減するため
に、開閉素子（４）と並列にダイオード（12）、抵抗
（13）およびコンデンサ（14）をもって構成されるスナ
バー装置が多用されていた。

「発明が解決しようとする問題点」この第９図のスイッチング電源回路では、開閉素子
（４）のターンオフ時（第10図のt₃〜t₄）には効果的に
ソース・ドレン間電圧（Vq）のスパイク電圧は抑制され
るが、開閉素子（４）のターンオン時（第10図のt₁〜
t₂）のコンデンサ（14）の放電は抵抗（13）を通じて行
われるので、これは損失を構成する。第10図（ｂ）
（ｃ）はコンデンサ（14）の充放電電流（Ic）と電圧
（Vc）の特性である。またこの放電電流（Ir）は開閉素
子（４）にも通ずるので第10図（ａ）のt₁〜t₂間のよう
に、ソース・ドレン間電圧（Vq）と電流（Iq）とは重な
りを発生し、これもまた損失となるという問題があっ
た。ちなみに、t₃〜t₄間の電流Icは開閉素子（４）のド
レン・ソース間に有するキャパシタンスへの充電電流で
あって損失を形成しない。

「問題点を解決するための手段」本発明は以上２つの損失を略零に近く低減しようとする
もので、電源側に主変圧器の１次巻線と開閉素子とを直
列に結合し、前記主変圧器の２次巻線に整流器とろ波回
路を設け、得られた出力電圧を検出増幅して前記開閉素
子の時比率を制御するようにしたスイッチング電源回路
において、前記主変圧器は、リーケージインダクタンス
を有するものからなり、その１次巻線と略同一巻回数を
有する３次巻線を設け、この３次巻線の巻始め側を１次
巻線の巻始め側に結合し、３次巻線の巻終り側と電源側
の正または負の一端との間にコンデンサを結合し、これ
ら３次巻線とコンデンサの接合点と、１次巻線と開閉素
子との結合点との間に前記コンデンサ側に向けて整流器
を結合してなることを特徴とするスイッチング電源回路
である。

「作用」開閉素子のターン・オフ時の動作は第９図の従来例と全
く同様である。

ターン・オン時におけるコンデンサの放電は３次巻線を
通じて行なわれ、コンデンサに蓄積されていたエネルギ
は入力に返還され損失を形成しない。また返還されると
同時に、この電流は３次巻線から１次巻線、開閉素子へ
と流れ、一旦入力に返還されたエネルギが２次巻線を通
じて出力される。

「実施例」以下、本発明の実施例を図面に基づき説明する。第９図
と同一部分は同一符号とする。

第１実施例を示す第１図において、直流電源（１）の両
端に、リーケージインダクタンスを有する主変圧器
（２）の１次巻線（３）と開閉素子としてのMOS型FET
（４）との直列回路を結合する。また、前記主変圧器
（２）の２次巻線（５）には、整流器（６）、転流器
（23）、コイル（24）とコンデンサ（25）による平滑ろ
波回路（７）を介して出力端子（８）（９）に結合され
ている。この出力端子（８）（９）には検出増幅回路
（10）、アイソレータ（11）を介して前記FET（４）の
ゲートに結合されている。

以上のように構成されたいわゆるホワードまたはフライ
バック式のスイッチング電源回路において、本発明で
は、リーケージインダクタンスを有する前記主変圧器
（２）に、１次巻線（３）と略同一巻回数の３次巻線
（22）を設け、この３次巻線（22）の巻始め側を１次巻
線（３）の巻始め側に結合し、巻終り側はコンデンサ
（20）を介して直流電源（１）の負側に結合するととも
に逆向きの整流器（21）を介してFET（４）のドレンに
結合してなるものである。

以上のような回路構成においてFET（４）のターンオフ
時の動作は第９図の従来例と全く同様である。

しかし、ターンオン時の放電は３次巻線（22）を通じて
行われ、コンデンサ（20）の充電時に蓄えられていたエ
ネルギはこの時入力に返還され損失を形成しない。ま
た、返還されると同時にこの時の電流（Ic）は３次巻線
（22）→１次巻線（３）→FET（４）間を流れる。この
１次巻線（３）に流れることは一旦入力に返還されたエ
ネルギが１次巻線（３）→２次巻線（５）を通じて出力
されることを意味する。そして、３次巻線（22）と１次
巻線（３）内のリーケージインダクタンスにより、この
電流（Ic）の立上りおよびピーク値は第２図（ｃ）のよ
うに抑制されるので、第２図（ａ）に示した電圧（Vq）
と電流（Iq）のように、それぞれが重なり合うことはな
く従って、ここでも損失の発生は僅少である。

第１図において、コンデンサ（20）の他端は電源（１）
の負側に結合したが、点線で示すように正側に結合して
も同様の作用効果を有する。

第１実施例では、１個の開閉素子（４）を用いた場合を
示したが、第３図および第４図に示すように２個の開閉
素子（4a）（4b）を用いたカスケード型のホワード型で
あってもよい。すなわち、第３図は第１のFET（4a）の
ドレン・ソース間にコンデンサ（20a）と整流器（21a）
の直列回路を結合し、これらの接続点と電源（１）の負
側との間に第１の３次巻線（22a）を結合し、また、第
２のFET（4b）のドレン・ソース間にコンデンサ（20b）
と整流器（21b）の直列回路を結合し、これらの接続点
と電源（１）の正側との間に第２の３次巻線（22b）を
結合したものである。また、第４図は第１と第２のFET
（4a）（4b）のドレン・ソース間にそれぞれコンデンサ
（20a）（20b）と整流器（21a）（21b）の直列回路を結
合し、これらの接続点間に３次巻線（22）を挿入したも
のである。

第５図は、本発明の他の実施例を示すもので、この例で
は、第１図の回路構成において３次巻線（22）とコンデ
ンサ（20）との間にインダクタンス（26）を挿入したも
のである。このインダクタンス（26）の挿入により、FE
T（４）のターン・オン時に、コンデンサ（20）の３次
巻線（22）へ通ずる放電電流In₃は第２図（ｂ）の点線
で示すように緩やかなものとなり、これに伴い、FET
（４）の通過電流Iqの立上りや放電電圧（Vc）の立下り
も（ａ）（ｃ）の点線に示すように緩やかになり、全体
の効率を向上させ、ノイズ抑制に効果的である。

第６図は、本発明の他の実施例を示すもので、この例で
は、２次巻線（５）に、インダクタンスの大きな磁気増
幅器（27）を挿入したものに本発明を適用したもので、
従来は第７図の実線特性のようにターンオフ時のスパイ
ク電圧で苦慮していたが、本発明を適用することによ
り、点線特性のような電流（Iq′）と電圧（Vq′）の特
性となり、スパイク電圧は大巾に抑制される。

第８図は、本発明の他の実施例を示すもので、この例で
は、主変圧器（２）の２次巻線をもたず、FET（４）の
ドレン・ソース間から出力を得るいわゆるブースター型
であり、この回路でも同様の作用効果を得ることができ
る。なお、コンデンサ（20）は実線状態だけでなく、点
線状態に結合してもよい。

「発明の効果」以上により、本発明では、ターン・オン時におけるコン
デンサの放電は３次巻線を通じて行なわれ、コンデンサ
に蓄積されていたエネルギは入力に返還される。また返
還されると同時に、この電流は３次巻線から１次巻線、
開閉素子へと流れ、一旦入力に返還されたエネルギが２
次巻線を通じて出力される。したがって、従来の回路で
発生した前述の２つの損失はほとんど零または極小とな
る。

このことはまたコンデンサの容量を大きくしても損失を
増大するようなことがなく、ターンオフ時の電圧のスパ
イク電圧の抑制をより効果的に行うことを可能とする。

またスイッチング周波数をスナバ回路の損失を顧慮する
ことなく増大することも可能である。

【図面の簡単な説明】

第１図は本発明によるスイッチング電源回路の第１実施
例を示す電気回路図、第２図は第１図の特性図、第３
図、第４図、第５図、第６図、第８図はそれぞれ本発明
の異なる実施例を示す電気回路図、第７図は第６図の回
路の特性図、第９図は従来の回路の特性図、第10図は第
９図の特性図である。（１）……直流電源、（２）……主変圧器、（３）……
１次巻線、（４）（4a）（4b）……開閉素子、（５）…
…２次巻線、（６）……整流器、（７）……ろ波回路、
（８）（９）……出力端子、（10）……検出増幅回路、
（11）……アイソレータ、（20）（20a）（20b）……コ
ンデンサ、（21）……整流器、（22）（22a）（22b）…
…３次巻線、（26）……インダクタンス、（27）……磁
気増幅器。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−91863（ＪＰ，Ａ) 特開昭62−37064（ＪＰ，Ａ) 特開昭61−147777（ＪＰ，Ａ) 特開昭58−69463（ＪＰ，Ａ) 特開昭56−31116（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】電源側に主変圧器の１次巻線と開閉素子と
を直列に結合し、前記主変圧器の２次巻線に整流器とろ
波回路を設け、得られた出力電圧を検出増幅して前記開
閉素子の時比率を制御するようにしたスイッチング電源
回路において、前記主変圧器は、リーケージインダクタ
ンスを有するものからなり、その１次巻線と略同一巻回
数を有する３次巻線を設け、この３次巻線の巻始め側を
１次巻線の巻始め側に結合し、３次巻線の巻終り側と電
源側の正または負の一端との間にコンデンサを結合し、
これら３次巻線とコンデンサの接合点と、１次巻線と開
閉素子との結合点との間に前記コンデンサ側に向けて整
流器を結合してなることを特徴とするスイッチング電源
回路。
【請求項２】開閉素子を２個用いたカスケード型電源で
あって、それぞれの開閉素子毎に３次巻線を具備した特
許請求の範囲第１項記載のスイッチング電源回路。
【請求項３】開閉素子を２個用いたカスケード型電源で
あって、２個の開閉素子に対し１個の３次巻線を具備し
た特許請求の範囲第１項記載のスイッチング電源回路。
【請求項４】３次巻線に直列にインダクタンスを挿入し
てなる特許請求の範囲第１項記載のスイッチング電源回
路。
【請求項５】主変圧器の２次巻線に磁気増幅器を挿入し
てなる特許請求の範囲第１項記載のスイッチング電源回
路。