JP3707909B2 - 一体構造化トランス、及びそのトランスを用いた電源 - Google Patents
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Description
【発明の属する技術分野】
本発明は電源の技術分野にかかり、特に、一体構造化トランスとその一体構造化トランスを用いた倍電流電源に関する。
【0002】
【従来の技術】
電源は電子装置にとって欠かせない回路であり、供給すべき電力量に応じて様々な方式の回路が開発されている。
【0003】
図11の符号101に示したものは、AC100Vの商用電圧を降下させ、低電圧で大きな電流を得るのに適した電源回路であり、図12に示すようなトランス120を有している。
【0004】
トランス120内には、一次巻線121と、該一次巻線121と磁気結合した二次巻線122とが設けられており、一次巻線121には、ダイオードブリッジ回路130、平滑コンデンサ141、フルブリッジ回路110(4個のトランジスタ111〜114)が接続されている。また、二次巻線122には、二次側のダイオードブリッジ回路230、インダクタンス素子(チョークコイル)243、出力コンデンサ241が接続されている。
【0005】
一次側のダイオードブリッジ回路130には商用電源142が接続されており、商用電源の電圧AC100Vを全波整流し、平滑コンデンサ141によって平滑し、フルブリッジ回路110によって交流電圧に変換し、一次巻線121に印加されており、それにより、二次巻線122に交流電圧を誘起させている。
【0006】
二次巻線122に誘起された交流電圧は、ダイオードブリッジ回路230によって整流された後、インダクタンス素子243と出力コンデンサ241によって平滑され、負荷200に直流電圧が供給されている。
【0007】
しかしながら、上述した従来技術の電源回路101では、トランス120を小型化するため導線を必要以上に太くできず、そのため抵抗成分が大きくなる。更に、寄生インダクタンス成分や寄生容量も大きいため、二次側での電力損失が大きいという問題がある。従って、上述のトランス120では、低電圧で大電流を出力する電源は不向きである。
【0008】
また、二次側ダイオードブリッジ回路230内の各ダイオード231〜234についても損失が大きいという問題があり、その損失を低減させるために、従来技術でも低VFダイオードやショットキーダイオードが採用されているが、高効率化のためには十分ではなく、その解決が望まれている。
【0009】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、低抵抗で寄生インダクタンス成分がない一体構造化トランス、及び、その一体構造化トランスを用いて大電流を出力できる電源回路を提供することにある。
【0010】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は、一次巻線と、該一次巻線と磁気結合された二次巻線とを有するトランスと、一端が前記二次巻線の両端にそれぞれ接続された2個のインダクタンス素子とが設けられた一体構造化トランスであって、前記トランスは、コ字形形状の金属パイプと、前記金属パイプ周囲に設けられた第1のコアとを有し、前記一次巻線は前記金属パイプ内を複数回挿通された導線によって構成され、前記二次巻線は前記金属パイプによって構成され、前記2個のインダクタンス素子は、前記金属パイプの両端部分において前記金属パイプを構成する壁部材と一体に構成された2枚の金属板と、該2枚の金属板の周囲にそれぞれ設けられた第2のコアとで構成され、前記2枚の金属板の端部には金属片が設けられ、前記インダクタンス素子の他端は電気的に互いに接続されていることを特徴とする。
請求項2記載の発明は、請求項1記載の一体構造化トランスと、少なくとも2個の整流素子とを有する電源回路であって、前記インダクタンス素子同士は互いに接続され、前記2個の整流素子の一端は、前記二次巻線と前記インダクタンス素子とが接続された部分にそれぞれ接続され、他端は互いに短絡され、前記一次巻線に交流電流が流されたときに、前記2個のインダクタンス素子の短絡部分と前記2個の整流素子の短絡部分とに、前記二次巻線に誘起された交流電圧が、整流されて出力されるように構成されたことを特徴とする。
請求項3記載の発明は、請求項2記載の電源回路であって、前記整流素子はMOSFETで構成され、第三象限動作によって電流を流すように構成されたことを特徴とする。
【0011】
上述の本発明の一体構造化トランスには、一次巻線と、該一次巻線と磁気結合された二次巻線とを有するトランスと、一端が二次巻線の両端にそれぞれ接続された2個のインダクタンス素子とが設けられた一体構造化トランスであり、そのトランスは、コ字形形状の金属パイプと、その金属パイプ周囲に設けられた第1のコアとを有し、一次巻線は金属パイプ内を複数回挿通された導線によって構成され、二次巻線は金属パイプによって構成されている。
【0012】
従って、一次巻線と二次巻線との磁気結合性が良く、金属パイプである二次巻線の抵抗値は低いので、二次側に大電流を流しても低損失になっている。
【0013】
また、2個のインダクタンス素子は、金属パイプの両端部分において、その金属パイプを構成する壁部材と一体に構成された2枚の金属板と、該2枚の金属板の周囲にそれぞれ設けられた第2のコアとで構成されており、したがって、装置全体あ小型になり、インダクタンス素子と二次巻線(金属パイプ)とが近接し、インダクタンス素子と二次巻線との間の電気的距離が短くなるので、抵抗成分が減少し、また、寄生インダクタンス成分や寄生容量成分が減少する。
【0014】
更に、インダクタンス素子の他端を互いに電気的に接続させる場合には、2枚の金属板の端部には金属片を設けると、小型化できて都合がよい。
【0015】
このような一体構造化トランスは、大電流を出力する倍電流電源に適しており、特に低損失のMOSFETの第三象限動作を利用した倍電流電源に用いると効果的である。
【0016】
MOSFETの第三象限動作について、nチャネルMOSFETを例にとって概説すると、一般に、電源回路等の電力供給に用いられるMOSFETは、図10に示すような拡散構造になっており、ゲート端子にスレッショルド電圧以上の正電圧を印加し、バックゲート領域の表面近傍にチャネルを形成されると、ソース端子とゲート端子とがチャネルによって接続される。
【0017】
ソース領域とドレイン領域とが接続される場合、通常では、ソース端子に対してドレイン端子に正電圧が印加されており(VDS>0)、チャネルが形成されると、ドレイン端子からソース端子に向けて電流が流れるようになる。このように、ゲート端子の電圧を制御することで、ソース・ドレイン間をスイッチとして用いることが可能となる。
【0018】
一般に、MOSFETでは、ソース領域とバックゲート領域とは電気的に短絡されているが、ソース領域に対し、ドレイン領域に正電圧を印加する場合には、バックゲート領域とドレイン領域とで形成されるpn接合は逆バイアスされるので、そのpn接合に電流が流れることはない。
逆に、ドレイン端子に対してソース端子に正電圧を印加した場合には(VDS<0)、バックゲート領域とドレイン領域とで形成されるpn接合は順バイアスされる。
【0019】
このとき、ゲート端子にスレッショルド電圧以上の電圧が印加され、チャネルが形成されていれば、そのチャネルを通って電流が流れるが、ドレイン端子とソース端子の間の電圧がpn接合の順方向導通電圧を超えると、pn接合にも電流が流れてしまう。
【0020】
ドレイン・ソース間に流れるドレイン電流IDを縦軸、ドレイン・ソース間の電圧VDSを横軸にとり、nチャネルMOSFETの特性を図6のグラフに示す。X−Y平面の第一象限にある曲線が、MOSFETをスイッチ素子として使用する場合(nチャネルMOSFETではソース端子に対してドレイン端子に正電圧を印加した場合)の特性を示しており、第三象限にある曲線が、通常とは逆方向に電流を流す場合(ドレイン端子に対してソース端子に正電圧を印加した場合)の特性を示している。
【0021】
第三象限中の破線で示した曲線は、ゲート端子に電圧を印加しない場合の特性であり、上記pn接合のダイオード特性を示している。
【0022】
この図6のグラフの第三象限では、ソースからドレインに向けて流れるドレイン電流IDがIMAX以下の範囲であれば、ゲート端子に電圧を印加した場合の電圧降下は、印加しない場合の電圧降下に比べて非常に小さくなっている。従って、pn接合ダイオードに替え、MOSFETの第三象限の特性を利用すると、高効率の整流素子が得られるという大きな特徴があり、このようなMOSFETの動作状態は、第三象限動作と呼ばれている。
【0023】
本発明の電源回路では、二次巻線に生じた電圧によって、MOSFETのソース・ドレイン間に、第一象限の範囲の電圧が印加される期間はゲート端子には電圧を印加せず、遮断させている。
【0024】
他方、ソース・ドレイン間に第三象限の範囲の電圧印加される期間は、ゲート端子に電圧を印加し、そのMOSFETに第三象限動作をさせている。従って、MOSFETには、ダイオードと同様に整流素子として機能する。
【0025】
二次巻線に蓄積されたエネルギーにより、第三象限動作をするMOSFETとインダクタンス素子とを通って電流が流れると、そのインダクタンス素子にエネルギーが蓄積される。
【0026】
二次巻線から電流が供給されなくなると、インダクタンス素子は定電流源のように動作し、蓄積されたエネルギーを放出し、流れる電流を一定値に維持しようとする。
【0027】
インダクタンス素子が定電流源として動作しているときの内部インピーダンスは非常に大きいため、流れる電流とは逆向きの電圧を印加しても、インダクタンス素子は同じ方向に電流を流し続ける。従って、定電流動作をしているインダクタンス素子には、ダイオードと同様の整流作用がある。
【0028】
このように、本発明の電源回路では、2個のMOSFETと2個のインダクタンス素子とがダイオードブリッジ回路と同様に動作するので、二次巻線に誘起された交流電圧を全波整流することが可能となっている。
【0029】
二次巻線をダイオードブリッジ回路に接続した従来の電源回路と、本発明の電源回路とを比較した場合、ダイオードブリッジ回路では、スイッチング周波数の半周期毎に流れる電流によって、ダイオード2個分の電圧降下が発生する。
【0030】
それに対し、本発明の電源回路では、第三象限動作をするMOSFET一個分の電圧降下で済むため、損失が少なく、高効率である。また、2個のインダクタンス素子がチョークコイルの働きをするので、リップル成分が小さいという利点がある。
【0031】
【発明の実施の形態】
図1を参照し、符号2は、本発明の一実施形態の一体構造化トランスであり、トランスTと2個のインダクタンス素子L1、L2を有している。この一体構造化トランス2は、本発明の一実施形態の倍電流電源1に用いられており、その一次側には、商用電源42(AC100V)に接続されたダイオードブリッジ回路(一次側整流回路)43と、そのダイオードブリッジ回路43で全波整流した電圧を平滑する平滑コンデンサC1と、nチャネルMOSFETで構成された4個のトランジスタQ1〜Q4が設けられている。
【0032】
また、二次側には、出力コンデンサC2と、nチャネルMOSFETで構成された整流素子31、32が設けられており、一体構造化トランス2内の2個のインダクタンス素子L1、L2は、整流部品として二次側に配置されている。
【0033】
一次側と二次側との間にはトランスTが設けられており、該トランスT内には、一次巻線21と、その一次巻線21と磁気結合した二次巻線22とが設けられている。
【0034】
トランジスタQ1〜Q4のうち、一方の2個のトランジスタQ1、Q3と他方の2個のトランジスタQ2、Q4とがそれぞれ直列接続されており、その直列接続された部分に一次巻線21の両端がそれぞれ接続され、4個のトランジスタQ1〜Q4と一次巻線21とでフルブリッジ回路10が構成されている。平滑コンデンサC1によって平滑化された電圧は、そのフルブリッジ回路10に供給されている。
【0035】
他方、二次側では、インダクタンス素子L1の一端と整流素子32の一端とが直列接続され、また、インダクタンス素子L2の一端と整流素子31の一端とが直列接続されている。インダクタンス素子L1、L2の他端同士は互いに接続されており、また、整流素子32の他端同士も互いに接続されている。
【0036】
このように、2個のインダクタンス素子L1、L2と2個の整流素子31、32とで二次側のブリッジ回路30が構成されており、インダクタンス素子L1、L2と整流素子31、32とが接続された部分には、二次巻線22の両端がそれぞれ接続されている。
【0037】
4個のトランジスタQ1〜Q4のうち、一方の組のトランジスタQ1、Q4をA相、他方の組のトランジスタQ2、Q3をB相とし、A相とB相とを交互に導通状態にすると、一体構造化トランス2内のトランスTに設けられた一次巻線21に交流電流が流され、それによって二次巻線22の両端に誘導起電力が発生する。
【0038】
その一体構造化トランス2の構造を、図2〜図5を用いて説明する。
図2の符号3は、電気良導体の金属で構成され、断面矩形で中空の金属パイプであり、コ字形形状に成形され、両端部には開口部41、42が形成されている。金属パイプ3の四側壁のうち、一側壁が開口部41、42から延設され、2枚の金属板51、52が金属パイプ3と一体に構成されている。
【0039】
この一体構造化トランス2を組み立てる際、図3に示したEIコアを第1のコア6Aとし、金属パイプ3を金属板51、52側から第1のコア6A内に挿入させ、第1のコア6Aを金属パイプ3の周囲に位置させ、他のEIコアを第2のコア6Bとし、金属板51、52側から挿入し、金属板51、52の周囲に位置させている。
【0040】
最後に、金属片7を金属板51、52に当接させ、半田付け等によって固定すると、図4に示すように、金属パイプ3、金属板51、52、金属片7が一体化される。
【0041】
第2のEIコア6Bを挿入する前に、図5に示すように、絶縁被覆された一本の導線8を開口部41、42から金属パイプ3内に複数回挿通し、一次巻線21を形成しておくと、第1のコア6Aによって、その一次巻線21と金属パイプ3とが強く磁気結合するので、金属パイプ3によって二次巻線22が構成され、それら一次巻線21、二次巻線22、第1のコア6AによってトランスTが構成される。ここでは、一次巻線21と二次巻線22との巻線比は15対1にされている。
【0042】
また、金属板51と第2のコア6Bによって一つのインダクタンス素子L1が構成され、同様に、金属板52と第2のコア6Bによって他のインダクタンス素子L2が構成される。インダクタンス素子L1、L2は1ターンであり、ここでは0.69μHにされている。
【0043】
図1の回路図と図5の一体構造化トランス2とを対応させるために、一次巻線21の両端を符号a、b、二次巻線22の両端を符号c、d、また、インダクタンス素子L1、L2の接続部分を符号eで示す。
【0044】
この電源回路1において、A相のトランジスタQ1、Q4が導通したときに電流が流れる整流素子31とインダクタンス素子L1をA相、B相のトランジスタQ2、Q3が導通したときに電流が流れる整流素子32とインダクタンス素子L2をB相とすると、A相の整流素子31のドレイン端子はA相のインダクタンス素子L1の一端に接続され、B相の整流素子32のドレイン端子は、B相のインダクタンス素子L2の一端に接続されており、整流素子31、32のソース端子同士は短絡されている。
【0045】
A相、B相のインダクタンス素子L1、L2の他端は、上述した金属片7によって短絡されており、2個のインダクタンス素子L1、L2と2個の整流素子31、32とで、ブリッジ回路30が構成されている。
【0046】
A相側の2個のトランジスタQ1、Q4の両方が導通したときに、平滑コンデンサC1から一次巻線21に印加される電圧と、B相側の2個のトランジスタQ2、Q3の両方が導通したときに一次巻線21に印加される電圧とは、逆極性になるため、A相のトランジスタQ1、Q4側とB相のトランジスタQ2、Q3側とが交互に導通すると、一次巻線21には交流電流が流され、二次巻線22に交流電圧が誘起される。
【0047】
いま、商用電源142が投入され、A相が導通状態になり、図7に示すように、一次巻線21に、符号JAで示す一次側電流が流れたものとする。このとき、一次巻線21の符号aで示す端子に正電圧が、符号bで示す端子に負電圧が発生する。
【0048】
一次巻線21の端子aと二次巻線の端子c、一次巻線の端子bと二次巻線22の端子dとはそれぞれ同極性になるように構成されており、一次巻線の端子aに正電圧、端子bに負電圧が発生した場合には、二次巻線22の端子cに正電圧、端子dに負電圧が誘起される。
【0049】
このとき、A相の整流素子31のゲート端子には、トランジスタQ1と同期した状態で正電圧が印加されており、その整流素子31のソース端子の電位は、二次巻線22の両端に誘起された電圧によって、ドレイン端子の電位よりも高電位にされている。
【0050】
従って、その整流素子31は第三象限動作を開始し、二次巻線22に誘起された電圧によって、端子c→A相のインダクタンス素子L1→負荷側(出力コンデンサC2と負荷90の並列回路)→A相の整流素子31→端子d、の経路で二次側電流IAを流し、その二次側電流IAによってA相のインダクタンス素子L1にエネルギーが蓄積される。
【0051】
その状態でトランジスタQ4が遮断すると、一次側では、トランジスタQ2に逆並列接続されたダイオード(ここではトランジスタQ2内のpn接合)とトランジスタQ1とで形成される閉ループに電流が流れ、次いで、トランジスタQ1も遮断すると、流れていた電流は電源回生される。
【0052】
それらの電流を、図8(a)の符号J'Aで示す。この期間はB相の整流素子32のゲート端子には電圧は印加されないため、整流素子32は遮断状態にあり、電流は流れない。他方、A相のインダクタンス素子L1は蓄積していたエネルギーを放出するため、定電流源として動作し、二次側電流IAを流し続ける。
【0053】
その状態から、図8(b)に示すようにB相のトランジスタQ2、Q3が導通すると、一次巻線21には、A相が導通状態にあったときとは逆向きの一次側電流JBが流れ、二次巻線22の端子dに正電圧、端子cに負電圧を誘起される。
【0054】
このとき、B相の整流素子32のゲート端子には、トランジスタQ3と同期した状態で正電圧が印加されており、また、B相の整流素子32のソース端子の電位は、二次巻線22に誘起された電圧によってドレイン端子の電位よりも高くなっている。従って、B相の整流素子32は第三象限動作を開始し、二次巻線22の両端に誘起された電圧によって、端子d→B相のインダクタンス素子L2→負荷側→B相の整流素子32→端子c、の経路で二次側電流IBを流し、B相のインダクタンス素子L2にエネルギーを蓄積させる。
【0055】
その際、A相のインダクタンス素子L1には、二次側電流IAを流す向きとは逆向きの電圧が印加されるが、A相のインダクタンス素子L1は定電流源として動作し、内部インピーダンスが高いため、二次側電流IAを流し続ける。従って、負荷側には、2個のインダクタンス素子L1、L2の各々から、二次側電流IA、IBが供給される。
【0056】
このときはA相の整流素子31にはゲート電圧は印加されておらず、また、ドレイン端子の電位がソース端子の電位よりも高いため、その整流素子31は遮断状態にあり、電流は流れない。
【0057】
その状態から、先ず、B相のトランジスタQ2が遮断し、次いで、トランジスタQ3が遮断すると、一次側では電流J'Bが流れる。二次側では、2個のインダクタンス素子L1、L2が定電流源として動作し、図9(c)に示すように、負荷側に二次側電流IA、IBをそれぞれ供給し続ける。
【0058】
次にA相が導通状態になり、図9(d)に示すように、一次巻線21に一次側電流JAが再度流れると、図8(a)に示した状態と同様に、二次巻線22の端子cに正電圧、端子dに負電圧が誘起される。二次巻線22に誘起された電圧により、端子c→A相のインダクタンス素子L1→負荷側→A相の整流素子31→端子d、の経路で二次側電流IAが流され、A相のインダクタンス素子L1にエネルギーが蓄積される。このとき、B相のインダクタンス素子L2は定電流源として動作しており、二次側電流IBを流し続けている。B相の整流素子32は遮断状態にあり、電流は流れない。
【0059】
このように、2個のインダクタンス素子L1、L2へは、それぞれA相、B相が導通状態にある期間にエネルギーの蓄積が行われ、他の期間には蓄積したエネルギーによって二次側電流IA、IBを流しており、各インダクタンス素子L1、L2から、負荷側に二次側電流IA、IBが供給される。
【0060】
二次側電流IA、IB同士の位相は異なっており、リップルのピーク時期が異なるため、平滑回路を出力コンデンサC2だけで構成しても、そのリップルは容易に除去できるようになっている。
【0061】
ブリッジ回路30の両端は、出力コンデンサC2に接続されており、ブリッジ回路30が整流した電圧を平滑化し、出力電圧として負荷90に供給している。その出力電圧は、図示しない電圧検出回路によって検出され、フォトカプラによって電気的に絶縁した状態で、一次側の制御回路(図示せず)に伝達されている。
【0062】
その制御回路内は、検出した電圧と基準電圧との比較を行い、その結果により、A相のトランジスタQ1、Q4の両方を一緒に導通させて一次巻線21に電圧を印加する期間の長さと、B相のトランジスタQ2、Q3の両方を一緒に導通させて一次巻線21に電圧を印加する期間の長さとを制御し、基準電圧との誤差が小さくなるようにしている。
【0063】
以上説明したように、2個のインダクタンス素子L1、L2には、常に二次側電流IA、IBが流れている状態なので、負荷側には、1個のインダクタンス素子を用いた場合の2倍の電流を供給することができる。従って、本発明の倍電流電源回路1は、低圧大電流出力に適しており、しかも、一体構造化トランス2を用いているので、寄生インダクタンス成分や寄生容量が小さく、大電流を流しても高効率である。
【0064】
なお、上述の倍電流電源回路1の説明では、A相側では、高電圧側のトランジスタQ1を低電圧側のトランジスタQ4よりも先に導通させ、B相側では、低電圧側のトランジスタQ3を高電圧側のトランジスタQ2よりも先に導通させていたが、その順序は逆であってもよい。
【0065】
また、整流素子31、32のカソード側をインダクタンス素子L2、L1に接続していたが、アノード側を接続するようにしてもよい。
【0066】
【発明の効果】
本発明の一体構造化トランスでは、トランス内で大電流が流れる二次巻線が金属パイプで構成されているので抵抗が小さく、損失が少ない。また、トランスとインダクタンス素子とが一体となっているので、寄生インダクタンス成分や寄生容量の影響が少ない。
本発明の倍電流電源はその一体構造化トランスを用いているので、小型で高効率である。
【図面の簡単な説明】
【図1】本発明の一体構造化トランスを用いた電源回路の一例
【図2】その一体構造化トランスの金属パイプと金属板の部分を説明するための図
【図3】コアと金属片を装着する状態を説明するための図
【図4】装着後の状態を説明するための図
【図5】一次巻線を巻回した場合の状態を説明するための図
【図6】MOSFETの第三象限動作を説明するためのグラフ
【図7】フルブリッジ回路が動作を開始したときに流れる電流経路を説明するための図
【図8】(a):動作を開始したA相側が遮断したときに流れる電流経路を説明するための図 (b):その状態からB相側が導通したときに流れる電流経路を説明するための図
【図9】(c):次いでB相側が遮断したときに流れる電流経路を説明するための図
(d):再度A相側が導通したときに流れる電流経路を説明するための図
【図10】nチャネルMOSFETの拡散構造を説明するための断面図
【図11】従来技術の電源回路の一例
【図12】従来のトランスを説明するための図
【符号の説明】
1……倍電流電源回路 2……一体構造化トランス 3……金属パイプ 51、52……金属板 6A……第1のコア 6B……第2のコア 7……金属片 21……一次巻線 22……二次巻線 T……トランス L1、L2……インダクタンス素子
Claims (3)
- 一次巻線と、該一次巻線と磁気結合された二次巻線とを有するトランスと、
一端が前記二次巻線の両端にそれぞれ接続された2個のインダクタンス素子とが設けられた一体構造化トランスであって、
前記トランスは、コ字形形状の金属パイプと、前記金属パイプ周囲に設けられた第1のコアとを有し、
前記一次巻線は前記金属パイプ内を複数回挿通された導線によって構成され、
前記二次巻線は前記金属パイプによって構成され、
前記2個のインダクタンス素子は、前記金属パイプの両端部分において前記金属パイプを構成する壁部材と一体に構成された2枚の金属板と、該2枚の金属板の周囲にそれぞれ設けられた第2のコアとで構成され、
前記2枚の金属板の端部には金属片が設けられ、前記インダクタンス素子の他端は電気的に互いに接続されていることを特徴とする一体構造化トランス。 - 請求項1記載の一体構造化トランスと、
少なくとも2個の整流素子とを有する電源回路であって、
前記インダクタンス素子同士は互いに接続され、
前記2個の整流素子の一端は、前記二次巻線と前記インダクタンス素子とが接続された部分にそれぞれ接続され、他端は互いに短絡され、
前記一次巻線に交流電流が流されたときに、前記2個のインダクタンス素子の短絡部分と前記2個の整流素子の短絡部分とに、前記二次巻線に誘起された交流電圧が、整流されて出力されるように構成されたことを特徴とする電源回路。 - 前記整流素子はMOSFETで構成され、第三象限動作によって電流を流すように構成されたことを特徴とする請求項2記載の電源回路。
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Application Number | Priority Date | Filing Date | Title |
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JP15450297A JP3707909B2 (ja) | 1997-05-28 | 1997-05-28 | 一体構造化トランス、及びそのトランスを用いた電源 |
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JP (1) | JP3707909B2 (ja) |
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JP5081063B2 (ja) * | 2008-05-22 | 2012-11-21 | 本田技研工業株式会社 | 複合型変圧器、および電力変換回路 |
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JPH10335161A (ja) | 1998-12-18 |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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